JP2010213423A

JP2010213423A - 力率改善回路

Info

Publication number: JP2010213423A
Application number: JP2009055478A
Authority: JP
Inventors: Kenichi Dobashi; 健一土橋
Original assignee: NEC Network Products Ltd
Current assignee: NEC Network Products Ltd
Priority date: 2009-03-09
Filing date: 2009-03-09
Publication date: 2010-09-24

Abstract

【課題】力率改善回路において、交流入力電源の電圧の低下による昇圧用ＦＥＴの電力損失を低減する。
【解決手段】交流電流を整流する整流回路１と、整流回路１から出力される直流を昇圧する昇圧回路２と、昇圧回路２に入力される直流の電圧である入力電圧に対し、昇圧回路２の出力電圧をリニアに変化させる制御回路６と、を有することを特徴とする。
【選択図】図１

Description

本発明は、力率改善回路に関し、特に、交流入力電源の電圧の低下による昇圧用ＦＥＴの電力損失を低減する技術に関する。

本発明に関連する技術が記載された文献として、特許文献１，２を挙げる。

特許文献１には、入力電圧に応じて出力電圧を変化させる方法として、電圧検出部に接続した定電流回路で、フィードバック電圧を制御し出力電圧を変化させることが記載されている（段落００２１，００２２等）。

特許文献２には、整流ブリッジダイオードや昇圧回路、スイッチング制御回路を有する力率改善回路であって、入力電圧を検出する「平滑回路１１」や、検出した入力電圧により基準電圧を変化させる「抵抗Ｒｂ及びツェナーダイオードＤｂ」を備え、スイッチング素子のオン抵抗による損失を低減する効果を奏するとする回路が記載されている（段落００１９〜００２１，００２９，００３０，図１等）。

特許文献２に記載の技術は、入力電圧を上昇させるといつかは入力電圧と出力電圧の差が小さくなり、入力電圧を上昇させるほど、出力電圧との差が無くなるものである。一方で、入力電圧が低いときに入出力間電位差が大きくなるので効率が低下する。

特開平０６−１３３５４０号公報特開平０９−１０３０７６号公報

従来の力率改善回路は、交流入力電源の電圧値に関係なく、交流入力電圧範囲の最大値で整流した電圧以上の電圧になるように昇圧回路で変換後の出力電圧を一定の高い電圧に保持する制御をしていた。

このため、入力電圧が低い場合は、交流入力電圧範囲の最大値で整流した電圧よりも低い電圧で良いにもかかわらず、出力電圧を最大値で整流した電圧としていたため、昇圧回路で使用しているＦＥＴのスイッチの両端電圧が常に高く、大きなスイッチング損失が発生していた。

そこで本発明は、上記実情に鑑みて、力率改善回路において昇圧用ＦＥＴの電力損失を低減することを目的とする。

上記目的を達成するために本発明に係る力率改善回路は、交流電流を整流する整流回路と、該整流回路から出力される直流を昇圧する昇圧回路と、該昇圧回路に入力される前記直流の電圧である入力電圧に対し、前記昇圧回路の出力電圧をリニアに変化させる制御回路と、を有することを特徴とする。

本発明によれば、力率改善回路において昇圧用ＦＥＴの電力損失を低減することが可能となる。

本発明を実施するための第１の形態の構成を示す回路図である。本発明を実施するための第２の形態の構成を示す回路図である。本発明を実施するための第１の形態の動作を説明するための図である。本発明を実施するための第２の形態の動作を説明するための図である。本発明を実施するための形態の効果を説明するための図である。

以下、本発明を実施するための形態について説明する。

下記各実施形態に係る装置は、交流電圧を入力とする力率改善回路を持った電源において、帰還制御用の基準電圧を入力電圧に準じて変化させて、交流入力電圧を直流に変換した力率改善回路の出力電圧を交流入力電圧の変化にリニアに対応するように可変することで力率改善回路の入出力間電位差を少なくすることにより、力率改善回路の昇圧用ＦＥＴの電力損失低減を可能とする。

なお、本発明は下記各実施形態に限定されることはなく、当業者が容易に想到できる範囲内において、種々の変形実施が可能である。

本発明を実施するための第１の形態（以下、「実施形態１」という）の構成を図１の回路図に、第２の形態（以下、「実施形態２」という）の構成を図２の回路図に示す。まず、実施形態１から説明する。

＜実施形態１＞
図１は、本実施形態の力率改善回路の例である。図１の回路構成は、交流電圧Ｖａｃに整流回路１と昇圧回路２が接続される。昇圧回路２には、昇圧回路２を制御する制御回路６が接続され、制御回路６には出力電圧検出回路３と基準電圧可変回路５が接続される。基準電圧可変回路５は、入力電圧検出回路４で検出された電圧により基準電圧を変化させることで、昇圧回路２で変換された直流電圧である出力電圧を交流電圧Ｖａｃの変動にリニアに変化させる回路構成をとる。

本実施形態の動作について、図１、図３を参照しながら説明する。図１は交流入力電圧を検出する入力電圧検出回路の出力により、基準電圧可変回路での出力を変化させることで力率改善回路の出力電圧を変化させる電源回路の例である。

図１における交流電圧Ｖａｃで、図３（ａ）のＴ₀−Ｔ₁期間を基準の電圧として動作を説明する。図３（ａ）のＴ₁−Ｔ₂期間で交流電圧Ｖａｃが低下した場合、交流電圧Ｖａｃが低下したことを図１の整流回路１の出力電圧Ｖ１から交流入力電圧検出回路４が検出し、基準電圧可変回路５の電圧Ｖ５を低下させる（図３（ｃ）のＴ₁−Ｔ₂期間）。

低下させた基準電圧可変回路５の電圧Ｖ５と出力電圧検出回路３の電圧Ｖ３を制御回路６で比較し、昇圧回路２のスイッチング用ＦＥＴのＯＮ時間を短くすることで、出力電圧Ｖ２を低下させる（図３（ｅ）のＴ₁−Ｔ₂期間）。

図３（ａ）のＴ₂−Ｔ₃期間で交流電圧Ｖａｃが上昇した場合、交流電圧Ｖａｃが上昇するのを図１の交流入力電圧検出回路４が検出し、基準電圧可変回路５の電圧Ｖ５を上昇させる（図３（ｃ）のＴ₂−Ｔ₃期間）。

上昇させた基準電圧可変回路５の電圧Ｖ５と出力電圧検出回路３の電圧Ｖ３を制御回路６で比較し、昇圧回路２のスイッチング用ＦＥＴのＯＮ時間を長くすることで、出力電圧Ｖ２を上昇させる（図３（ｅ）のＴ₂−Ｔ₃期間）。

図３（ａ）のＴ₃−Ｔ₄の期間で交流電圧Ｖａｃが基準の電圧に戻った場合、基準電圧可変回路５の電圧Ｖ５も基準の電圧へ戻り、出力電圧検出回路３の電圧Ｖ３と制御回路６で比較され、出力電圧も基準の電圧へ戻る（図３（ｅ）のＴ₃−Ｔ₄期間）。前述した出力電圧Ｖ２は、交流入力電圧Ｖａｃの変動に応じてリニアに変化する動作となる。

以上が、基準電圧を変化させることで力率改善回路の出力電圧を交流入力電圧にリニア変化させた場合の実施形態の回路の動作である。

本実施形態が奏する効果について、以下に説明する。

交流入力電圧Ｖａｃが低下した場合に該交流入力電圧にリニアに低下して出力電圧を小さくすることで、図１の昇圧回路２のＦＥＴの両端に発生する電圧（図５のＶｄｓ）が小さくなる為、ＦＥＴのＯＮからＯＦＦへ移行する時の損失（図５のＰ３）が低減できる。また、図１の昇圧回路２のＦＥＴのＯＮ時間が短くなることで、ＦＥＴのドレイン電流（図５のＩｄ）のピーク電流が小さくなる為、更に損失を低減することが出来る。

＜実施形態２＞
図２の回路構成は、図１での基準電圧可変回路５を基準電圧回路８に置き換えたもので基準電圧回路８は一定の基準電圧を発生させる。出力電圧検出可変回路７は、出力電圧検出回路３を置き換えたもので交流入力電圧検出回路４で検出された電圧を入力することで交流電圧Ｖａｃの変動に対応した制御電圧を出力させる機能を持つ。その他は図１と同じ回路構成をとることで、昇圧回路２で変換された直流電圧である出力電圧を交流電圧Ｖａｃの変動にリニアに変化させる回路構成をとる。

本実施形態の動作について、図２，図４を参照して説明する。

図２における交流電圧Ｖａｃで、図４（ａ）のＴ₀−Ｔ₁期間を基準の電圧として動作を説明する。図４（ａ）のＴ₁−Ｔ₂期間で交流電圧Ｖａｃが低下した場合、交流電圧Ｖａｃが低下したことを図１の交流入力電圧検出回路４が検出し、出力電圧検出可変回路７の電圧Ｖ７を上昇させる（図４（ｄ）のＴ₁−Ｔ₂期間）。

上昇させた出力電圧検出可変回路７の電圧Ｖ７と基準電圧回路８の電圧Ｖ８を制御回路６で比較し、昇圧回路２のスイッチング用ＦＥＴのＯＮ時間を短くすることで、出力電圧Ｖ２を低下させる（図４（ｅ）のＴ₁−Ｔ₂期間）。

図４（ａ）のＴ₂−Ｔ₃期間で交流電圧Ｖａｃが上昇した場合、交流電圧Ｖａｃが上昇するのを図２の交流入力電圧検出回路４が検出し、出力電圧検出可変回路７の電圧Ｖ７を低下させる（図４（ｄ）のＴ₂−Ｔ₃期間）。

低下させた出力電圧検出可変回路７の電圧Ｖ７と基準電圧回路８の電圧Ｖ８を制御回路６で比較し、昇圧回路２のスイッチング用ＦＥＴのＯＮ時間を長くすることで、出力電圧Ｖ２を上昇させる（図４（ｅ）のＴ₂−Ｔ₃期間）。

図４（ａ）のＴ₃−Ｔ₄の期間で交流電圧Ｖａｃが基準の電圧に戻った場合、出力電圧検出可変回路７の電圧Ｖ７も基準の電圧へ戻り、基準電圧回路８の電圧Ｖ８と制御回路６で比較され、出力電圧も基準の電圧へ戻る（図４（ｅ）のＴ₃−Ｔ₄期間）。

以上が、出力電圧検出可変回路７の電圧Ｖ７を変化させることで力率改善回路の出力電圧をリニアに変化させる実施形態の回路動作である。

本実施形態によっても、実施形態１と同等の効果を奏する。

以上、本発明の好適な実施の形態について説明したが、本発明はこれに限定されるものではなく、要旨を逸脱しない範囲内で種々の変形実施が可能である。なお、上記各実施形態で開示した構成は、互いに組み合わせることができる。

１整流回路
２昇圧回路
３出力電圧検出回路
４入力電圧検出回路
５基準電圧可変回路
６制御回路
７出力電圧検出可変回路
８基準電圧回路

Claims

交流電流を整流する整流回路と、
該整流回路から出力される直流を昇圧する昇圧回路と、
該昇圧回路に入力される前記直流の電圧である入力電圧に対し、前記昇圧回路の出力電圧をリニアに変化させる制御回路と、
を有することを特徴とする、力率改善回路。
前記昇圧回路の出力電圧を検出する出力電圧検出回路と、
前記入力電圧を検出する入力電圧検出回路と、
前記入力電圧検出回路が検出した前記入力電圧により基準電圧を変化させる基準電圧可変回路と、を有し、
前記制御回路は、前記出力電圧検出回路の出力と前記基準電圧可変回路の出力とに応じて前記昇圧回路を制御することを特徴とする、請求項１記載の力率改善回路。
前記入力電圧検出回路は、前記入力電圧が低下したことを検出すると、前記基準電圧可変回路の電圧を低下させ、
前記制御回路は、低下した前記基準電圧可変回路の前記電圧と、前記出力電圧検出回路が検出した前記出力電圧とを比較し、前記昇圧回路のスイッチング用ＦＥＴのＯＮ時間を短くすることで、前記昇圧回路の出力電圧を低下させることを特徴とする、請求項２記載の力率改善回路。
前記入力電圧を検出する入力電圧検出回路と、
基準電圧を発生する基準電圧回路と、
前記入力電圧検出回路の電圧に応じて前記昇圧回路の出力電圧を変化させた制御電圧を出力する出力電圧検出可変回路と、を有することを特徴とする、請求項１記載の力率改善回路。
前記入力電圧検出回路は、前記入力電圧が低下したことを検出すると、前記出力電圧検出可変回路の電圧を上昇させ、
前記制御回路は、上昇した前記出力電圧検出可変回路の前記電圧と、前記基準電圧回路の前記基準電圧とを比較し、前記昇圧回路のスイッチング用ＦＥＴのＯＮ時間を短くすることで、前記出力電圧を低下させることを特徴とする、請求項４記載の力率改善回路。