JP2010211591A - 半導体集積回路設計支援システム及びプログラム - Google Patents
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Abstract
【解決手段】イネーブル信号をセル単位で検出し、検出したイネーブル信号でデータ保持が制御されるセルを、電源遮断しても当該データの保持が可能な電源遮断時データ保持回路に置き換え、置き換えた回路の全ての入力に電源境界セルを挿入し、さらに当該イネーブル信号で電源遮断が制御される電源制御部を生成し、検出されたイネーブル信号、電源遮断時データ保持回路及び電源制御部をそれぞれ接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成する。
【選択図】図1
Description
この不具合を解消する従来の技術として、例えば、特許文献1には、動作レベルの回路記述情報(例えば、C言語で記述されたもの)から、高位動作合成を用いて自動的にパワーゲーティング回路を生成し回路中に挿入接続するシステムが提案されている。
また、従来の回路設計ツールでは、既存のRTL(例えば、流用IP)への適用や回路仕様に精通していないと、電源遮断の設計に対応することは困難であった。
このように構成することにより、設計者の労力を著しく低減することができ、ブロック単位ではなく、セル単位の詳細な電源遮断の設計が可能となり、従来と比較して格段に電力消費を削減することができる。また、ネットリスト等のイネーブル信号を自動検出するので、既存のRTL(例えば、流用IP)への適用や該回路仕様に精通していない第三者であっても電源遮断の設計を容易に実行することができる。
図1は、この発明の実施の形態1による半導体集積回路設計支援システムの構成を示すブロック図である。図1において、実施の形態1による半導体集積回路設計支援システム1は、記憶部2に格納される電源遮断が考慮されていない通常のネットリストを入力し、これを電源遮断可能に自動的に改修して電源遮断可能なネットリストを記憶部3へ出力する。また、半導体集積回路設計支援システム1は、イネーブル信号検出手段11、回路置き換え手段12、電源境界セル挿入手段13、電源制御部生成手段14及び電源接続手段15を備える。
図2は、実施の形態1の半導体集積回路設計支援システムによる動作の流れを示すフローチャートであり、図3は、実施の形態1によるネットリストの変換処理の概要を示す図である。なお、以降の説明では、システムの構成については図1を参照し、処理の流れ及びその概要は図2及び図3を参照することとする。
この実施の形態2では、電源遮断時データ保持回路への置換による影響を確認し、電源遮断時データ保持回路のみに影響を与える回路(セル)も当該電源遮断時データ保持回路に含めることで、電源遮断時データ保持回路の範囲を自動的に広げるようにしたものである。
図5は、実施の形態2の半導体集積回路設計支援システムによる動作の流れを示すフローチャートであり、図6は、実施の形態2によるネットリストの変換処理の概要を示す図である。なお、以降の説明では、システムの構成については図4を参照し、処理の流れ及びその概要は図5及び図6を参照することとする。
なお、図5において、ステップST1からステップST3まで、ステップST5、ステップST6からステップST8までの処理は、上記実施の形態1で図2を用いて説明した処理と同様であるので説明を省略する。
一方、セルbはその出力がクロック信号clockを必要とする他の回路にも接続しているので、影響確認手段16は、SRPG−FF以外にも影響を与えていると判断し(ステップST4−1;NO)、ステップST4−3の処理に移行する。
この実施の形態3では、同一のイネーブル信号を利用して電源遮断が制御される複数の電源遮断時データ保持回路を同一階層化し、電源制御部を共有する構成について述べる。
図8は、実施の形態3の半導体集積回路設計支援システムによる動作の流れを示すフローチャートであり、図9は、実施の形態3によるネットリストの変換処理の概要を示す図である。なお、以降の説明では、システムの構成については図7を参照し、処理の流れ及びその概要は図8及び図9を参照することとする。
なお、図8において、ステップST1からステップST5まで、ステップST6、ステップST7からステップST8までの処理は、上記実施の形態1で図2を用いて説明した処理と同様であるので説明を省略する。
例えば、同一のイネーブル信号enableで電源制御部から電源供給されるように、SRPG−FF1及びSRPG−FF2の互いの通常電源ポートNORを並列接続するとともに、互いのサブ電源ポートSUBを並列接続する。
図9(b)の例では、SRPG−FF1及びSRPG−FF2の通常電源ポートNORに上記電源制御部のセレクタの出力が接続され、電源VDDを入力するセレクタの入力経路が、SRPG−FF1及びSRPG−FF2の電源遮断時用のサブ電源ポートSUB及び各電源境界セルにそれぞれ接続される。
これにより、SRPG−FF1及びSRPG−FF2からなる回路単位が新たな電源遮断時データ保持回路となり、当該電源遮断時データ保持回路では、同一のイネーブル信号enableに応じて、電源VDDからSRPG−FF1及びSRPG−FF2への電源が遮断されると、サブ電源ポートSUBから供給される電源VDDによってSRPG−FF1及びSRPG−FF2のデータ保持が維持される。
この実施の形態4では、イネーブル信号の長さを抽出する手段を設け、抽出された信号の長さに応じて電源遮断を実施するか否かを選択可能とした構成について述べる。
図11は、実施の形態4の半導体集積回路設計支援システムによる動作の流れを示すフローチャートである。以降の説明では、システムの構成については図10を参照し、処理の流れは図11を参照することとする。
なお、図11において、ステップST1からステップST2まで、ステップST3からステップST8までの処理は、上記実施の形態1で図2を用いて説明した処理と同様であるので説明を省略する。
なお、設計者が指定する上記任意の期間とは、例えば、設計対象の半導体集積回路の電源オフ/オン必要時間であったり、電力削減に効果の少ないと想定される期間である。
この構成を有することにより、例えば、設計対象の半導体集積回路の電源オフ/オンに必要な時間を閾値として、抽出されたイネーブル信号のアサート期間と当該閾値とを比較することにより、上記電源オフ/オンに必要な時間よりも短いアサート期間のイネーブル信号を用いた回路を変換することがなくなる。また、電力削減に効果の少ない回路変更が不用意に実施されることを防止することができる。
Claims (5)
- 設計対象の半導体集積回路の回路構成要素の相互関係を示すネットリスト、若しくは、前記半導体集積回路の回路仕様を記述したレジスタ転送レベルを基に、データ保持を制御するイネーブル信号をセル単位で検出するイネーブル信号検出手段と、
前記イネーブル信号検出手段が検出したイネーブル信号によりデータ保持が制御されるセルを、電源遮断しても前記データの保持が可能な電源遮断時データ保持回路に置き換える回路置き換え手段と、
前記電源遮断時データ保持回路の全ての入力に対して異電源間の双方向の変換が可能な電源境界セルを挿入する電源境界セル挿入手段と、
前記イネーブル信号検出手段で検出したイネーブル信号により電源遮断が制御される電源制御部を生成する電源制御部生成手段と、
前記イネーブル信号検出手段で検出されたイネーブル信号、前記電源境界セルが入力に挿入された電源遮断時データ保持回路、及び、前記電源制御部生成手段で生成された電源制御部をそれぞれ接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成する電源接続手段とを備えた半導体集積回路設計支援システム。 - 電源遮断時データ保持回路の入力から逐次接続するセルを順に遡って前段セルの入力のみに出力が接続するセルを、前記前段セルのみに影響を与えるセルとして探索してゆき、前段セルの入力以外に出力が接続するセルが検出されると、当該セルを前記前段セル以外にも影響を与えるセルと判定する影響確認手段を備え、
電源境界セル挿入手段は、前記影響確認手段で前段セル以外にも影響を与えると判定されたセルの出力と前記前段セルの入力との間に電源境界セルを挿入し、
電源接続手段は、回路置き換え手段が置き換えた前記電源遮断時データ保持回路から前記入力に電源境界セルが挿入されたセルまでを新たな電源遮断時データ保持回路として、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成することを特徴とする請求項1記載の半導体集積回路設計支援システム。 - イネーブル信号検出手段で検出されたイネーブル信号の中から同一のイネーブル信号を抽出する同一イネーブル信号抽出手段と、
前記同一イネーブル信号抽出手段で抽出された同一イネーブル信号でデータ保持が制御される複数のセルを、回路置き換え手段で電源遮断時データ保持回路にそれぞれ置き換えた結果を入力し、これら電源遮断時データ保持回路を電源を共有する接続関係に変更して1つの階層にまとめる同一階層化手段と、
前記同一イネーブル信号抽出手段で抽出された同一イネーブル信号で前記電源の遮断を制御する電源制御部を生成する電源制御部共有化手段とを備え、
電源接続手段は、前記同一階層化手段により前記電源を共有する接続関係に変更された複数の電源遮断時データ保持回路を新たな電源遮断時データ保持回路として、前記同一イネーブル信号抽出手段で抽出されたイネーブル信号及び前記電源制御部共有化手段で生成された電源制御部を接続することにより、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成することを特徴とする請求項1記載の半導体集積回路設計支援システム。 - イネーブル信号検出手段で検出されたイネーブル信号の長さを抽出するイネーブル信号長抽出手段と、
前記イネーブル信号長抽出手段で抽出したイネーブル信号の長さと所定の閾値との比較結果に応じて実施可否を選択する実施選択手段とを備え、
前記実施選択手段による実施可否の選択結果に応じて、回路置き換え手段、電源境界セル挿入手段、電源制御部生成手段、及び電源接続手段を動作させて、電源遮断時のデータ保持を考慮した回路構成要素の相互関係を示すネットリストを生成することを特徴とする請求項1記載の半導体集積回路設計支援システム。 - 請求項1から請求項4のうちのいずれか1項記載の半導体集積回路設計支援システムとしてコンピュータを機能させるためのプログラム。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014225134A (ja) * | 2013-05-16 | 2014-12-04 | 日本電気株式会社 | 不揮発性論理集積回路設計支援システム |
WO2022211098A1 (ja) * | 2021-03-31 | 2022-10-06 | 国立大学法人東北大学 | 半導体回路装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003067433A (ja) * | 2001-08-24 | 2003-03-07 | Nec Microsystems Ltd | 冗長動作検出装置およびその検出方法ならびに動作停止回路の挿入方法 |
JP2005190237A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体設計検証装置 |
JP2005258663A (ja) * | 2004-03-10 | 2005-09-22 | Sony Corp | 集積回路設計装置、集積回路設計プログラムおよび集積回路設計方法 |
JP2008102619A (ja) * | 2006-10-17 | 2008-05-01 | Nec Corp | 回路生成システム、回路生成方法及び回路生成プログラム |
JP2008186229A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体集積回路の設計装置 |
JP2009038273A (ja) * | 2007-08-03 | 2009-02-19 | Fujitsu Microelectronics Ltd | 半導体装置、半導体装置の設計方法および半導体装置設計プログラム |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003067433A (ja) * | 2001-08-24 | 2003-03-07 | Nec Microsystems Ltd | 冗長動作検出装置およびその検出方法ならびに動作停止回路の挿入方法 |
JP2005190237A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体設計検証装置 |
JP2005258663A (ja) * | 2004-03-10 | 2005-09-22 | Sony Corp | 集積回路設計装置、集積回路設計プログラムおよび集積回路設計方法 |
JP2008102619A (ja) * | 2006-10-17 | 2008-05-01 | Nec Corp | 回路生成システム、回路生成方法及び回路生成プログラム |
JP2008186229A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体集積回路の設計装置 |
JP2009038273A (ja) * | 2007-08-03 | 2009-02-19 | Fujitsu Microelectronics Ltd | 半導体装置、半導体装置の設計方法および半導体装置設計プログラム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014225134A (ja) * | 2013-05-16 | 2014-12-04 | 日本電気株式会社 | 不揮発性論理集積回路設計支援システム |
WO2022211098A1 (ja) * | 2021-03-31 | 2022-10-06 | 国立大学法人東北大学 | 半導体回路装置 |
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