JP2010199447A

JP2010199447A - 半導体装置とその製造方法

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Publication number: JP2010199447A
Application number: JP2009044948A
Authority: JP
Inventors: Kazuhiro Onishi; 一洋大西
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-02-27
Filing date: 2009-02-27
Publication date: 2010-09-09

Abstract

【課題】降伏電圧の低電圧化、逆方向漏れ電流の低減および動作抵抗の低減を同時に実現できる半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、量子井戸層（ＳｉＧｅ層３）が前記量子井戸層よりもバンドギャップが広くかつ比誘電率が小さいバリア層（シリコン層４）で挟まれた積層体２を有し、第１の不純物領域（ｐ^＋型の不純物領域５）と前記第１の不純物領域に隣接する前記第１の不純物領域とは導電型が異なる第２の不純物領域（ｎ^＋型の不純物領域６）が、最上層の前記バリア層の表面から最下層の前記バリア層まで到達するように形成されており、かつ最上層の前記バリア層の表面上に前記第１の不純物領域と前記第２の不純物領域の各々に電気的に接続する電極８、９が設けられていることを特徴とする。
【選択図】図１

Description

本発明は、電圧値を一定値に保つ半導体装置とその製造方法に関する。

電圧値を一定値に保つ定電圧半導体装置として、定電圧ダイオードが広く知られている。定電圧ダイオードとしては、ツェナー降伏現象を利用したツェナーダイオードが一般的に用いられており、近年の電子機器の低電圧化に伴い、降伏電圧（ツェナー電圧）の小さいツェナーダイオードの開発が進められている。降伏電圧の小さいツェナーダイオードの一般的な構成を図８に示す。

図８に示すように、このツェナーダイオードは、高濃度ｎ型であるｎ^＋型のシリコン基板１０１の一方の面側の表層に、ｐ型のガードリング領域１０２が環状に形成されており、さらに、平面視したガードリング領域１０２の内縁で囲まれた領域から、ガードリング領域１０２の内縁と外縁との略中央位置にかけて、高濃度ｐ型であるｐ^＋型の不純物領域１０３が、ガードリング領域１０２よりも薄く形成されている。また、このようにｐ型のガードリング領域１０２とｐ^＋型の不純物領域１０３が表層に形成されたシリコン基板１０１の一方の面上には、絶縁膜であるシリコン酸化膜（ＳｉＯ_２膜）１０４が、ｎ^＋型のシリコン基板１０１の外周部とｐ^＋型の不純物領域１０３とを露出させる状態で形成されており、さらに、シリコン酸化膜１０４から露出するｐ^＋型の不純物領域１０３の表面からシリコン酸化膜１０４の表面の一部を覆うように、高濃度ｐ型であるｐ^＋型の多結晶シリコン膜（ポリＳｉ膜またはポリシリコン膜）１０５が形成されている。そして、多結晶シリコン膜１０５上にアノード電極１０６が形成され、ｎ^＋型のシリコン基板１０１の他方の面上にカソード電極１０７が形成されている（例えば、特許文献１参照。）。このツェナーダイオードでは、ｎ^＋型のシリコン基板１０１とそのｎ^＋型のシリコン基板１０１の表層に形成されたｐ^＋型の不純物領域１０３との接合部がメインのＰＮ接合部として働く。

しかしながら、以上説明した一般的な半導体装置の構成では、降伏電圧を２Ｖよりも低くすることはできず、より降伏電圧が小さい半導体装置の開発が望まれている。また、ＰＮ接合を構成するｐ^＋型の不純物領域１０３とｎ^＋型のシリコン基板１０１の伝導帯と価電子帯の状態密度が連続的に変化しているため、逆方向漏れ電流が大きく動作抵抗の大きな、なだらかな降伏となる。
特開平８−０６４８４３号公報

本発明は、上記従来の問題点に鑑み、降伏電圧の低電圧化、逆方向漏れ電流の低減および動作抵抗の低減を同時に実現できる半導体装置とその製造方法を提供することを目的とする。

本発明の請求項１記載の半導体装置は、単一の量子井戸層または複数の量子井戸層のそれぞれが前記量子井戸層よりもバンドギャップが広くかつ比誘電率が小さいバリア層で挟まれた積層体を有し、第１の不純物領域と前記第１の不純物領域に隣接する前記第１の不純物領域とは導電型が異なる第２の不純物領域が、最上層の前記バリア層の表面から最下層の前記バリア層まで到達するように形成されており、かつ最上層の前記バリア層の表面上に前記第１の不純物領域と前記第２の不純物領域の各々に電気的に接続する電極が設けられていることを特徴とする。

また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、単一の前記量子井戸層または複数の前記量子井戸層の全部もしくは一部に、不純物濃度勾配の傾きを大きくする添加物が添加されていることを特徴とする。

また、本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置であって、前記量子井戸層はシリコンゲルマニウムからなることを特徴とする。

また、本発明の請求項４記載の半導体装置は、請求項２記載の半導体装置であって、前記量子井戸層はシリコンゲルマニウムからなり、不純物濃度勾配の傾きを大きくする前記添加物として酸素または炭素が前記量子井戸層に添加されていることを特徴とする。

また、本発明の請求項５記載の半導体装置の製造方法は、単一の量子井戸層または複数の量子井戸層のそれぞれが前記量子井戸層よりもバンドギャップが広くかつ比誘電率が小さいバリア層で挟まれた積層体を形成する積層体形成工程と、前記積層体形成工程後、第１の不純物領域と前記第１の不純物領域に隣接する前記第１の不純物領域とは導電型が異なる第２の不純物領域とを、最上層の前記バリア層の表面から最下層の前記バリア層まで到達するように形成する不純物領域形成工程と、前記不純物領域形成工程後、最上層の前記バリア層の表面上に前記第１の不純物領域と前記第２の不純物領域の各々に電気的に接続する電極を形成する電極形成工程と、を具備することを特徴とする。

また、本発明の請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法であって、単一の前記量子井戸層または複数の前記量子井戸層の全部もしくは一部に、不純物濃度勾配の傾きを大きくする添加物が添加されていることを特徴とする。

また、本発明の請求項７記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法であって、前記量子井戸層はシリコンゲルマニウムからなることを特徴とする。

また、本発明の請求項８記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法であって、前記量子井戸層はシリコンゲルマニウムからなり、不純物濃度勾配の傾きを大きくする前記添加物として酸素または炭素が前記量子井戸層に添加されていることを特徴とする。

本発明の好ましい形態によれば、降伏電圧の低電圧化、逆方向漏れ電流の低減および動作抵抗の低減を同時に実現できる。

図１は本発明の実施の形態における半導体装置の構造の要部を示す横断面図、およびその半導体装置のエネルギーバンドを示す図、図２は本発明の実施の形態における半導体装置の構造の要部を示す縦断面図である。

図１（ａ）に示すように、この半導体装置は、高濃度ｎ型であるｎ^＋型のシリコン基板（基層の一例）１の一方の面上に積層体２が形成されている。積層体２は、低濃度ｎ型であるｎ⁻型のＳｉＧｅ層（量子井戸層の一例）３が低濃度ｎ型であるｎ⁻型のシリコン層（バリア層の一例）４で挟まれた構造となっている。このようにＳｉＧｅ層３がシリコン層４で挟まれた構造とすることで、Ｓｉ（シリコン）のバンドギャップがＳｉＧｅ（シリコンゲルマニウム）のバンドギャップよりも広いことから、図１（ｂ）に示すように単一の量子井戸が生成される。

またここでは、ＳｉＧｅ層３は、その誘電率がＳｉの比誘電率である１１．２よりも大きくなるようにＧｅ（ゲルマニウム）の割合（原子数の割合）が調整されている。ＳｉＧｅの比誘電率はＧｅの割合が増加するのに比例して増加し、Ｇｅの割合を５％〜５０％の範囲で調整すると、ＳｉＧｅの比誘電率は１１．２〜１６．２となる。またここでは、ＳｉＧｅ層３にＯ（酸素）原子またはＣ（炭素）原子が添加されている。

このような積層体２に、図１（ａ）および図２に示すように、高濃度ｐ型であるｐ^＋型の不純物領域（第１の不純物領域の一例）５と、ｐ^＋型の不純物領域５に隣接する高濃度ｎ型であるｎ^＋型の不純物領域（第２の不純物領域の一例）６とが、最上層のシリコン層４の表面から最下層のシリコン層４まで到達するように形成されている。つまり、ｐ^＋型の不純物領域５は、ｎ⁻型のＳｉＧｅ層３に形成されたｐ^＋型の不純物領域３ａと、ｎ⁻型のＳｉＧｅ層３を挟むｎ⁻型のシリコン層４に形成されたｐ^＋型の不純物領域４ａとが積層された構造となっている。同様に、ｎ^＋型の不純物領域６は、ｎ⁻型のＳｉＧｅ層３に形成されたｎ^＋型の不純物領域３ｂと、ｎ⁻型のＳｉＧｅ層３を挟むｎ⁻型のシリコン層４に形成されたｎ^＋型の不純物領域４ｂとが積層された構造となっている。この半導体装置では、ｐ^＋型の不純物領域５とｎ^＋型の不純物領域６との接合部がＰＮ接合部として働く。

ｐ^＋型の不純物領域５とｎ^＋型の不純物領域６が形成された積層体２の表面上（最上層のシリコン層４の表面上）には、絶縁膜７が、ｐ^＋型の不純物領域５の一部と、ｎ^＋型の不純物領域６の一部と、最上層のシリコン層４の外周部とを露出させる状態で形成されている。さらに、絶縁膜７から露出するｐ^＋型の不純物領域５の表面から絶縁膜７の表面の一部を覆うように、ｐ^＋型の不純物領域５に電気的に接続するアノード電極８が設けられており、絶縁膜７から露出するｎ^＋型の不純物領域６の表面から絶縁膜７の表面の一部を覆うように、ｎ^＋型の不純物領域６に電気的に接続するカソード電極９が設けられている。

以上説明した構成の半導体装置では、ＰＮ接合部を構成するｐ^＋型の不純物領域５とｎ^＋型の不純物領域６とが形成される半導体層に、Ｓｉよりも比誘電率が大きいＳｉＧｅを主要な成分とするＳｉＧｅ層が用いられている。したがって、この半導体装置のＰＮ接合部に生ずる空乏層には、ｎ^＋型のシリコン基板とそのｎ^＋型のシリコン基板の表層に形成されたｐ^＋型の不純物領域との接合部がＰＮ接合部となる一般的なツェナーダイオードに比して大きな電界が発生するので、一般的なツェナーダイオードよりも降伏電圧を小さくすることができる。

また、ＰＮ接合部を構成するｐ^＋型の不純物領域５とｎ^＋型の不純物領域６とが形成される半導体層を、量子井戸が生成される多層の半導体層（積層体２）とした。具体的には、ＳｉＧｅよりもバンドギャップが広いＳｉを主要な成分とするシリコン層でＳｉＧｅ層を挟んだ量子井戸構造とした。その結果、図３に示すようにＳｉＧｅ層３の伝導帯と価電子帯の状態密度が不連続になるので、ＰＮ接合部の伝導帯と価電子帯の状態密度が連続的に変化する一般的なツェナーダイオードに比して、逆方向漏れ電流が大幅に減少し動作抵抗が大幅に減少した急峻な降伏を実現できる。

また、ＰＮ接合部を構成するｐ^＋型の不純物領域５とｎ^＋型の不純物領域６とが水平方向に隣接して形成されるので、ｐ^＋型の不純物領域５とｎ^＋型の不純物領域６のプロファイル（不純物濃度勾配）が急峻となり、より低い降伏電圧を実現できる。

また、ＳｉＧｅ層３にＯ原子またはＣ原子が添加されているので、ＳｉＧｅ層３に形成されるｐ^＋型の不純物領域３ａとｎ^＋型の不純物領域３ｂのプロファイルが急峻となり、降伏電圧をより小さくすることができる。

以上説明した本実施の形態における半導体装置によれば、降伏電圧を１Ｖ以下とし、かつ逆方向漏れ電流を一般的なツェナーダイオードに比して１／１０以下とすることができる。

続いて、以上説明した半導体装置の製造方法について、図４、図５を用いて説明する。図４、図５は、本発明の実施の形態における半導体装置の製造工程を示す横断面図である。まず、図４（ａ）に示すように、高不純物濃度の半導体基板としてｎ^＋型のシリコン基板１を用意する。シリコン基板１の不純物濃度は、例えば３．０×１０^１９ｃｍ^−３程度とする。このシリコン基板１に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。

次に、図４（ｂ）に示すように、シリコン基板１の一方の面上に、ｎ⁻型のシリコン層４をエピタキシャル成長法で形成し、図４（ｃ）に示すように、ｎ⁻型のシリコン層４の表面上にｎ⁻型のＳｉＧｅ層３をエピタキシャル成長法で形成した後、図４（ｄ）に示すように、ｎ⁻型のＳｉＧｅ層３の表面上にｎ⁻型のシリコン層４をエピタキシャル成長法で形成して、ｎ⁻型のＳｉＧｅ層３がｎ⁻型のシリコン層４で挟まされた構造の積層体２を形成する（積層体形成工程）。ｎ⁻型のＳｉＧｅ層３とｎ⁻型のシリコン層４に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。

上述したように、Ｇｅの割合を５％〜５０％の範囲で調整すると、ＳｉＧｅの比誘電率は１１．２〜１６．２となるので、ＳｉＧｅ層３は、その比誘電率がＳｉの比誘電率１１．２よりも大きくなるように、例えばＧｅの割合が２０％となるように成長させる。また、ＳｉＧｅ層３を成長させる際に、Ｏ原子またはＣ原子をＳｉＧｅ層３に添加する。例えば、Ｓｉを含むガス、Ｇｅを含むガス、およびＯまたはＣを含むガスを用いて気相法でＳｉＧｅ層３を成長させてもよい。Ｏ原子またはＣ原子を添加することで、後述する不純物領域形成工程において、ＳｉＧｅ層３に形成されるｐ^＋型の不純物領域３ａとｎ^＋型の不純物領域３ｂのプロファイルが急峻となる。

ｎ⁻型のＳｉＧｅ層３とｎ⁻型のシリコン層４の不純物濃度は、１．０×１０^１６ｃｍ^−３〜１．０×１０^１８ｃｍ^−３程度の範囲から選択すればよく、例えば１．０×１０^１７ｃｍ^−３程度にする。また、量子井戸が生成されるには、シリコン層４で挟まれるＳｉＧｅ層３を薄膜にする必要がある。したがって、ＳｉＧｅ層３の厚みは５０ｎｍ以下の範囲から選択して、例えば１０ｎｍ程度にする。積層体２の厚みは３μｍ〜１０μｍ程度の範囲から選択すればよく、例えば５μｍ程度にする。

次に、図４（ｅ）に示すように、ｐ^＋型の不純物領域５と、ｐ^＋型の不純物領域５に隣接するｎ^＋型の不純物領域６とを、最上層のシリコン層４の表面から最下層のシリコン層４まで到達するように形成する（不純物領域形成工程）。例えば、最上層のシリコン層４の表面に、熱酸化により酸化膜を形成し、その酸化膜にｐ^＋型の不純物領域５の形成予定領域に対向する開口部を形成し、その開口部から積層体２にｐ型の不純物を添加してｐ^＋型の不純物領域５を形成した後、再度、最上層のシリコン層４の表面に、熱酸化により酸化膜を形成し、その酸化膜にｎ^＋型の不純物領域６の形成予定領域に対向する開口部を形成し、その開口部から積層体２にｎ型の不純物を添加してｎ^＋型の不純物領域６を形成してもよい。不純物の添加は、拡散法やイオン注入法等の一般的な方法で実行することができる。

ｐ^＋型の不純物領域５の不純物濃度は１．０×１０^２０ｃｍ^−３〜５．０×１０^２０ｃｍ^−３程度の範囲から選択すればよく、例えば２．０×１０^２０ｃｍ^−３程度にする。また、ｎ^＋型の不純物領域６の不純物濃度は３．０×１０^１９ｃｍ^−３〜２．０×１０^２０ｃｍ^−３程度の範囲から選択すればよく、例えば１．０×１０^２０ｃｍ^−３程度にする。ｐ^＋型の不純物領域５とｎ^＋型の不純物領域６の厚さ（深さ）は２μｍ〜５μｍ程度の範囲から選択すればよく、例えば３μｍ程度にする。ｐ^＋型の不純物領域５に添加するｐ型の不純物には、例えばボロン等を用いることができる。ｎ^＋型の不純物領域６に添加するｎ型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。

次に、図５（ａ）に示すように、最上層のシリコン層４の表面に設けた絶縁膜７から、例えばフォトレジスト法で、ｐ^＋型の不純物領域５の一部と、ｎ^＋型の不純物領域６の一部と、最上層のシリコン層４の外周部とを露出させる（開口部形成工程）。絶縁膜７として、例えば熱酸化によりシリコン酸化膜（ＳｉＯ_２膜）を形成してもよい。絶縁膜７の厚さは例えば１μｍ程度とする。

最後に、図５（ｂ）に示すように、絶縁膜７から露出するｐ^＋型の不純物領域５の表面から絶縁膜７の表面の一部を覆うように、ｐ^＋型の不純物領域５に電気的に接続するアノード電極８を形成するとともに、絶縁膜７から露出するｎ^＋型の不純物領域６の表面から絶縁膜７の表面の一部を覆うように、ｎ^＋型の不純物領域６に電気的に接続するカソード電極９を形成する（電極形成工程）。これらの電極８、９は、例えば最上層のシリコン層４上に金属を蒸着等により被着させて形成してもよい。また、これらの電極８、９には、例えばＡｇまたはＡｌ等を用いることができる。

なおここでは、単一の量子井戸が生成される構造の積層体２を有する半導体装置について説明したが、図６に示すように、積層体２は多重の量子井戸が生成される構造であってもよい。図６に示す半導体装置の積層体２は、４つのｎ⁻型のＳｉＧｅ層３の各々がｎ⁻型のシリコン層４で挟まれた構造となっており、量子井戸が４つ生成される。このように多重の量子井戸構造とする場合も、ＳｉＧｅ層の全部または一部にＯ原子またはＣ原子を添加することで、降伏電圧をより小さくすることができる。

またここでは、図２に示すように、平面視したｐ^＋型の不純物領域５とｎ^＋型の不純物領域６の形状が矩形状の場合について説明したが、この場合に限らず、例えば図７に示すように、ｐ^＋型の不純物領域５とｎ^＋型の不純物領域６との接続面積が増加するように、平面視したときの形状を櫛型状にしてもよい。

またここでは、基層がシリコン基板の場合について説明したが、基層はシリコン以外の半導体層であってもよい。また、基層が高濃度ｎ型である場合について説明したが、基層の導電型は任意である。また、基層上に形成される積層体が低濃度ｎ型である場合について説明したが、積層体の導電型についても任意である。

本発明にかかる半導体装置とその製造方法は、降伏電圧の低電圧化、逆方向漏れ電流の低減および動作抵抗の低減を同時に実現でき、好ましくは降伏電圧を１Ｖ以下とし、かつ逆方向漏れ電流を一般的なツェナーダイオードに比して１／１０以下とすることができ、電圧値を一定値に保つ定電圧素子を必要とする動作電圧の低い機器に有用である。

本発明の実施の形態における半導体装置の構造の要部を示す横断面図、およびその半導体装置のエネルギーバンドを示す図本発明の実施の形態における半導体装置の構造の要部を示す縦断面図本発明の実施の形態における半導体装置の伝導帯と価電子帯の状態密度を示す図本発明の実施の形態における半導体装置の製造工程の一部を示す横断面図本発明の実施の形態における半導体装置の製造工程の一部を示す横断面図本発明の実施の形態における半導体装置の他例の構造の要部を示す横断面図本発明の実施の形態における半導体装置の他例の構造の要部を示す縦断面図降伏電圧の小さい一般的なツェナーダイオードの構造の要部を示す横断面図

１ｎ^＋型のシリコン基板
２積層体
３ｎ⁻型のＳｉＧｅ層
３ａｐ^＋型の不純物領域（ＳｉＧｅ層）
３ｂｎ^＋型の不純物領域（ＳｉＧｅ層）
４ｎ⁻型のシリコン層
４ａｐ^＋型の不純物領域（シリコン層）
４ｂｎ^＋型の不純物領域（シリコン層）
５ｐ^＋型の不純物領域
６ｎ^＋型の不純物領域
７絶縁膜
８アノード電極
９カソード電極
１０１ｎ^＋型のシリコン基板
１０２ｐ型のガードリング領域
１０３ｐ^＋型の不純物領域
１０４シリコン酸化膜
１０５ｐ^＋型の多結晶シリコン膜
１０６アノード電極
１０７カソード電極

Claims

単一の量子井戸層または複数の量子井戸層のそれぞれが前記量子井戸層よりもバンドギャップが広くかつ比誘電率が小さいバリア層で挟まれた積層体を有し、第１の不純物領域と前記第１の不純物領域に隣接する前記第１の不純物領域とは導電型が異なる第２の不純物領域が、最上層の前記バリア層の表面から最下層の前記バリア層まで到達するように形成されており、かつ最上層の前記バリア層の表面上に前記第１の不純物領域と前記第２の不純物領域の各々に電気的に接続する電極が設けられていることを特徴とする半導体装置。
単一の前記量子井戸層または複数の前記量子井戸層の全部もしくは一部に、不純物濃度勾配の傾きを大きくする添加物が添加されていることを特徴とする請求項１記載の半導体装置。
前記量子井戸層はシリコンゲルマニウムからなることを特徴とする請求項１記載の半導体装置。
前記量子井戸層はシリコンゲルマニウムからなり、不純物濃度勾配の傾きを大きくする前記添加物として酸素または炭素が前記量子井戸層に添加されていることを特徴とする請求項２記載の半導体装置。
単一の量子井戸層または複数の量子井戸層のそれぞれが前記量子井戸層よりもバンドギャップが広くかつ比誘電率が小さいバリア層で挟まれた積層体を形成する積層体形成工程と、
前記積層体形成工程後、第１の不純物領域と前記第１の不純物領域に隣接する前記第１の不純物領域とは導電型が異なる第２の不純物領域とを、最上層の前記バリア層の表面から最下層の前記バリア層まで到達するように形成する不純物領域形成工程と、
前記不純物領域形成工程後、最上層の前記バリア層の表面上に前記第１の不純物領域と前記第２の不純物領域の各々に電気的に接続する電極を形成する電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。
単一の前記量子井戸層または複数の前記量子井戸層の全部もしくは一部に、不純物濃度勾配の傾きを大きくする添加物が添加されていることを特徴とする請求項５記載の半導体装置の製造方法。
前記量子井戸層はシリコンゲルマニウムからなることを特徴とする請求項５記載の半導体装置の製造方法。
前記量子井戸層はシリコンゲルマニウムからなり、不純物濃度勾配の傾きを大きくする前記添加物として酸素または炭素が前記量子井戸層に添加されていることを特徴とする請求項６記載の半導体装置の製造方法。