JP2010199165A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】降伏電圧の低電圧化を図ることができる半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、第1基層(n+型のシリコン基板1)の一方の面上に、前記第1基層よりも比誘電率が大きく前記第1基層と同じ導電型の第2基層(n+型のSiGe層2)が形成されており、前記第2基層の表層に前記第2基層とは異なる導電型の不純物領域(p+型の不純物領域7)が形成されており、前記不純物領域上に前記不純物領域と同じ導電型の多結晶膜(p+型の多結晶シリコン膜)が形成されている。
【選択図】図1
【解決手段】本発明にかかる半導体装置は、第1基層(n+型のシリコン基板1)の一方の面上に、前記第1基層よりも比誘電率が大きく前記第1基層と同じ導電型の第2基層(n+型のSiGe層2)が形成されており、前記第2基層の表層に前記第2基層とは異なる導電型の不純物領域(p+型の不純物領域7)が形成されており、前記不純物領域上に前記不純物領域と同じ導電型の多結晶膜(p+型の多結晶シリコン膜)が形成されている。
【選択図】図1
Description
本発明は、電圧値を一定値に保つ半導体装置とその製造方法に関する。
電圧値を一定値に保つ定電圧半導体装置として、定電圧ダイオードが広く知られている。定電圧ダイオードとしては、ツェナー降伏現象を利用したツェナーダイオードが一般的に用いられており、近年の電子機器の低電圧化に伴い、降伏電圧(ツェナー電圧)の小さいツェナーダイオードの開発が進められている。降伏電圧の小さいツェナーダイオードの一般的な構成を図5に示す。
図5に示すように、このツェナーダイオードは、高濃度n型であるn+型のシリコン基板101の一方の面側の表層に、p型のガードリング領域102が環状に形成されており、さらに、平面視したガードリング領域102の内縁で囲まれた領域から、ガードリング領域102の内縁と外縁との略中央位置にかけて、高濃度p型であるp+型の不純物領域103が、ガードリング領域102よりも薄く形成されている。また、このようにp型のガードリング領域102とp+型の不純物領域103が表層に形成されたn+型のシリコン基板101の一方の面上には、絶縁膜であるシリコン酸化膜(SiO2膜)104が、n+型のシリコン基板101の一部とp+型の不純物領域103とを露出させる状態で形成されており、さらに、シリコン酸化膜104から露出するp+型の不純物領域103の表面からシリコン酸化膜104の表面の一部を覆うように、高濃度p型であるp+型の多結晶シリコン膜(ポリSi膜またはポリシリコン膜)105が形成されている。そして、多結晶シリコン膜105上にアノード電極106が形成され、n+型のシリコン基板101の他方の面上にカソード電極107が形成されている(例えば、特許文献1参照。)。このツェナーダイオードでは、p+型の不純物領域103とn+型のシリコン基板101との接合部がメインのPN接合部として働く。
しかしながら、以上説明した一般的な半導体装置の構成では、降伏電圧を2Vよりも低くすることはできず、より降伏電圧が小さい半導体装置の開発が望まれている。
特開平8−064843号公報
本発明は、上記従来の問題点に鑑み、降伏電圧の低電圧化を図ることができる半導体装置とその製造方法を提供することを目的とする。
本発明の請求項1記載の半導体装置は、第1基層と、前記第1基層の一方の面上に形成された前記第1基層よりも比誘電率が大きく前記第1基層と同じ導電型の第2基層と、前記第2基層の表層に形成された前記第2基層とは異なる導電型の不純物領域と、前記不純物領域上に形成された前記不純物領域と同じ導電型の多結晶膜と、前記多結晶膜上に形成された第1電極と、前記第1基層の他方の面上に形成された第2電極と、を備えることを特徴とする。
また、本発明の請求項2記載の半導体装置は、請求項1記載の半導体装置であって、前記第2基層の不純物濃度勾配の傾きを大きくする添加物が前記第2基層に添加されていることを特徴とする。
また、本発明の請求項3記載の半導体装置は、請求項1記載の半導体装置であって、前記第2基層はシリコンゲルマニウムからなることを特徴とする。
また、本発明の請求項4記載の半導体装置は、請求項2記載の半導体装置であって、前記第2基層はシリコンゲルマニウムからなり、前記第2基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第2基層に添加されていることを特徴とする。
また、本発明の請求項5記載の半導体装置は、請求項1ないし4のいずれかに記載の半導体装置であって、前記不純物領域よりも厚く、前記不純物領域と同じ導電型で不純物濃度が前記不純物領域よりも低濃度の環状のガードリング領域が前記第2基層の表層に形成されており、前記不純物領域が、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部にまで延在して形成されていることを特徴とする。
また、本発明の請求項6記載の半導体装置の製造方法は、第1基層の一方の面上に、前記第1基層よりも比誘電率が大きく前記第1基層と同じ導電型の第2基層を形成する第2基層形成工程と、前記第2基層形成工程後、前記第2基層上を覆う絶縁膜に開口部を形成する開口部形成工程と、前記開口部形成工程後、前記開口部に、前記第2基層とは異なる導電型の不純物が添加された多結晶膜を形成する多結晶膜形成工程と、前記多結晶膜形成工程後、前記第2基層の表層の前記開口部に対向する部分に、前記第2基層とは異なる導電型の不純物領域を形成する不純物領域形成工程と、前記不純物領域形成工程後、前記第1基層の他方の面上と前記多結晶膜上にそれぞれ電極を形成する電極形成工程と、を具備することを特徴とする。
また、本発明の請求項7記載の半導体装置の製造方法は、請求項6記載の半導体装置の製造方法であって、前記第2基層の不純物濃度勾配の傾きを大きくする添加物が前記第2基層に添加されていることを特徴とする。
また、本発明の請求項8記載の半導体装置の製造方法は、請求項6記載の半導体装置の製造方法であって、前記第2基層はシリコンゲルマニウムからなることを特徴とする。
また、本発明の請求項9記載の半導体装置の製造方法は、請求項7記載の半導体装置の製造方法であって、前記第2基層はシリコンゲルマニウムからなり、前記第2基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第2基層に添加されていることを特徴とする。
また、本発明の請求項10記載の半導体装置の製造方法は、請求項6ないし9のいずれかに記載の半導体装置の製造方法であって、前記第2基層形成工程と前記開口部形成工程との間に、前記第2基層の表層に前記第2基層とは異なる導電型の環状のガードリング領域を形成するガードリング領域形成工程を具備し、前記開口部形成工程において、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部まで開口する前記開口部を形成し、前記不純物領域形成工程において、前記ガードリング領域よりも薄く、前記ガードリング領域と同じ導電型で不純物濃度が前記ガードリング領域よりも高濃度の前記不純物領域を形成することを特徴とする。
本発明の好ましい形態によれば、降伏電圧(ツェナー電圧)を2V以下、さらに好ましくは1V以下に低電圧化することができる。また、本発明の他の好ましい形態によれば、一般的なツェナーダイオードよりも逆方向漏れ電流を低減させることができる。すなわち、本発明の他の好ましい形態によれば、一般的なツェナーダイオードと同等の降伏電圧を実現する場合、PN接合部を構成する第2基層と不純物領域の濃度勾配が、一般的なツェナーダイオードのPN接合部を構成するシリコン基板と不純物領域の濃度勾配よりもゆるやかになる。したがって、この場合、降伏の機構がアバランシェ降伏となり、逆方向漏れ電流を低減させることができる。
本発明の実施の形態における半導体装置について、図1を用いて説明する。図1は本発明の実施の形態における半導体装置の要部断面図である。図1に示すように、この半導体装置は、高濃度n型であるn+型のシリコン基板(第1基層の一例)1の一方の面上に、高濃度n型であるn+型のSiGe層(第2基層の一例)2が形成されている。このSiGe層は、例えばエピタキシャル成長法で形成されたエピタキシャル層でもよい。
SiGe(シリコンゲルマニウム)の比誘電率は、Ge(ゲルマニウム)の割合(原子数の割合)が増加するのに比例して増加する。Si(シリコン)の比誘電率は11.2であるので、Geの割合を調整してSiGeの比誘電率が11.2よりも大きくなるようにSiGe層2を形成する。具体的には、Geの割合を5%〜50%の範囲で調整すると、SiGeの比誘電率は11.2〜16.2となる。
SiGe層2の表層には、p型のガードリング領域3が環状に形成されている。さらに、SiGe層2の表層には、平面視したガードリング領域3の内縁で囲まれた領域から、ガードリング領域3の一部(ここでは、平面視したガードリング領域3の内縁と外縁との中間位置)にまで延在して、高濃度p型であるp+型の不純物領域7が、ガードリング領域3よりも薄く形成されている。
また、p型のガードリング領域3とp+型の不純物領域7が表層に形成されたSiGe層2の表面上には、絶縁膜4が、SiGe層2の一部とp+型の不純物領域7とを露出させる状態で形成されており、さらに、絶縁膜4から露出するp+型の不純物領域7の表面から絶縁膜4の表面の一部を覆うように、高濃度p型であるp+型の多結晶シリコン膜(ポリSi膜またはポリシリコン膜)6が形成されている。
そして、多結晶シリコン膜6上にアノード電極(第1電極の一例)8が形成され、n+型のシリコン基板1の他方の面上にカソード電極(第2電極の一例)9が形成されている。
以上説明した構成の半導体装置では、Siよりも比誘電率が大きいSiGeを主要な成分とするn+型のSiGe層2とp+型の不純物領域7との接合部がメインのPN接合部として働く。したがって、この半導体装置のPN接合部に生ずる空乏層には、n+型のシリコン基板とp+型の不純物領域との接合部をメインのPN接合部とする一般的なツェナーダイオードに比して大きな電界が発生するので、一般的なツェナーダイオードよりもツェナー電圧(降伏電圧)を小さくすることができる。具体的には、一般的なツェナーダイオードにおける降伏電圧の最小値である2Vよりも低い降伏電圧を実現できる。
さらに、SiGe層2にO(酸素)原子またはC(炭素)原子を添加してもよい。このようにすれば、SiGe層2のプロファイル(不純物濃度勾配)が急峻となるので、ツェナー電圧をより小さくすることができる。具体的には、1V以下の降伏電圧を実現できる。
続いて、本発明の実施の形態における半導体装置の製造方法について、図2〜図4を用いて説明する。図2〜図4は、本発明の実施の形態における半導体装置の製造工程を示す要部断面図である。
まず、図2(a)に示すように、高不純物濃度の半導体基板として、高濃度n型であるn+型のシリコン基板1を用意する。シリコン基板1の不純物濃度は、例えば5×1019cm−3程度とする。このシリコン基板1に添加するn型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
次に、図2(b)に示すように、シリコン基板1の一方の面上に、高濃度n型であるn+型のSiGe層2をエピタキシャル成長法で形成する(第2基層形成工程)。上述したように、Geの割合を5%〜50%の範囲で調整すると、SiGeの比誘電率は11.2〜16.2となるので、Siの比誘電率11.2よりも大きくなるように、例えばGeの割合が20%となるようにSiGe層2を成長させる。
また、SiGe層2の不純物濃度はシリコン基板1と同じ5×1019cm−3程度とするが、シリコン基板1と同程度であればよく、1×1019cm−3〜2×1020cm−3程度の範囲から選択できる。また、このSiGe層2の厚さは、例えば5μm〜10μm程度とする。SiGe層2に添加するn型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
次に、図2(c)に示すように、SiGe層2の表層にp型のガードリング領域3を環状に形成する(ガードリング領域形成工程)。ガードリング領域3は、例えば、SiGe層2の表面に、熱酸化により酸化膜を形成した後、その酸化膜に環状の開口を形成し、その開口部からSiGe層2にp型の不純物を添加して形成してもよい。不純物の添加は、拡散法やイオン注入法等の一般的な方法で実行することができる。このガードリング領域3は、降伏現象をできるだけSiGe層2の内部で起こさせ、逆方向漏れ電流(リーク電流)を低減させるために設けられる。ガードリング領域3の不純物濃度は、例えば1×1020cm−3程度とするが、3×1019cm−3〜3×1020cm−3程度の範囲から選択できる。また、このガードリング領域3の厚さ(深さ)は、例えば0.2μm〜2.0μm程度とする。ガードリング領域3に添加するp型の不純物には、例えばボロン等を用いることができる。
次に、図3(a)に示すように、SiGe層2の表面に設けた絶縁膜4から、例えばフォトレジスト法で、SiGe層2の一部と後述するp+型の不純物領域の形成予定領域とを露出させる(開口部形成工程)。p+型の不純物領域の形成予定領域に対向する開口部5は、平面視したガードリング領域2の内縁で囲まれた領域からガードリング領域2の一部(ここでは、平面視したガードリング領域3の内縁と外縁との中間位置)まで露出させる。絶縁膜4として、熱酸化により酸化膜を形成してもよい。この絶縁膜4の厚さは例えば1μm程度とする。
次に、次に図3(b)に示すように、絶縁膜4の開口部から絶縁膜4の表面の一部にかけて、高濃度p型であるp+型の多結晶シリコン膜6を、例えばCVD法により堆積させる(多結晶膜形成工程)。多結晶シリコン膜6に添加するp型の不純物には、例えばボロン等を用いることができる。また、多結晶シリコン膜6の厚さは、例えば200nm程度とするが、100nm〜800nm程度の範囲から選択できる。
次に、図3(c)に示すように、SiGe層2の表層の、多結晶シリコン膜6で覆われた絶縁膜4の開口部に対向する部分に、高濃度p型であるp+型の不純物領域7を形成する(不純物領域形成工程)。p+型の不純物領域7は、例えばp+型の多結晶シリコン膜6に含まれる不純物がボロンの場合、ポリボロンフィルムをp+型の多結晶シリコン膜6上に塗布した後、加熱によりp+型の多結晶シリコン膜6に含まれるボロンやポリボロンフィルムに含まれるボロンをSiGe層2の表層に拡散させることで形成してもよい。この不純物領域形成工程後のp+型の多結晶シリコン膜6とp+型の不純物領域7の不純物濃度は、例えば2×1020cm−3程度とするが、1×1020cm−3〜5×1020cm−3程度の範囲から選択できる。
このように、不純物領域形成工程において、多結晶シリコン膜6を用いてp+型の不純物領域7を形成することで、p+型の不純物領域7の深さ(厚さ)を薄くすることができる。p+型の不純物領域7の深さ(厚さ)は例えば0.1μm程度とするが、ガードリング領域3よりも薄くできればよく、0.08μm〜0.3μm程度の範囲から選択できる。
最後に、図4に示すように、多結晶シリコン膜6上に金属を蒸着等により被着させてアノード電極8を形成するとともに、シリコン基板1の他方の面上にも金属を蒸着等により被着させてカソード電極9を形成する(電極形成工程)。これらの電極8、9には、例えばAgまたはAl等を用いることができる。
なお、上記した第2基層形成工程において、O原子またはC原子がSiGe層2に添加されるように、SiGe層2を成長させてもよい。例えば、Siを含むガス、Geを含むガス、およびOまたはCを含むガスを用いて気相法でSiGe層2を成長させてもよい。OまたはCを添加することで、上記した不純物領域形成工程において、SiGe層2のプロファイル(不純物濃度勾配)が急峻となる。
以上では、一般的なツェナーダイオードよりもツェナー電圧(降伏電圧)が低電圧化された半導体装置について説明したが、本実施の形態における半導体装置は、一般的なツェナーダイオードよりも逆方向漏れ電流を低減させることもできる。すなわち、一般的なツェナーダイオードと同等の降伏電圧を上記した半導体装置で実現する場合、PN接合部を構成するn+型のSiGe層2とp+型の不純物領域7の濃度勾配が、一般的なツェナーダイオードのPN接合部を構成するn+型のシリコン基板とp+型の不純物領域の濃度勾配よりもゆるやかになる。したがって、この場合、降伏の機構がアバランシェ降伏となるので、逆方向漏れ電流を低減させることができる。
なお、以上説明した半導体装置は、p型とn型を入れ替えた構成としてもよい。また、多結晶シリコン膜6とアノード電極8の間にスパイク防止用のバリアメタルを設けてもよい。バリアメタルには、例えばTiやTiN等を用いることができる。
本発明にかかる半導体装置とその製造方法は、降伏電圧を2V以下、さらに好ましくは1V以下に低電圧化することができ、電圧値を一定値に保つ定電圧素子を必要とする動作電圧の低い機器に有用である。
1 n+型のシリコン基板
2 n+型のSiGe層
3 p型のガードリング領域
4 絶縁膜
5 開口部
6 p+型の多結晶シリコン膜
7 p+型の不純物領域
8 アノード電極
9 カソード電極
101 n+型のシリコン基板
102 p型のガードリング領域
103 p+型の不純物領域
104 シリコン酸化膜
105 p+型の多結晶シリコン膜
106 アノード電極
107 カソード電極
2 n+型のSiGe層
3 p型のガードリング領域
4 絶縁膜
5 開口部
6 p+型の多結晶シリコン膜
7 p+型の不純物領域
8 アノード電極
9 カソード電極
101 n+型のシリコン基板
102 p型のガードリング領域
103 p+型の不純物領域
104 シリコン酸化膜
105 p+型の多結晶シリコン膜
106 アノード電極
107 カソード電極
Claims (10)
- 第1基層と、
前記第1基層の一方の面上に形成された前記第1基層よりも比誘電率が大きく前記第1基層と同じ導電型の第2基層と、
前記第2基層の表層に形成された前記第2基層とは異なる導電型の不純物領域と、
前記不純物領域上に形成された前記不純物領域と同じ導電型の多結晶膜と、
前記多結晶膜上に形成された第1電極と、
前記第1基層の他方の面上に形成された第2電極と、
を備えることを特徴とする半導体装置。 - 前記第2基層の不純物濃度勾配の傾きを大きくする添加物が前記第2基層に添加されていることを特徴とする請求項1記載の半導体装置。
- 前記第2基層はシリコンゲルマニウムからなることを特徴とする請求項1記載の半導体装置。
- 前記第2基層はシリコンゲルマニウムからなり、前記第2基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第2基層に添加されていることを特徴とする請求項2記載の半導体装置。
- 前記不純物領域よりも厚く、前記不純物領域と同じ導電型で不純物濃度が前記不純物領域よりも低濃度の環状のガードリング領域が前記第2基層の表層に形成されており、前記不純物領域が、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部にまで延在して形成されていることを特徴とする請求項1ないし4のいずれかに記載の半導体装置。
- 第1基層の一方の面上に、前記第1基層よりも比誘電率が大きく前記第1基層と同じ導電型の第2基層を形成する第2基層形成工程と、
前記第2基層形成工程後、前記第2基層上を覆う絶縁膜に開口部を形成する開口部形成工程と、
前記開口部形成工程後、前記開口部に、前記第2基層とは異なる導電型の不純物が添加された多結晶膜を形成する多結晶膜形成工程と、
前記多結晶膜形成工程後、前記第2基層の表層の前記開口部に対向する部分に、前記第2基層とは異なる導電型の不純物領域を形成する不純物領域形成工程と、
前記不純物領域形成工程後、前記第1基層の他方の面上と前記多結晶膜上にそれぞれ電極を形成する電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記第2基層の不純物濃度勾配の傾きを大きくする添加物が前記第2基層に添加されていることを特徴とする請求項6記載の半導体装置の製造方法。
- 前記第2基層はシリコンゲルマニウムからなることを特徴とする請求項6記載の半導体装置の製造方法。
- 前記第2基層はシリコンゲルマニウムからなり、前記第2基層の不純物濃度勾配の傾きを大きくする添加物として、酸素または炭素が前記第2基層に添加されていることを特徴とする請求項7記載の半導体装置の製造方法。
- 前記第2基層形成工程と前記開口部形成工程との間に、前記第2基層の表層に前記第2基層とは異なる導電型の環状のガードリング領域を形成するガードリング領域形成工程を具備し、
前記開口部形成工程において、平面視した前記ガードリング領域の内縁で囲まれた領域から前記ガードリング領域の一部まで開口する前記開口部を形成し、
前記不純物領域形成工程において、前記ガードリング領域よりも薄く、前記ガードリング領域と同じ導電型で不純物濃度が前記ガードリング領域よりも高濃度の前記不純物領域を形成する
ことを特徴とする請求項6ないし9のいずれかに記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN105556679A (zh) * | 2013-10-01 | 2016-05-04 | 威世通用半导体公司 | 具有更高反向浪涌能力和更小漏电流的含多晶硅层齐纳二极管 |
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2009
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JP2016536778A (ja) * | 2013-10-01 | 2016-11-24 | ヴィシェイ ジェネラル セミコンダクター,エルエルシーVishay General Semiconductor,Llc | 改善された逆サージ能力及び削減されたリーク電流のポリシリコン層を有するツェナーダイオード |
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