JP2010192605A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2010192605A5 JP2010192605A5 JP2009034117A JP2009034117A JP2010192605A5 JP 2010192605 A5 JP2010192605 A5 JP 2010192605A5 JP 2009034117 A JP2009034117 A JP 2009034117A JP 2009034117 A JP2009034117 A JP 2009034117A JP 2010192605 A5 JP2010192605 A5 JP 2010192605A5
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- semiconductor device
- appendix
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Description
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、第1配線層12と第2配線層16の間に他の配線層が位置していても良い。この場合においても、スイッチビア35は、第1配線32と第2配線39を接続する。
(付記1)
基板と、
前記基板上に形成された第1配線層と、
前記第1配線層に形成された第1配線と、
前記第1配線層より上に位置する第2配線層に形成された第2配線と、
前記第1配線と前記第2配線を接続するスイッチビアと、
を備え、
前記スイッチビアは、少なくとも底部に、電界印加履歴に応じて抵抗値が変化する抵抗変化層を含むスイッチ素子を有する半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記スイッチビアと同一層に、前記第1配線と前記第2配線を接続し、前記スイッチ素子を有さない配線ビアをさらに備える半導体装置。
(付記3)
付記1又は2に記載の半導体装置において、
前記スイッチビアは、前記スイッチ素子以外の部分が金属で形成されている半導体装置。
(付記4)
付記3に記載の半導体装置において、
前記スイッチ素子は、前記スイッチビアを構成する前記金属と前記抵抗変化層の間に位置する上部電極層を有する半導体装置。
(付記5)
付記4に記載の半導体装置において、
前記抵抗変化層及び前記上部電極層は、前記スイッチビアの底部及び側部に形成されている半導体装置。
(付記6)
付記4又は5に記載の半導体装置において、
前記上部電極層は、Ta、Ti、W、Ru、Pt、Ir、Taの窒化物、Tiの窒化物、Wの窒化物、Ruの窒化物、Ptの窒化物、及びIrの窒化物からなる第1群から選ばれた一つからなる単層膜、又は前記第1群から選ばれた2つ以上を積層した積層膜である半導体装置。
(付記7)
付記1〜6のいずれか一つに記載の半導体装置において、
前記抵抗変化層は、前記第1配線と直接接続している半導体装置。
(付記8)
付記1〜6のいずれか一つに記載の半導体装置において、
前記スイッチ素子は前記第1配線と前記抵抗変化層の間に位置する下部電極層を有する半導体装置。
(付記9)
付記8に記載の半導体装置において、
前記抵抗変化層及び前記下部電極層は、前記スイッチビアの前記底部及び側部に形成されている半導体装置。
(付記10)
付記1〜9のいずれか一つに記載の半導体装置において、
前記抵抗変化層は金属酸化物層である半導体装置。
(付記11)
付記10に記載の半導体装置において、
前記抵抗変換層は銅の酸化物である半導体装置。
(付記12)
付記1〜11のいずれか一つに記載の半導体装置において、
前記第1配線及び前記第2配線は銅を95重量%以上含有する金属で構成されている半導体装置。
(付記13)
付記1〜12のいずれか一つに記載の半導体装置において、
前記第2配線がデュアルダマシン構造を有する半導体装置。
(付記14)
付記1〜13のいずれか一つに記載の半導体装置において、
前記第2配線層は、前記第1配線層の一つ上の配線層である半導体装置。
(付記15)
基板上に、第1配線を有する第1配線層を形成する工程と、
前記第1配線層上に第1ビア層間絶縁膜を形成する工程と、
前記第1ビア層間絶縁膜に、前記第1配線上に位置するスイッチ素子用ビアホールを形成する工程と、
前記スイッチ素子用ビアホールの少なくとも底部に抵抗変化層を形成する工程と、
前記第1ビア層間絶縁膜上に、前記抵抗変化層に接続する第2配線を有する第2配線層を形成する工程と、
を有する半導体装置の製造方法。
(付記16)
付記15に記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程は、前記スイッチ素子用ビアホールの底部に露出している前記第1配線の少なくとも表面を酸化する工程である半導体装置の製造方法。
(付記17)
付記15に記載の半導体装置の製造方法において、
前記スイッチ素子用ビアホールを形成する工程と、前記抵抗変化層を形成する工程の間に、前記スイッチ素子用ビアホール内に下部電極層を形成する工程を有し、
前記抵抗変化層を形成する工程は、前記下部電極層の少なくとも表面を酸化する工程である半導体装置の製造方法。
(付記18)
付記17に記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程は、前記下部電極層の全体を酸化する工程である半導体装置の製造方法。
(付記19)
付記15〜18のいずれか一つに記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程の後、前記第2配線層を形成する工程の前に、
前記スイッチ素子用ビアホール内に、導電体を埋め込む工程を備え、
前記第2配線層を形成する工程は、
前記導電体上及び前記第1ビア層間絶縁膜上に、配線層絶縁膜を形成する工程と、
前記配線層絶縁膜に、底面に前記導電体が露出している配線溝を形成し、かつ前記第1ビア層間絶縁膜に、前記配線溝と前記第1配線とを接続する配線用ビアホールを形成する工程と、
前記配線溝及び前記配線用ビアホールに金属を埋め込むことにより、前記第2配線を形成し、かつ前記第1配線と前記第2配線を接続する配線ビアを形成する工程と、
を備える半導体装置の製造方法。
(付記1)
基板と、
前記基板上に形成された第1配線層と、
前記第1配線層に形成された第1配線と、
前記第1配線層より上に位置する第2配線層に形成された第2配線と、
前記第1配線と前記第2配線を接続するスイッチビアと、
を備え、
前記スイッチビアは、少なくとも底部に、電界印加履歴に応じて抵抗値が変化する抵抗変化層を含むスイッチ素子を有する半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記スイッチビアと同一層に、前記第1配線と前記第2配線を接続し、前記スイッチ素子を有さない配線ビアをさらに備える半導体装置。
(付記3)
付記1又は2に記載の半導体装置において、
前記スイッチビアは、前記スイッチ素子以外の部分が金属で形成されている半導体装置。
(付記4)
付記3に記載の半導体装置において、
前記スイッチ素子は、前記スイッチビアを構成する前記金属と前記抵抗変化層の間に位置する上部電極層を有する半導体装置。
(付記5)
付記4に記載の半導体装置において、
前記抵抗変化層及び前記上部電極層は、前記スイッチビアの底部及び側部に形成されている半導体装置。
(付記6)
付記4又は5に記載の半導体装置において、
前記上部電極層は、Ta、Ti、W、Ru、Pt、Ir、Taの窒化物、Tiの窒化物、Wの窒化物、Ruの窒化物、Ptの窒化物、及びIrの窒化物からなる第1群から選ばれた一つからなる単層膜、又は前記第1群から選ばれた2つ以上を積層した積層膜である半導体装置。
(付記7)
付記1〜6のいずれか一つに記載の半導体装置において、
前記抵抗変化層は、前記第1配線と直接接続している半導体装置。
(付記8)
付記1〜6のいずれか一つに記載の半導体装置において、
前記スイッチ素子は前記第1配線と前記抵抗変化層の間に位置する下部電極層を有する半導体装置。
(付記9)
付記8に記載の半導体装置において、
前記抵抗変化層及び前記下部電極層は、前記スイッチビアの前記底部及び側部に形成されている半導体装置。
(付記10)
付記1〜9のいずれか一つに記載の半導体装置において、
前記抵抗変化層は金属酸化物層である半導体装置。
(付記11)
付記10に記載の半導体装置において、
前記抵抗変換層は銅の酸化物である半導体装置。
(付記12)
付記1〜11のいずれか一つに記載の半導体装置において、
前記第1配線及び前記第2配線は銅を95重量%以上含有する金属で構成されている半導体装置。
(付記13)
付記1〜12のいずれか一つに記載の半導体装置において、
前記第2配線がデュアルダマシン構造を有する半導体装置。
(付記14)
付記1〜13のいずれか一つに記載の半導体装置において、
前記第2配線層は、前記第1配線層の一つ上の配線層である半導体装置。
(付記15)
基板上に、第1配線を有する第1配線層を形成する工程と、
前記第1配線層上に第1ビア層間絶縁膜を形成する工程と、
前記第1ビア層間絶縁膜に、前記第1配線上に位置するスイッチ素子用ビアホールを形成する工程と、
前記スイッチ素子用ビアホールの少なくとも底部に抵抗変化層を形成する工程と、
前記第1ビア層間絶縁膜上に、前記抵抗変化層に接続する第2配線を有する第2配線層を形成する工程と、
を有する半導体装置の製造方法。
(付記16)
付記15に記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程は、前記スイッチ素子用ビアホールの底部に露出している前記第1配線の少なくとも表面を酸化する工程である半導体装置の製造方法。
(付記17)
付記15に記載の半導体装置の製造方法において、
前記スイッチ素子用ビアホールを形成する工程と、前記抵抗変化層を形成する工程の間に、前記スイッチ素子用ビアホール内に下部電極層を形成する工程を有し、
前記抵抗変化層を形成する工程は、前記下部電極層の少なくとも表面を酸化する工程である半導体装置の製造方法。
(付記18)
付記17に記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程は、前記下部電極層の全体を酸化する工程である半導体装置の製造方法。
(付記19)
付記15〜18のいずれか一つに記載の半導体装置の製造方法において、
前記抵抗変化層を形成する工程の後、前記第2配線層を形成する工程の前に、
前記スイッチ素子用ビアホール内に、導電体を埋め込む工程を備え、
前記第2配線層を形成する工程は、
前記導電体上及び前記第1ビア層間絶縁膜上に、配線層絶縁膜を形成する工程と、
前記配線層絶縁膜に、底面に前記導電体が露出している配線溝を形成し、かつ前記第1ビア層間絶縁膜に、前記配線溝と前記第1配線とを接続する配線用ビアホールを形成する工程と、
前記配線溝及び前記配線用ビアホールに金属を埋め込むことにより、前記第2配線を形成し、かつ前記第1配線と前記第2配線を接続する配線ビアを形成する工程と、
を備える半導体装置の製造方法。
Claims (1)
- 基板と、
前記基板上に形成された第1配線層と、
前記第1配線層に形成された第1配線と、
前記第1配線層より上に位置する第2配線層に形成された第2配線と、
前記第1配線と前記第2配線を接続するスイッチビアと、
を備え、
前記スイッチビアは、少なくとも底部に、電界印加履歴に応じて抵抗値が変化する抵抗変化層を含むスイッチ素子を有する半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009034117A JP5502339B2 (ja) | 2009-02-17 | 2009-02-17 | 半導体装置及び半導体装置の製造方法 |
US12/656,728 US8390124B2 (en) | 2009-02-17 | 2010-02-16 | Semiconductor device and method of manufacturing semiconductor device including wiring via and switch via for connecting first and second wirings |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009034117A JP5502339B2 (ja) | 2009-02-17 | 2009-02-17 | 半導体装置及び半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010192605A JP2010192605A (ja) | 2010-09-02 |
JP2010192605A5 true JP2010192605A5 (ja) | 2012-03-15 |
JP5502339B2 JP5502339B2 (ja) | 2014-05-28 |
Family
ID=42559101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009034117A Expired - Fee Related JP5502339B2 (ja) | 2009-02-17 | 2009-02-17 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8390124B2 (ja) |
JP (1) | JP5502339B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5574639B2 (ja) * | 2009-08-21 | 2014-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP5731904B2 (ja) * | 2011-05-25 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
US9343672B2 (en) * | 2011-06-07 | 2016-05-17 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices |
US9577192B2 (en) * | 2014-05-21 | 2017-02-21 | Sony Semiconductor Solutions Corporation | Method for forming a metal cap in a semiconductor memory device |
WO2015182074A1 (ja) * | 2014-05-29 | 2015-12-03 | 日本電気株式会社 | 半導体装置およびその製造方法 |
KR20160073796A (ko) * | 2014-12-17 | 2016-06-27 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
US10128438B2 (en) | 2016-09-09 | 2018-11-13 | Arm Limited | CEM switching device |
US10103327B2 (en) | 2016-09-14 | 2018-10-16 | Arm Limited | CEM switching device |
US10121967B2 (en) | 2016-11-29 | 2018-11-06 | Arm Limited | CEM switching device |
CN108110022A (zh) * | 2017-12-13 | 2018-06-01 | 德淮半导体有限公司 | 开关元件、及形成和使用开关元件的方法 |
US11636316B2 (en) | 2018-01-31 | 2023-04-25 | Cerfe Labs, Inc. | Correlated electron switch elements for brain-based computing |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2771843B1 (fr) * | 1997-11-28 | 2000-02-11 | Sgs Thomson Microelectronics | Transformateur en circuit integre |
JP2001028397A (ja) | 1999-05-10 | 2001-01-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2004031439A (ja) * | 2002-06-21 | 2004-01-29 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP4555540B2 (ja) * | 2002-07-08 | 2010-10-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7115927B2 (en) * | 2003-02-24 | 2006-10-03 | Samsung Electronics Co., Ltd. | Phase changeable memory devices |
JP4634014B2 (ja) * | 2003-05-22 | 2011-02-16 | 株式会社日立製作所 | 半導体記憶装置 |
JP4819501B2 (ja) * | 2003-05-29 | 2011-11-24 | 日本電気株式会社 | 配線構造およびその製造方法 |
JP3808866B2 (ja) * | 2003-12-05 | 2006-08-16 | 株式会社東芝 | 半導体装置 |
US7052932B2 (en) * | 2004-02-24 | 2006-05-30 | Chartered Semiconductor Manufacturing Ltd. | Oxygen doped SiC for Cu barrier and etch stop layer in dual damascene fabrication |
JP2005252027A (ja) * | 2004-03-04 | 2005-09-15 | Nec Electronics Corp | 多層配線構造の半導体装置 |
JP4803995B2 (ja) * | 2004-06-28 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US7687830B2 (en) * | 2004-09-17 | 2010-03-30 | Ovonyx, Inc. | Phase change memory with ovonic threshold switch |
JP4963349B2 (ja) * | 2005-01-14 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7804085B2 (en) * | 2005-01-17 | 2010-09-28 | Nec Corporation | Solid electrolyte switching element, and fabrication method of the solid electrolyte element, and integrated circuit |
US7351656B2 (en) * | 2005-01-21 | 2008-04-01 | Kabushiki Kaihsa Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
JP2006319028A (ja) * | 2005-05-11 | 2006-11-24 | Nec Corp | スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 |
JP2007042804A (ja) * | 2005-08-02 | 2007-02-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP5263856B2 (ja) | 2006-07-26 | 2013-08-14 | 独立行政法人産業技術総合研究所 | スイッチング素子及びその製造方法 |
US7586175B2 (en) * | 2006-10-23 | 2009-09-08 | Samsung Electronics Co., Ltd. | Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface |
US7642653B2 (en) * | 2006-10-24 | 2010-01-05 | Denso Corporation | Semiconductor device, wiring of semiconductor device, and method of forming wiring |
US7692230B2 (en) * | 2006-12-06 | 2010-04-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | MRAM cell structure |
WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
JP5035336B2 (ja) * | 2007-03-20 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2008305888A (ja) * | 2007-06-06 | 2008-12-18 | Panasonic Corp | 不揮発性記憶装置およびその製造方法 |
JP5424551B2 (ja) * | 2007-11-07 | 2014-02-26 | ローム株式会社 | 半導体装置 |
KR101067051B1 (ko) * | 2007-11-29 | 2011-09-22 | 파나소닉 주식회사 | 비휘발성 기억 장치 및 그 제조 방법 |
EP2234160B1 (en) * | 2007-12-26 | 2014-02-26 | Panasonic Corporation | Nonvolatile semiconductor storage device and method for manufacturing the same |
DE102008016431B4 (de) * | 2008-03-31 | 2010-06-02 | Advanced Micro Devices, Inc., Sunnyvale | Metalldeckschicht mit erhöhtem Elektrodenpotential für kupferbasierte Metallgebiete in Halbleiterbauelementen sowie Verfahren zu ihrer Herstellung |
-
2009
- 2009-02-17 JP JP2009034117A patent/JP5502339B2/ja not_active Expired - Fee Related
-
2010
- 2010-02-16 US US12/656,728 patent/US8390124B2/en not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010192605A5 (ja) | ||
JP5376186B2 (ja) | 誘電体薄膜素子、アンチヒューズ素子及び誘電体薄膜素子の製造方法 | |
JP2016197708A5 (ja) | 半導体装置 | |
JP5924461B1 (ja) | 複合電子部品 | |
WO2006098820A3 (en) | Method of forming a semiconductor device having a diffusion barrier stack and structure thereof | |
TW200826278A (en) | Capacitor structure for integrated circuit | |
CN102915993A (zh) | 具有传感器的集成电路和制造这种集成电路的方法 | |
US9065035B2 (en) | Cell design for embedded thermally-assisted MRAM | |
WO2012012569A3 (en) | Multi-sensor integrated circuit device | |
JP2005525000A5 (ja) | ||
JP2008205119A5 (ja) | ||
JP2012004505A5 (ja) | ||
JP2009010114A (ja) | 誘電体薄膜キャパシタ | |
TW200715525A (en) | Semiconductor integrated circuit device and method for manufacturing same | |
JP2005311299A5 (ja) | ||
JP2006319174A5 (ja) | ||
JP2010118637A5 (ja) | 半導体装置 | |
JP2012023357A5 (ja) | 光電変換装置 | |
JP2005197602A5 (ja) | ||
JP2010140972A5 (ja) | ||
JP2003258107A5 (ja) | ||
CN100479162C (zh) | 半导体元件及其制造方法 | |
JP2005159326A5 (ja) | ||
JP6099591B2 (ja) | 半導体装置、および半導体装置の製造方法 | |
CN101276816A (zh) | 半导体装置及其制造方法 |