JP2010191444A - 表示装置 - Google Patents
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Abstract
【解決手段】複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、m個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、m個のサブピクセルに階調電圧を書き込む書込期間をTとしたとき、前記書込期間T内に、前記映像線駆動回路から出力されるm個の時系列の信号を時分割して、前記複数の映像線の中のm個の映像線に順次供給する第1から第mまでのm個のスイッチとを備え、最後にオンになるスイッチが前記第mのスイッチであり、前記書込期間Tの開始から前記第1から第mまでのスイッチがオンされるまでの期間を、それぞれTs1,..,Ts(m−1),Tsmとするとき、T−Tsm>T/mを満足する。
【選択図】図2
Description
一方、液晶表示パネルを駆動するドレインドライバ(映像線駆動回路とも呼ばれる)の出力と液晶表示パネルの映像線(または、ドレイン線とも呼ばれる)とは、通常、1対1の対応関係にある。すなわち、ドレインドライバの各出力はそのまま対応する映像線に与えられる。
これに対して、ドレインドライバの小型化を図るために、ドレインドライバの出力ピン(出力端子)の数の削減を可能とする液晶表示パネルの駆動方法として、いわゆる時分割駆動法が知られている(下記、特許文献1参照)。
この時分割駆動法は、複数本の映像線を1単位(ブロック)とし、この1分割ブロック内の複数本の映像線に与える信号を時系列でドレインドライバから出力する一方、液晶表示パネルには複数本の映像線を1単位として時分割スイッチを設け、これら時分割スイッチにてドレインドライバから出力される時系列の信号を時分割して複数本の映像線に順次与える駆動方法である。
ポリシリコン型の液晶表示モジュールでは、薄膜トランジスタ(TFT)の半導体層にアモルファスシリコンを用いたものに比して、液晶表示パネルを高精細化できるという特徴がある。
この高精細化を行うにあたり、当然ながらサブピクセルピッチが狭くなり、各サブピクセルへの階調電圧を供給する映像線の本数も増大し、配線引き回しが困難となる。
それを解決するため、図7に示す表示装置では、液晶表示パネル内のスイッチング素子(SW1〜SW3)により、ドレインドライバから出力される階調電圧を、液晶表示パネル内で3本の映像線(R、G、Bの各映像線)に分配し時分割駆動している。
なお、図7において、20は、ΦRの映像線選択パルスが供給される信号線、21は、ΦGの映像線選択パルスが供給される信号線、22は、ΦBの映像線選択パルスが供給される信号線、30は、ドレインドライバ100からの階調電圧が供給される信号線、31R、31G、31Bは、赤(R)、緑(G)、青(B)の各映像線である。
ここで、スイッチング素子(SW1〜SW3)は、半導体層にポリシリコンを用いた薄膜トランジスタで構成される。
この時分割駆動方法では、書き込み期間(T)が開始してからそれぞれの映像線31R、31G、31Bに階調電圧の書き込みが開始されるタイミングが異なる。例えば、赤(R)、緑(G)、青(B)の順に時分割で映像線31R、31G、31Bに階調電圧を供給する場合を考えると、最後に階調電圧が書き込まれる映像線31Bに接続されたサブピクセルは、映像線31Bからサブピクセルに階調電圧を書き込むための時間が他の映像線31R、31Gに接続されたサブピクセルよりも短い。
そして、通常の時分割駆動方法では、サブピクセルに階調電圧を書き込む書込期間(T)を3等分割しているため、サブピクセルへの階調電圧の書き込みのための期間は赤(R)はTの期間、緑(G)は2T/3の期間だけ確保できるのに対し、青はT/3の期間しか書き込みのための期間を確保できない。
そして、画素が高精細化されて、1フレーム期間内に表示すべき行数が増えると、1水平走査期間がそれに反比例して短くなるので、前述した書込期間(T)も短くなる。その結果、時分割によって最後に階調電圧が書き込まれる映像線に接続されたサブピクセルは、階調電圧の書き込み時間が不足する場合が生じる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、時分割駆動を用いる表示装置において、表示領域がより高精細化された場合であっても、各サブピクセルに対する階調電圧の書き込み時間を十分に確保することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
前述の目的を達成するために、本発明の表示装置は、複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、mを2以上の整数とするとき、m個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、m個のサブピクセルに階調電圧を書き込む書込期間内に、前記映像線駆動回路から出力されるm個の時系列の信号を時分割して、前記複数の映像線の中のm個の映像線に順次供給する第1から第mまでのm個のスイッチとを備え、最後にオンになるスイッチが前記第mのスイッチであり、前記各スイッチがオンとなる期間を、それぞれT1,..,T(m−1),Tmとするとき、T1,..,T(m−1)<Tmを満足することを特徴とする。
また、前述の目的を達成するために、本発明の表示装置は、複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、mを2以上の整数とするとき、m個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、m個のサブピクセルに階調電圧を書き込む書込期間をTとしたとき、前記書込期間T内に、前記映像線駆動回路から出力されるm個の時系列の信号を時分割して、前記複数の映像線の中のm個の映像線に順次供給する第1から第mまでのm個のスイッチとを備え、最後にオンになるスイッチが前記第mのスイッチであり、前記書込期間Tの開始から前記第1から第mまでのスイッチがオンされるまでの期間を、それぞれTs1,..,Ts(m−1),Tsmとするとき、T−Tsm>T/mを満足することを特徴とする。
本発明によれば、時分割駆動を用いる表示装置において、表示領域がより高精細化された場合であっても、各サブピクセルに対する階調電圧の書き込み時間を十分に確保することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図1は、本発明の実施例1の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、薄膜トランジスタ(TFT)の半導体層にポリシリコンを用いたポリシリコン型の液晶表示モジュールである。
本実施例の液晶表示モジュールは、ドレインドライバ(映像線駆動回路)100と、電源回路200と、ゲート走査回路300と、ドレイン線選択スイッチング回路400と、表示部500とを有する。
ドレイン線選択スイッチング回路400は、図7に示す回路を複数個有する。
表示部500は、マトリクス状に配置される複数(例えば、240×320×3)個のサブピクセル、各サブピクセルに映像信号電圧を供給する映像線(ドレイン線ともいう)Dと、各サブピクセルに走査信号電圧を供給する走査線(ゲート線ともいう)Gとを有する。
各サブピクセルは、薄膜トランジスタで構成される画素トランジスタ(GTFT)を備え、画素トランジスタ(GTFT)は、映像線(D)と画素電極(ITO1)との間に接続され、かつ、ゲートは走査線(G)に接続される。
画素電極(ITO1)とコモン電極(ITO2)との間には、液晶が封入されるので、画素電極(ITO1)とコモン電極(ITO2)との間には、画素容量(LC)が等価的に接続される。また、画素電極(ITO1)とストレージ電極(ITO3)との間には、蓄積容量(Cst)も接続される。
なお、図7に示すように、コモン電極(ITO2)には、Vcomの共通電圧が、ストレージ電極(ITO3)には、Vcstの電圧が印加される。
ドレインドライバ100と、電源回路200とは、それぞれ半導体チップで構成されている。この半導体チップは、表示部500が形成される絶縁基板上に、例えば、COG(chip on glass)方式で実装される。
但し、これに限らず、半導体チップの少なくとも一方を、フレキシブル配線基板600上に実装してもよい。また、ドレインドライバ100と電源回路200を1つの半導体チップにまとめてもよい。
ゲート走査回路300と、ドレイン線選択スイッチング回路400とは、半導体層にポリシリコンを用いた薄膜トランジスタで構成され、各サブピクセルの画素トランジスタ(GTFT)とともに、同じ基板上に一体に形成される。
本実施例では、ドレインドライバ100に、外部から表示データ、表示制御信号等が入力され、ドレインドライバ100は、液晶表示モジュールを駆動するための階調電圧110、タイミングパルスを生成する。
このタイミングパルスの中のゲート駆動パルス310、ドレイン線選択パルス410は、電源回路200で電圧レベルが変換され、それぞれゲート走査回路300、および、ドレイン線選択スイッチング回路400に入力される。
ゲート走査回路300は、ゲート駆動パルス310に基づき、順次走査線(G)にゲート選択信号を出力する。
ドレイン線選択スイッチング回路400は、ドレイン線選択パルス410に基づき、順次走査線(G)にゲート選択信号が印加されている期間内に、ドレインドライバ100から出力される階調電圧を、時分割で、赤(R)、緑(G)、青(B)の各映像線(D)に分配する。
ゲート走査回路300から順次走査線(G)にゲート選択信号が出力され、画素トランジスタ(GTFT)のゲートに印加されることにより、1表示ライン分の画素トランジスタ(GTFT)が順次オンとなる。
画素トランジスタ(GTFT)がオン状態の時に、ドレインドライバ100から階調電圧がドレイン線選択スイッチング回路400を介して映像線(D)に印加されると、画素トランジスタ(GTFT)を通して画素電極(ITO1)に階調電圧が印加され、画素容量(LC)および蓄積容量(Cst)に階調電圧が書き込まれる。
このようにして、画素容量(LC)および蓄積容量(Cst)に書きこまれた階調電圧に応じて表示が実現される。
本実施例では、この液晶層に交流電圧を印加する駆動方法として、コモン反転法を採用している。
コモン反転法とは、コモン電極(ITO2)に印加されるコモン電圧(Vcom)を、所定の期間ごとに高電位側のコモン電圧(VcomH)と低電位側のコモン電圧(VcomL)の2種類の間で切替え、そして、コモン電極(ITO2)に低電位側のコモン電圧(VcomL)が印加されている場合には、それよりも高電位の階調電圧を画素電極(ITO1)に印加し、また、コモン電極(ITO2)に高電位側のコモン電圧(VcomH)が印加されている場合には、それよりも低電位の階調電圧を画素電極(ITO1)に印加する駆動方法である。
但し、本発明は、コモン反転法に限らず、ライン反転法やカラム反転法やドット反転法など、他の駆動方法を適用してもかまわない。
この図8、および後述する図2、図3において、VGは、ゲート走査回路300から順次走査線(G)に出力される電圧を示す。この図8において、Highレベル(以下、単に、Hレベルという)となっている期間(T)がゲート選択信号を示し、サブピクセルに階調電圧を書き込む書込期間(以下、ゲート選択期間という)を表している。
また、ΦR、ΦG、ΦBは、それぞれ図7に示すスイッチング素子(SW1〜SW3)のゲート電極に印加される映像線選択パルスを示し、T1,T2,T3は、それぞれΦR、ΦG、ΦBの映像線選択パルスがHレベルとなる期間を表している。
また、VdR、VdG、VdBは、それぞれ図7に示すスイッチング素子(SW1〜SW3)がオンとなったときの各映像線(D)の電圧変化を示す。また、TdR、TdG、TdBは、各映像線(D)に階調電圧が書き込まれる映像線書込期間を示す。なお、VdR、VdG、VdBは、階調電圧が正電圧側に変化する場合を図示している。
さらに、VpixR、VpixG、VpixBは、それぞれ図7に示すスイッチング素子(SW1〜SW3)がオンとなったときの、各サブピクセルの電圧変化を示す。また、TpixR、TpixG、TpixBは、各サブピクセルに階調電圧が書き込まれるサブピクセル書込期間を示す。
ΦR、ΦG、ΦBの映像線選択パルスがオンとなると、図8に示すように、VdR、VdG、VdBの電圧は、それぞれ同じ時間で立ち上がるが、このVdR、VdG、VdBの電圧は、画素トランジスタ(GTFT)のオン抵抗を介して、サブピクセルの画素容量(LC)および蓄積容量(Cst)に書き込まれる。
そして、画素トランジスタ(GTFT)のオン抵抗が大きい場合には、VdR、VdG、VdBを、サブピクセルの画素容量(LC)および蓄積容量(Cst)に書き込むために長い時間が必要となる。
しかしながら、図8に示すように、青(B)のサブピクセルは、階調電圧を書き込むためのサブピクセル書込期間(TpixB)が、赤(R)、緑(G)のサブピクセルに階調電圧を書き込むためのサブピクセル書込期間(TpixR,TpixG)よりも短い。
そのため、場合によっては、VdBを、サブピクセルに階調電圧として書き込むための期間が不足し、例えば、図8のAに示すように、階調電圧の書込不足が生じ、液晶表示パネルに表示される画像の表示品質が損なわれる。
この現象は、液晶表示パネルがより高精細化されると顕著になる。
図2に示すように、本実施例では、ΦR、ΦG、ΦBの映像線選択パルスがオンとなる期間を均一ではなく、不均一にしたものである。別の見方をすれば、時分割の開始タイミングを等分割ではなく、不等分割としたものである。
この図2では、T1=T2<T3となっており、T1、T2、T3、Tの期間の関係は、T1=T2=0.111×T、T3=0.639×Tとなっている。即ち、最後にオンとなるスイッチにおいて、T3の期間は、T/3よりも長くされる。T3の期間は、T/2以上であることが望ましい。
ΦR、ΦG、ΦBの映像線選択パルスがオンとなると、図2に示すように、VdR、VdG、VdBの電圧は、それぞれ同じ時間で立ち上がり、VdR、VdG、VdBの電圧は、画素トランジスタ(GTFT)のオン抵抗を介して、サブピクセルの画素容量(LC)および蓄積容量(Cst)に書き込まれる。
このとき、3個のサブピクセルに階調電圧を書き込む書込期間(ゲート選択期間T)の開始からスイッチング素子SW1、SW2、SW3がオンされるまでの期間をそれぞれTs1、Ts2、Ts3としたとき、最後にオンになるスイッチング素子SW3では、図2に示す場合の方が、図8に示す場合よりもTs3が小さい。即ち、従来に比べ、本実施例の方がスイッチング素子SW3がオンとされるタイミングが早い。これによって、VdBの電圧を、青(B)のサブピクセルに書き込むためのサブピクセル書込期間(TpixB)が、図8に示す場合よりも長くなるので、サブピクセルに対する階調電圧の書込時間を十分に確保することができる。
そのため、本実施例では、液晶表示パネルがより高精細化されても、液晶表示パネルに表示される画像の表示品質を保つことができる。
また、前述の説明では、T1=T2<T3の場合について説明したが、T1、T2、T3の関係は、T1<T2<T3であってもよい。また、T2<T1<T3であってもよい。
本実施例では時分割数が3の場合で説明したが、本発明は、時分割数がm(mは2以上の整数)の場合にも拡張できる。
m個のサブピクセルに階調電圧を書き込む書込期間(ゲート選択期間T)内に、映像線駆動回路から出力されるm個の時系列の信号を時分割して、複数の映像線の中のm個の映像線に順次供給する第1から第mまでのm個のスイッチを備え、最後にオンになるスイッチが第mのスイッチであると仮定する。この場合、各スイッチがオンとなる期間を、それぞれT1,..,T(m−1),Tmとするとき、T1,..,T(m−1)<Tmを満足すればよい。この場合、Tm>T/mであることが望ましい。また、Tm≧T/2であることがさらに望ましい。
別の観点でとらえると、次のようになる。m個のサブピクセルに階調電圧を書き込む書込期間(ゲート選択期間)をTとしたとき、書込期間T内に、映像線駆動回路から出力されるm個の時系列の信号を時分割して、複数の映像線の中のm個の映像線に順次供給する第1から第mまでのm個のスイッチを備え、最後にオンになるスイッチが第mのスイッチであると仮定する。この場合、書込期間Tの開始から前記第1から第mまでのスイッチがオンされるまでの期間を、それぞれTs1,..,Ts(m−1),Tsmとするとき、T−Tsm>T/mを満足すればよい。この場合、T−Tsm>T/mであることが望ましい。また、T−Tsm≧T/2であることがさらに望ましい。
前述の実施例1では、ΦR、ΦG、ΦBの映像線選択パルスがオンとなる期間を均一ではなく、不均一にしている。具体的には、T1=T2<T3としている。
そのため、場合によっては、SW1、SW2のスイッチング素子がオンとなったときに、各映像線(D)に階調電圧が書き込まれる映像線書込期間(TdR,TdG)が不足する場合が想定される。
本実施例は、このような場合に対処するための実施例である。
図3は、本実施例の時分割駆動方法を説明するための図である。
図3に示すように、本実施例では、ΦR、ΦG、ΦBの映像線選択パルスがオンとなる期間を均一ではなく、不均一にした上で、ΦR、ΦGの映像線選択パルスがオンとなるときの電圧値(VG1,VG2)を、ΦBの映像線選択パルスがオンとなるときの電圧値(VG3)よりも高くして、スイッチング素子(SW1,SW2)を構成する薄膜トランジスタのオン抵抗を低くしたものである。
即ち、VG1=VG2>VG3としたものである。ここで、図3では、VG1=VG2=12V、VG3=10Vとなっている。
これにより、映像線書込期間(TdR,TdG)が不足するのを防止することができる。
なお、前述の説明では、SW1〜SW3のスイッチング素子が、n型の薄膜トランジスタであるため、ΦR、ΦGの映像線選択パルスがオンとなるときの電圧値(VG1,VG2)を、ΦBの映像線選択パルスがオンとなるときの電圧値(VG3)よりも高くしたが、SW1〜SW3のスイッチング素子が、p型の薄膜トランジスタの場合は、ΦR、ΦGの映像線選択パルスがオンとなるときの電圧値(VG1,VG2)を、ΦBの映像線選択パルスがオンとなるときの電圧値(VG3)よりも低くする必要がある(0Vでオフと仮定した場合)。
このことを考慮すると、本実施例においては、SW1〜SW3のスイッチング素子をオフさせるときにゲート電極に印加する制御電圧と、SW1〜SW3のスイッチング素子をオンさせるときにゲート電極に印加する制御電圧との間の電位差をVG1、VG2、VG3とし、VG1、VG2、VG3の絶対値を、それぞれ、|VG1|、|VG2|、|VG3|とすると、|VG1|=|VG2|>|VG3|を満足すればよい。
さらに、T1、T2、T3の関係が、T1<T2<T3の場合には、|VG1|、|VG2|、|VG3|の関係は、|VG1|>|VG2|>|VG3|としてもよい。
なお、これをm分割に拡張すると、|VG1|,..,|VG(m−1)|>|VGm|となる。
本実施例も、前述の実施例2と同様、SW1、SW2のスイッチング素子がオンとなったときに、各映像線(D)に階調電圧が書き込まれる映像線書込期間(TdR,TdG)が不足する場合に対処するための実施例である。
本実施例では、SW1、SW2のスイッチング素子を構成する薄膜トランジスタのオン電流値を、SW3のスイッチング素子を構成する薄膜トランジスタのオン電流値よりも大きくなるようにしたものである。
ΦR、ΦG、ΦBの映像線選択パルスがオンとなると、VdR、VdG、VdBの電圧はそれぞれ立ち上がるが、本実施例では、SW1、SW2のスイッチング素子を構成する薄膜トランジスタのオン電流値が、SW3のスイッチング素子を構成する薄膜トランジスタのオン電流値よりも大きくされているので、図3のBと同様、VdR、VdGの電圧は、VdBの電圧に比して速やかに立ち上がる。
これにより、映像線書込期間(TdR,TdG)が不足するのを防止することができる。
SW1、SW2のスイッチング素子を構成する薄膜トランジスタのオン電流値を、SW3のスイッチング素子を構成する薄膜トランジスタのオン電流値よりも大きくするためには、以下の方法がある。
(1)SW1、SW2のスイッチング素子を構成する薄膜トランジスタのゲート幅(W1,W2)を、SW3のスイッチング素子を構成する薄膜トランジスタのゲート幅(W3)よりも広くする。即ち、W1=W2>W3、あるいは、W1>W2>W3とする。あるいは、W2>W1>W3であってもよい。
(2)SW1、SW2のスイッチング素子を構成する薄膜トランジスタのゲート長(L1,L2)を、SW3のスイッチング素子(SW3)を構成する薄膜トランジスタのゲート長(L3)よりも短くする。即ち、L1=L2<L3、あるいは、L1<L2<L3とする。あるいは、L2<L1<L3であってもよい。
なお、(1)、(2)をm分割に拡張すると、W1,..,W(m−1)>Wm、あるいは、L1,..,L(m−1)<Lmとなる。
この図4では、SW1のスイッチング素子を構成する薄膜トランジスタのゲート幅(W1)とゲート長(L1)の比(W1/L1)が250/3、SW2のスイッチング素子を構成する薄膜トランジスタのゲート幅(W2)とゲート長(L2)の比(W2/L2)が200/4、SW3のスイッチング素子を構成する薄膜トランジスタのゲート幅(W3)とゲート長(L3)の比(W3/L3)が185/4とされている。
図5に、スイッチング素子(SW1〜SW3)を構成する薄膜トランジスタのゲート幅(W1〜W3)を、W1>W2>W3としたときの、レイアウト例を示す。
図4、図5において、10は、SW1のスイッチング素子を構成する薄膜トランジスタ、11は、SW2のスイッチング素子を構成する薄膜トランジスタ、12は、SW3のスイッチング素子を構成する薄膜トランジスタ、20は、ΦRの映像線選択パルスが供給される信号線、21は、ΦGの映像線選択パルスが供給される信号線、22は、ΦBの映像線選択パルスが供給される信号線、30は、ドレインドライバ100からの階調電圧が供給される信号線、31R、31G、31Bは、赤(R)、緑(G)、青(B)の各映像線である。
本実施例も、前述の実施例2と同様、SW1、SW2のスイッチング素子がオンとなったときに、各映像線(D)に階調電圧が書き込まれる映像線書込期間(TdR,TdG)が不足する場合に対処するための実施例である。
本実施例では、SW1、SW2のスイッチング素子から見た映像線(D)のインピーダンス(Z1,Z2)(あるいは、負荷容量)を、SW3のスイッチング素子から見た映像線(D)のインピーダンス(Z3)よりも小さくしたものである。
なお、これをm分割に拡張すると、Z1,..,Z(m−1)<Zmとなる。
ΦR、ΦG、ΦBの映像線選択パルスがオンとなると、VdR、VdG、VdBの電圧はそれぞれ立ち上がるが、本実施例では、SW1、SW2のスイッチング素子から見た映像線(D)のインピーダンス(Z1,Z2)が、SW3のスイッチング素子から見た映像線(D)のインピーダンス(Z3)よりも小さくされているので、図3のBと同様、VdR、VdGの電圧は、VdBの電圧に比して速やかに立ち上がる。
これにより、映像線書込期間(TdR,TdG)が不足するのを防止することができる。
SW1、SW2のスイッチング素子から見た映像線(D)のインピーダンス(Z1,Z2)を、SW1、SW2のスイッチング素子から見た映像線(D)のインピーダンス(Z3)よりも小さくするためには、以下の方法がある。
(1)SW1、SW2のスイッチング素子に接続される映像線(D)の抵抗値を、SW3のスイッチング素子に接続される映像線(D)の抵抗値よりも小さくする。
図6では、SW1、SW2のスイッチング素子に接続される映像線(31R,31G)の断面積を、SW3のスイッチング素子に接続される映像線(31B)の断面積よりも大きくして、SW1、SW2のスイッチング素子に接続される映像線(31R,31G)の抵抗値を、SW3のスイッチング素子に接続される映像線(31B)の抵抗値よりも小さくしている。
なお、本実施例は、前述の実施例2、3に適用することもでき、この場合には、映像線書込期間(TdR,TdG)が不足するのをより効果的に防止することが可能となる。
また、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、有機EL素子を用いるEL表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
20,21,22,30 信号線
31R,31G,31B,D 映像線(または、ドレイン線)
100 ドレインドライバ(映像線駆動回路)
200 電源回路
300 ゲート走査回路
400 ドレイン線選択スイッチング回路
500 表示部
G 走査線(または、ゲート線)
GTFT 画素トランジスタ
ITO1 画素電極
ITO2 コモン電極
ITO3 ストレージ電極
LC 画素容量
Cst 蓄積容量
SW1,SW2,SW3 スイッチング素子
Claims (10)
- 複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、
mを2以上の整数とするとき、m個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、
m個のサブピクセルに階調電圧を書き込む書込期間をTとしたとき、前記書込期間T内に、前記映像線駆動回路から出力されるm個の時系列の信号を時分割して、前記複数の映像線の中のm個の映像線に順次供給する第1から第mまでのm個のスイッチとを備え、
最後にオンになるスイッチが前記第mのスイッチであり、
前記書込期間Tの開始から前記第1から第mまでのスイッチがオンされるまでの期間を、それぞれTs1,..,Ts(m−1),Tsmとするとき、T−Tsm>T/mを満足することを特徴とする表示装置。 - T−Tsm≧T/2を満足することを特徴とする請求項1に記載の表示装置。
- 前記m個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子をオフさせるときに印加する制御電圧とオンさせるときに印加する制御電圧との間の電位差を、それぞれVG1,..,VG(m−1),VGmとするとき、|VG1|,..,|VG(m−1)|>|VGm|を満足することを特徴とする請求項1または請求項2に記載の表示装置。 - 前記m個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子の制御電極の電極幅を、それぞれW1,..,W(m−1),Wmとするとき、W1,..,W(m−1)>Wmを満足することを特徴とする請求項1ないし請求項3のいずれか1項に記載の表示装置。 - 前記m個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子の制御電極の電極長を、それぞれL1,..,L(m−1),Lmとするとき、L1,..,L(m−1)<Lmを満足することを特徴とする請求項1ないし請求項4のいずれか1項に記載の表示装置。 - 前記各スイッチに接続される映像線の、前記各スイッチから見たインピーダンスを、それぞれZ1,..,Z(m−1),Zmとするとき、Z1,..,Z(m−1)<Zmを満足することを特徴とする請求項1ないし請求項5のいずれか1項に記載の表示装置。
- 前記m個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子は、前記表示部が形成される基板上に、薄膜トランジスタを用いて一体に形成されることを特徴とする請求項1ないし請求項6のいずれか1項に記載の表示装置。 - 前記映像線駆動回路は、半導体チップで構成されることを特徴とする請求項1ないし請求項7のいずれか1項に記載の表示装置。
- 前記映像線駆動回路は、前記各スイッチがオンとなる期間に合わせて、前記時系列の階調電圧を出力することを特徴とする請求項1ないし請求項8のいずれか1項に記載の表示装置。
- m=3であり、
前記m個のスイッチに接続される映像線は、R(赤),G(緑),B(青)のサブピクセルに階調電圧を供給する映像線であることを特徴とする請求項1ないし請求項9のいずれか1項に記載の表示装置。
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