JP2010154123A - スイッチトキャパシタ回路を含む装置 - Google Patents

Abstract

【課題】スイッチトキャパシタ回路の各接続状態におけるセトリング時間の相違に応じたクロック（スイッチのオン／オフ信号）を生成することを可能とすること。
【解決手段】本発明による装置１は、第１及び第２のスイッチのオン／オフ切替により第１及び第２の接続状態を形成するスイッチトキャパシタ回路２０と、クロック信号に基づいて、前記スイッチトキャパシタ回路の前記第１及び第２のスイッチのそれぞれ用に、互いにオーバラップしない第１及び第２のオン／オフ信号を生成するノンオーバーラップクロック発生器１０とを備え、前記ノンオーバーラップクロック発生器は、前記第１及び第２のオン／オフ信号が互いに異なる第１及び第２のデューティを有するように、前記第１及び第２のオン／オフ信号を生成することを特徴とする。
【選択図】図６

Description

本発明は、スイッチトキャパシタ回路を含む装置に関する。

従来から、キャパシタ、オペアンプ及び複数のスイッチを備え、当該複数のスイッチを切り替えることによりキャパシタに入力電圧をサンプリング若しくはホールドするスイッチトキャパシタ回路の技術は知られている（例えば、特許文献１参照）。この特許文献１には、複数個の駆動段を設けることにより、大きな負荷に対して所定の基準電圧と良好なセトリング特性を得ることが容易とした基準電圧発生回路の構成が開示されている。
特開２００１−６３８４号公報

ところで、スイッチトキャパシタ回路におけるスイッチの切替速度（スイッチング速度）はスイッチトキャパシタ回路の各接続状態におけるセトリング時間により制限される。このセトリング時間を決めるのは各接続状態での回路の時定数であり、時定数が大きいほどセトリング時間が長くなる関係となる。

しかしながら、従来ではスイッチトキャパシタ回路のスイッチングに用いるノンオーバーラップクロック発生器（図１参照）は、図２に示すように、デューティ比５０％のクロックを生成する。従って、このクロックは、時定数の最も大きい接続状態に合わせて生成されることになる。このため、時定数の最も大きい接続状態に合わせて生成されるクロックが、時定数の小さい接続状態にも適用され、時定数の小さい接続状態においてスイッチ速度が制限されるという問題があった。即ち、最大の時定数以外の接続状態においては、最大の時定数に合わせたセトリング時間でセトリングされるため、セトリング時間に余裕があるにもかかわらず、スイッチ速度が制限されるという問題があった。

そこで、本発明は、スイッチトキャパシタ回路の各接続状態におけるセトリング時間の相違に応じたクロック（オン／オフ信号）を生成することを可能とすることを目的とする。

本発明の一局面によれば、第１及び第２のスイッチのオン／オフ切替により第１及び第２の接続状態を形成するスイッチトキャパシタ回路と、
クロック信号に基づいて、前記スイッチトキャパシタ回路の前記第１及び第２のスイッチのそれぞれ用に、互いにオーバラップしない第１及び第２のオン／オフ信号を生成するノンオーバーラップクロック発生器とを備え、
前記ノンオーバーラップクロック発生器は、互いに異なる第１及び第２のデューティを有する前記第１及び第２のオン／オフ信号を生成することを特徴とする装置が提供される。

本発明によれば、スイッチトキャパシタ回路の各接続状態におけるセトリング時間の相違に応じたクロック（スイッチのオン／オフ信号）を生成することを可能とする装置が得られる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

図３は、本発明による装置１の全体構成を示す図である。装置１は、ノンオーバーラップクロック発生器１０と、スイッチトキャパシタ回路２０とを備える。ノンオーバーラップクロック発生器１０には、一定の周期で同期間のＨｉ状態とＬｏｗ状態とを繰り返すクロックＣＬＫＩが外部から入力される。

スイッチトキャパシタ回路２０は、キャパシタ、オペアンプ及び複数のスイッチを備え、本実施例のノンオーバーラップクロック発生器１０からの出力信号ＣＬＫＯ＿Ｐ、ＣＬＫＯ＿Ｎによりスイッチの切替が行われる。尚、スイッチトキャパシタ回路２０は、入力信号の増幅、加減算、積分等を行う任意の構成であってよい。スイッチトキャパシタ回路２０は、スイッチの切替状態の相違に応じて形成される接続状態であって、回路の時定数（セトリング時間）が異なる互いに異なる少なくとも２つの接続状態を有するものであればよい。尚、セトリング時間のセトリング（Settling）とは「収束する」との意味である。

図４は、装置１に組み込まれる本実施例のノンオーバーラップクロック発生器１０の回路構成を示す図である。

ノンオーバーラップクロック発生器１０は、クロックＣＬＫＩに基づいて、出力信号ＣＬＫＯ＿Ｐ、ＣＬＫＯ＿Ｎが互いにオーバラップしない態様で（即ち、同時にＨｉになる瞬間を形成しない態様で）、スイッチトキャパシタ回路２０のスイッチ切り替え用の出力信号ＣＬＫＯ＿Ｐ、ＣＬＫＯ＿Ｎを生成する。

ノンオーバーラップクロック発生器１０は、図１に示した従来のノンオーバーラップクロック発生器に対して遅延回路１７が追加されている点が主に異なる。具体的には、ノンオーバーラップクロック発生器１０は、フリップフロップを構成する態様で接続された２つのＮＯＲ回路１４，１６を備え、ＮＯＲ回路１６の入力端子には、クロックＣＬＫＩが直接入力されると共に、ＮＯＲ回路１４の入力端子には、クロックＣＬＫＩがインバータ１２及び遅延回路１７を介して入力される。

遅延回路１７は、クロックＣＬＫＩの反転信号の立ち上がりに遅延を発生させる一方、クロックＣＬＫＩの反転信号の立ち下がりに遅延を発生させないように構成される。図４に示す例では、遅延回路１７は、遅延素子１８とスイッチ１９とからなる。スイッチ１９は、クロックＣＬＫＩの反転信号の立ち上がり時に遅延素子１８を機能させ（図４に示す状態にし）且つクロックＣＬＫＩの反転信号の立ち下がり時に遅延素子１８を遮断する（即ちインバータ１２の出力を直接ＮＯＲ回路１４の入力端子に接続する）ように、オン・オフ動作される。

図５は、図４に示す遅延回路１７の具体例を組み込んだ本実施例のノンオーバーラップクロック発生器１０の回路構成を示す図である。

図５に示す例では、遅延回路１７は、遅延素子１８としてのキャパシタと、スイッチ１９を構成する２つのスイッチ１９ａ，１９ｂとからなる。スイッチ１９ａは、クロックＣＬＫＩの反転信号によりオン・オフされる。スイッチ１９ｂは、クロックＣＬＫＩによりオン・オフされる。キャパシタの一端は、スイッチ１９ａを介してインバータ１２とＮＯＲ回路１４の入力端子の間に接続され、キャパシタの他端は、グランドに接続される。スイッチ１９ｂは、キャパシタの両端子間に設けられる。

図６は、図５に示した本実施例のノンオーバーラップクロック発生器１０のタイミングチャートを示す図である。図６には、対照例として遅延回路１７の無い場合の波形（即ち図２に示した波形）が点線にて示されている。また、図６には、各信号に対する閾値（ＨｉとＬｏｗが切り替る閾値）が一点鎖線で示されている。

クロックＣＬＫＩの立ち下がり時（反転信号ＣＬＫＢの立ち上がり時）は、図５に示したように、スイッチ１９ａがオン状態となりスイッチ１９ｂがオフ状態となり、遅延素子１８としてのキャパシタが働く。これにより、図６の反転信号ＣＬＫＢの波形が示すように、反転信号ＣＬＫＢの立ち上がりに遅延が発生する（対数関数的に立ち上がる）。次いで、クロックＣＬＫＩの立ち上がり時（反転信号ＣＬＫＢの立ち下がり時）は、図５に示したように、スイッチ１９ａがオフ状態となりスイッチ１９ｂがオン状態となり、反転信号ＣＬＫＢが直接ＮＯＲ回路１４の入力端子に入力される。このとき、遅延素子１８（キャパシタ）の両端子間の電位差はスイッチ１９ｂのオンによりゼロに降下する。

クロックＣＬＫＩの立ち下がり時は、上述の如く反転信号ＣＬＫＢの立ち上がりに遅延が発生するので、ＮＯＲ回路１４の出力ＣＬＫＯ＿Ｐは、反転信号ＣＬＫＢの立ち上がりの遅延分に対応して、立ち下がりが遅れる。他方、クロックＣＬＫＩの立ち上がり時は、上述の如く反転信号ＣＬＫＢの立ち下がりに遅延が発生しないので、ＮＯＲ回路１４の出力ＣＬＫＯ＿Ｐは、遅延無く立ち上がる。従って、ＮＯＲ回路１４の出力ＣＬＫＯ＿Ｐは、図６に示すように、立ち下がりの遅延分に対応してデューティ比が大きくなり、時定数の大きい接続状態（即ちセトリング時間の長い接続状態）に適した信号となる。

同様に、クロックＣＬＫＩの立ち下がり時は、上述の如く反転信号ＣＬＫＢの立ち上がりに遅延が発生するので、ＮＯＲ回路１６の出力ＣＬＫＯ＿Ｎは、反転信号ＣＬＫＢの立ち上がりの遅延分に対応して、立ち上がりが遅れる（図６の記号Ａで示した矢印参照）。他方、クロックＣＬＫＩの立ち上がり時は、上述の如く反転信号ＣＬＫＢの立ち下がりに遅延が発生しないので、ＮＯＲ回路１６の出力ＣＬＫＯ＿Ｎは、遅延無く立ち下がる。従って、ＮＯＲ回路１４の出力ＣＬＫＯ＿Ｎは、図６に示すように、立ち上がりの遅延分に対応してデューティ比が小さくなり、時定数の小さい接続状態（即ちセトリング時間の短い接続状態）に適した信号となる。

このようにして本実施例のノンオーバーラップクロック発生器１０では、遅延素子１８（キャパシタ）を用いて遅延を発生させることによって、その出力ＣＬＫＯ＿Ｐ及びＣＬＫＯ＿Ｎをデューティ可変とすることができる。従って、デューティ比を各接続状態の時定数（又はセトリング時間）に合わせ、時定数が大きい時にはクロックの周期を長くし、時定数が小さいときにはクロックの周期を短くすることによりスイッチング速度の高速化を図ることが可能となる。

図７は、スイッチトキャパシタ回路２０の一例としてＳＣ（Switched Ｃapacitor）積分器を示す図である。図７（Ａ）は、ＳＣ積分器におけるサンプリング時の接続状態を示し、図７（Ｂ）は、ＳＣ積分器における積分時の接続状態を示す。

図示のスイッチトキャパシタ回路２０としてのＳＣ積分器は、オペアンプ２２と、４つのスイッチＳＷ１−ＳＷ４と、各種容量成分Ｃ_S，Ｃ_P，Ｃ_Ｆ，Ｃ_Loadとを備える。ＳＣ積分器は、図７（Ａ）に示すサンプリング時の接続状態と、図７（Ｂ）に示す積分時の接続状態とを互いにオーバラップしない態様で（即ちスイッチＳＷ１−ＳＷ４の全てが同時にオンする瞬間を形成しない態様で）、交互に形成することで、サンプリング時毎にＣｓに溜まる電荷を、積分時の接続状態でＣ_Ｆに引き渡す積分機能を実現する。

ここで、図７（Ａ）に示すサンプリング時の接続状態における回路の時定数τ_Sは、帰還率β_S及び実効負荷容量ＣＬ_Sを用いて以下の通り表せる。
τ_S＝ＣＬ_S／（β_S×ｇ_ｍ）
ここで、ｇ_ｍはオペアンプ２２の電流増幅率であり、帰還率β_S及び実効負荷容量ＣＬ_Sは、以下の通りである。
β_S＝Ｃ_Ｆ／（Ｃ_Ｆ＋Ｃ_P）
ＣＬ_S＝Ｃ_Load＋Ｃ_Ｆ×Ｃ_P／（Ｃ_Ｆ＋Ｃ_P）
他方、図７（Ｂ）に示す積分時の接続状態における回路の時定数τ_Iは、帰還率β_I及び実効負荷容量ＣＬ_Iを用いて以下の通り表せる。
τ_I＝ＣＬ_I／（β_I×ｇ_ｍ）
ここで、帰還率β_I及び実効負荷容量ＣＬ_Iは、以下の通りである。
β_I＝Ｃ_Ｆ／（Ｃ_Ｆ＋Ｃ_P＋Ｃ_S）
ＣＬ_I＝Ｃ_Load＋Ｃ_Ｆ×（Ｃ_P＋Ｃ_S）／（Ｃ_Ｆ＋Ｃ_P＋Ｃ_S）
このように、図示のＳＣ積分器では、一般的なスイッチトキャパシタ回路と同様、各接続状態により、帰還率及び実効負荷容量が変化することにより時定数τが変化するため、各接続状態におけるセトリング時間が変化する。従って、本実施例のノンオーバーラップクロック発生器１０を用いることで、ノンオーバーラップクロック発生器１０の出力のデューティ比を各接続状態の時定数τの比に合わせることによりスイッチング速度の高速化を達成することができる。例えば、図示のＳＣ積分器の場合、本実施例のノンオーバーラップクロック発生器１０のデューティ比を各接続状態の時定数τ_S、τ_Iの比（例えば、τ_S／（τ_I＋τ_S））に合わせることによって、図示のＳＣ積分器のスイッチング速度の高速化を達成することができる。より具体的には、図６に示すＣＬＫＯ＿Ｐを用いてＳＣ積分器のスイッチＳＷ１、ＳＷ３をオン・オフさせ、図６に示すＣＬＫＯ＿Ｎを用いてＳＣ積分器のスイッチＳＷ２、ＳＷ４をオン・オフさせる場合、ＣＬＫＯ＿Ｐのデューティ比が時定数τ_S、τ_Iの比τ_S／（τ_I＋τ_S）に合わせられてよい（それに伴いＣＬＫＯ＿Ｎのデューティ比が時定数τ_I、τ_Sの比τ_I／（τ_I＋τ_S）に合わせられる）。尚、かかるＣＬＫＯ＿Ｐのデューティ比（それに伴うＣＬＫＯ＿Ｎのデューティ比）の調整・設定は、遅延素子１８の遅延態様（典型的には、遅延素子１８としてのキャパシタの容量）を調整することで実現されてよい。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

例えば、上述した実施例では、２つの接続状態を備えるスイッチトキャパシタ回路２０が例示されているが、本発明は、他の数の接続状態（例えば４つの接続状態）を備えるスイッチトキャパシタ回路にも適用可能である。

上述した実施例のスイッチトキャパシタ回路２０を含む装置１は、例えばIC（半導体集積回路）内での信号処理用に好適であり、例えば車両搭載用に用いるなら、各種センサからの信号を処理し、アクチュエータを動作させるためのICに応用してもよい。

従来のノンオーバーラップクロック発生器の回路構成を示す図である。 図１の従来のノンオーバーラップクロック発生器のタイミングチャートを示す図である。 本発明による装置１の全体構成を示す図である。 装置１に組み込まれるノンオーバーラップクロック発生器１０の回路構成を示す図である。 図４に示す遅延回路１７の具体例を組み込んだ本実施例のノンオーバーラップクロック発生器１０の回路構成を示す図である。 本実施例のノンオーバーラップクロック発生器１０のタイミングチャートを示す図である。 スイッチトキャパシタ回路２０の一例としてＳＣ積分器を示す図である。

符号の説明

１ 装置
１０ ノンオーバーラップクロック発生器
１２ インバータ
１４ ＮＯＲ回路
１６ ＮＯＲ回路
１７ 遅延回路
１８ 遅延素子
１９ スイッチ
２０ スイッチトキャパシタ回路
２２ オペアンプ

Claims (4)

1. 第１及び第２のスイッチのオン／オフ切替により第１及び第２の接続状態を形成するスイッチトキャパシタ回路と、
   クロック信号に基づいて、前記スイッチトキャパシタ回路の前記第１及び第２のスイッチのそれぞれ用に、互いにオーバラップしない第１及び第２のオン／オフ信号を生成するノンオーバーラップクロック発生器とを備え、
   前記ノンオーバーラップクロック発生器は、互いに異なる第１及び第２のデューティを有する前記第１及び第２のオン／オフ信号を生成することを特徴とする、装置。
2. 前記第１及び第２のデューティは、前記第１及び第２の接続状態のそれぞれにおけるセトリング時間に応じて設定される、請求項１に記載の装置。
3. 前記第１及び第２のデューティは、前記第１及び第２の接続状態のそれぞれでの回路の時定数に応じて設定される、請求項２に記載の装置。
4. 前記ノンオーバーラップクロック発生器は、遅延素子を備えることにより、前記第１及び第２のデューティ間の相違を形成する、請求項１に記載の装置。

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