JP2010109212A - 半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置 - Google Patents

半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置 Download PDF

Info

Publication number
JP2010109212A
JP2010109212A JP2008280811A JP2008280811A JP2010109212A JP 2010109212 A JP2010109212 A JP 2010109212A JP 2008280811 A JP2008280811 A JP 2008280811A JP 2008280811 A JP2008280811 A JP 2008280811A JP 2010109212 A JP2010109212 A JP 2010109212A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor element
semiconductor
layer
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008280811A
Other languages
English (en)
Inventor
Hiroyuki Okita
裕之 沖田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2008280811A priority Critical patent/JP2010109212A/ja
Publication of JP2010109212A publication Critical patent/JP2010109212A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 接触抵抗を小さく抑えた状態で対向電極間をつなぐように配置することが容易で、しかも、電極間ギャップ長に比べてチャネル長を短縮することのできる半導体素子及びその製造方法、その半導体素子を配置した電界効果トランジスタ及びその製造方法、並びにその半導体素子を配置した半導体装置を提供すること。
【解決手段】 半導体材料からなる半導体部１と、磁性導体材料からなり、半導体部１の両側に連結する第１の電極部２および第２の電極部３とで、細長い棒状の半導体素子４を構成する。帯磁した磁性体層を有するソース電極２２およびドレイン電極２３に対し、両電極間をつなぎ、それぞれの電極に対し第１の電極部２および第２の電極部３において磁力で接触する配置を、半導体素子４に自己整合的に形成させ、電界効果トランジスタ２０を作製する。第１および第２の電極部２、３は、ソース電極２２およびドレイン電極２３の延長として機能する。
【選択図】 図１

Description

本発明は、半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置に関するものであり、より詳しくは、棒状又は帯状の半導体素子とその半導体素子を有する半導体装置、半導体素子の製造方法、及び半導体素子の配置方法に関するものである。
カーボンナノチューブ（ＣＮＴ）や酸化亜鉛ＺnＯナノロッドなどの線状または棒状の半導体をチャネルとした電界効果トランジスタ（ＦＥＴ）の開発が行われている。なお、本明細書では、１ｎｍ〜１μｍ未満、典型的には十数ｎｍ〜数百ｎｍ程度の大きさをナノサイズと呼び、ナノサイズの大きさをもつ部材を、例えばナノチューブというように、接頭辞「ナノ」を付して呼ぶことにする。一方、１μｍ以上、典型的には数μｍ〜十数μｍ程度の大きさをミクロンサイズと呼ぶことにする。
例えば、後述の非特許文献１には、ソース電極―ドレイン電極間をつなぐように単一の単層カーボンナノチューブを配置して、ナノサイズのトランジスタを作製した例が示されている。この場合、図１１（ａ）に示すように、ソース電極１０１―ドレイン電極１０２間に渡された１本のＣＮＴ１０３によって電極間が電気的に接続されるため、ソース電極１０１との接点とドレイン電極との接点との間に存在するＣＮＴがチャネル領域になる。チャネル長は、ＣＮＴを配置する向きにも依存するが、通常、ソース電極―ドレイン電極間の間隙部の長さ（ギャップ長）と同じか、やや大きい程度である。
また、後述の特許文献１および非特許文献２には、多数の単層カーボンナノチューブからなる薄膜をソース電極―ドレイン電極間に配置して、ミクロンサイズ（１μｍ程度）の薄膜トランジスタ（ＴＦＴ）を作製した例が示されている。この場合、図１１（ｂ）に示すように、ソース電極―ドレイン電極間が単独のＣＮＴによって直接接続されることは希で、多数の、単独ではソース電極―ドレイン電極間を接続しないＣＮＴが複雑に絡み合ったネットワークを経て、電極間が電気的に接続される。このため、チャネル長はギャップ長に比べてかなり長くなり、移動度が小さくなる。従って、チャネル長を短くし、ＦＥＴの動作を高速化するには、複数のＣＮＴからなるＦＥＴにおいても、単一ＣＮＴからなるＦＥＴと同様に、各ＣＮＴが一方でソース電極に接しながら、他方でドレイン電極にも接し、電極間が各ＣＮＴによって直接電気的に接続されるようにすることが望ましい。
さて、上述したＣＮＴを用いたＦＥＴに限らず、従来のＦＥＴでは、ソース電極とドレイン電極との間に存在する半導体がチャネル領域になるように構成されている。従って、チャネル長はソース電極―ドレイン電極間の間隙部の長さ（ギャップ長）によって制限され、これより短くなることはない。
ソース電極とドレイン電極のように、間隙部を間に挟んで対向する電極構造は、電子デバイスの基本構造であり、間隙部に種々の機能性材料を配置することによって種々の電子デバイスを構成することができる。例えば、間隙部に半導体材料を配置すれば抵抗素子を構成することができる。また、この半導体材料によって形成される導電路の導電性を電界によって制御するようにすれば、上述したＦＥＴを構成することができる。
従来、電極構造の作製に用いられてきた中心的な技術の１つは、リソグラフィとエッチング処理である。リソグラフィでは、例えば、電極材料層の上にフォトレジスト層を形成し、このフォトレジスト層を露光して電極パターンを焼き付けた後、現像処理を行い、目的とする電極パターンに対応したレジストマスクを形成する。次に、このレジストマスクを用いて電極材料層をエッチング処理してパターニングし、目的とする電極構造を作製する。
電極構造におけるギャップ長は、半導体デバイスの微細化の流れに応じて、より短いものが作られるようになってきた。しかしながら、リソグラフィには露光に用いる光の波長で決まる分解能の限界が存在し、解像度を向上させるためには、波長がより短い光を用いる必要がある。このため、半導体メモリ素子などの製造には高価な装置を用いて真空紫外光が用いられるが、光を用いる限り作製できるギャップ長は数十ｎｍが限界である。光の代わりに電子線を用いる電子線リソグラフィでは、解像度をより向上させることができるものの、１０ｎｍ程度が限界である。また、電子線リソグラフィでは、パターンを一括露光することができないので、生産性が低い。以上のように、リソグラフィとエッチング処理によって電極構造を作製する場合、方法的限界によって、ギャップ長が約１０ｎｍ未満の電極構造を作ることは難しい。また、電極構造体のギャップ長が短くなるほど、生産性が低下し、コスト高になる傾向がある。
特開２００５−１５０４１０号公報（第５−７頁、図１） S.J．Tans et al.，Nature，393，49-52（1998） http://jstshingi.jp/abst/p/07/jst/06/0604.pdf
上述したように、棒状などの半導体を用いてＦＥＴを構成する場合、棒状半導体が１本である場合には、この棒状半導体が一方でソース電極に接しながら、他方でドレイン電極にも接し、電極間が棒状半導体によって直接電気的に接続されるように配置することが必要である。また、複数本の棒状半導体を用いる場合であっても、ＦＥＴの動作を高速化するためには、上述したように、各棒状半導体が一方でソース電極に接しながら、他方でドレイン電極にも接し、電極間が各半導体によって直接電気的に接続されるように配置することが望ましい。しかし、対向電極間をつなぐように棒状などの半導体を配置する簡易な方法は知られていない。また、棒状などの半導体を対向電極に接触するように配置できたとしても、単に半導体が電極に接触しているだけでは、接触が不確実であり、また、半導体と電極との接触抵抗が大きくなりやすい。
また、ＦＥＴの動作を高速化するためにはチャネル長を短くする必要がある。従来のＦＥＴでは、チャネル長を短くするには、ソース電極−ドレイン電極間の間隙部のギャップ長を短くする必要がある。しかし、電極構造をリソグラフィとエッチング処理によって作製する場合、方法的限界によって、ギャップ長が約１０ｎｍ未満の電極構造を作ることは難しい。また、電極構造体のギャップ長が短くなるほど、生産性が低下し、コスト高になる傾向がある。
本発明は、このような状況に鑑みてなされたものであって、その目的は、接触抵抗を小さく抑えた状態で対向電極間をつなぐように配置することが容易で、しかも、電極間ギャップ長に比べてチャネル長を短縮することのできる半導体素子及びその製造方法、その半導体素子を配置した電界効果トランジスタ及びその製造方法、並びにその半導体素子を配置した半導体装置を提供することにある。
即ち、本発明は、
非磁性半導体材料からなる半導体部と、
磁性導体材料からなり、前記半導体部の両側に存在する対向面のそれぞれに連結して いる第１及び第２の電極部と
を有する、半導体素子に係わるものである。
また、
型材に設けられた細孔中に磁性導体材料を堆積させ、第１の電極部を形成する工程と 、
前記細孔中で前記第１の電極部に連結して非磁性半導体材料を堆積させ、半導体部を 形成する工程と、
前記細孔中で前記半導体部に連結して磁性導体材料を堆積させ、第２の電極部を形成 する工程と、
前記型材を除去する工程と
を順に行い、前記半導体部の両側に存在する対向面のそれぞれに前記第１の電極部及び前記第２の電極部が連結している半導体素子を製造する、半導体素子の製造方法に係わるものである。
また、
前記半導体素子と、
帯磁した磁性体層を有するソース電極と、
帯磁した磁性体層を有するドレイン電極と、
ゲート絶縁膜と、
前記半導体素子の前記半導体部に作用する電界を印加するゲート電極と
を有し、前記半導体素子が、前記ソース電極と前記ドレイン電極との間をつなぐように、それぞれの電極に対し前記第１の電極部及び前記第２の電極部において磁力で接触している、電界効果トランジスタに係わるものである。
また、
前記半導体素子と、
各電極が帯磁した磁性体層を有する対向電極と
を有し、前記半導体素子が、前記対向電極間をつなぐように、前記各電極に対し前記第１の電極部及び前記第２の電極部において磁力で接触している、半導体装置に係わるものである。
また、
帯磁した磁性体層を有するソース電極を形成する工程と、
帯磁した磁性体層を有するドレイン電極を形成する工程と、
請求項１〜５のいずれか１項に記載した半導体素子を分散させた分散液に前記ソース 電極及び前記ドレイン電極を接触させ、前記ソース電極と前記ドレイン電極との間をつ なぐように、それぞれの電極に対し前記第１の電極部及び前記第２の電極部において磁 力で接触する配置を、前記半導体素子に自己整合的に形成させる工程と、
ゲート絶縁膜を形成する工程と、
前記半導体素子の前記半導体部に作用する電界を印加するゲート電極を形成する工程 と
を有する、電界効果トランジスタの製造方法に係わるものである。
本発明の半導体素子では、非磁性半導体材料からなる半導体部に加えて、前記半導体部の両側に存在する対向面のそれぞれに連結して、磁性導体材料からなる第１の電極部及び第２の電極部が設けられている。このため、例えば、帯磁した磁性体層を有するソース電極及びドレイン電極を予め設けておけば、前記半導体素子を適当な溶媒に分散させ、この分散液に前記ソース電極及び前記ドレイン電極を接触させることによって、前記ソース電極と前記ドレイン電極との間をつなぐように、それぞれの電極に対し前記第１の電極部及び前記第２の電極部において磁力で接触する配置を、前記半導体素子に自己整合的に形成させることができる。
この際、本発明の半導体素子は、前記第１の電極部及び前記第２の電極部において前記ソース電極及び前記ドレイン電極のそれぞれに対し磁力で接しているので、接触が確実に確保され、接触抵抗も小さく抑えられる。
また、本発明の電界効果トランジスタでは、前記半導体素子が、前記ソース電極と前記ドレイン電極との間をつなぐように、それぞれの電極に対し前記第１の電極部及び前記第２の電極部において接触している。この場合、前記第１の電極部及び前記第２の電極部は、それぞれ、前記ソース電極及び前記ドレイン電極の延長として機能する。従って、チャネル長は前記半導体素子の前記半導体部の長さによって決まり、前記ソース電極と前記ドレイン電極と間隙部の長さ（ギャップ長）に比べて短くすることができる。
また、本発明の半導体装置では、各電極が帯磁した磁性体層を有する対向電極が、前記ソース電極及び前記ドレイン電極に相当する。従って、前記ソース電極及び前記ドレイン電極について説明したのと同様の効果が、本発明の半導体装置の前記対向電極においても得られる。すなわち、前記対向電極間をつなぐように、前記各電極に対し前記第１の電極部及び前記第２の電極部において磁力で接触する配置を、前記半導体素子に自己整合的に形成させることができる。この際、本発明の半導体素子は、前記第１の電極部及び前記第２の電極部において前記各電極に対し磁力で接しているので、接触が確実に確保され、接触抵抗も小さく抑えられる。また、前記第１の電極部及び前記第２の電極部は前記対向電極の延長として機能するので、前記半導体部の長さを、前記対向電極の間隙部の長さ（ギャップ長）とは独立に、ギャップ長に比べて短く定めることができる。
また、本発明の半導体素子の製造方法では、
型材に設けられた細孔中に磁性導体材料を堆積させ、第１の電極部を形成する工程と 、
前記細孔中で前記第１の電極部に連結して非磁性半導体材料を堆積させ、半導体部を 形成する工程と、
前記細孔中で前記半導体部に連結して磁性導体材料を堆積させ、第２の電極部を形成 する工程と、
前記型材を除去する工程と
を順に行うので、確実に前記半導体素子を製造することができる。この際、前記半導体素子の形状と外径は前記細孔の形状と孔径によって定めることができ、前記第１の電極部、前記半導体部、及び前記第２の電極部の長さを、それぞれの材料を堆積させる層の厚さによって容易に制御することができる。特に、本発明の電界効果トランジスタのチャネル長に相当する前記半導体部の長さを堆積層の厚さによって制御できるので、極短チャネル長の電界効果トランジスタの作製が可能になる。
また、本発明の電界効果トランジスタの製造方法では、必要な工程を有しているので、本発明の電界効果トランジスタを確実に、且つ、容易に製造することができる。
本発明の半導体素子において、棒状又は帯状の形状を有するのがよい。全体が細長い棒状または帯状であると、電極間をつなぐように配置するのに好適である。
また、前記半導体部の長さがナノサイズであるのがよい。前記半導体部の長さを容易にナノサイズにすることができるのが、本発明の半導体素子の特徴の１つである。この際、前記半導体部の長さ以外のサイズはミクロンサイズにして、作製や配置の容易さと両立させることもできる。
また、前記非磁性半導体材料が酸化亜鉛ＺnＯであるのがよい。酸化亜鉛層は電気めっき法で形成することができ、深い細孔に底部から堆積させることができる。
また、前記半導体部がｐ型半導体部とｎ型半導体部とからなるのがよい。このようであれば、ダイオードなど、ｐｎ接合を有する素子として用いることができる。
本発明の半導体素子の製造方法において、前記型材として、リソグラフィによって前記細孔を形成したレジスト層、又はリソグラフィとエッチング法によって前記細孔を形成した樹脂層を用い、前記細孔中に前記半導体素子を形成した後、溶媒を用いて前記型材を溶解することによって前記型材を除去するのがよい。また、前記型材として、リソグラフィとエッチング法によって前記細孔を形成した酸化シリコン層を用い、強塩基水溶液を用いて前記型材を溶解することによって前記型材を除去するのがよい。これらの方法では、前記細孔の大きさや形状を自在に定めて、所望の大きさや形状の前記半導体素子を作製することができる。
或いは、前記型材として陽極酸化ポーラスアルミナ層を用い、強塩基水溶液を用いてこの型材を溶解除去するのがよい。この方法では、アルミニウム層の陽極酸化によって形成された、孔径がナノサイズの細孔を利用するので、径がナノサイズの前記半導体素子を簡易に低コストで作製することができる。
また、
凹凸パターンが形成されたモールドを作製する工程と、
前記型材の構成材料に前記モールドを押し当て、前記凹凸パターンを転写して、前記 細孔を有する前記型材を形成する工程と
を有するのがよい。この際、前記型材の構成材料として樹脂を用い、前記樹脂からなる層に前記凹凸パターンを転写する工程と、前記転写中、及び／又は前記転写後、前記樹脂層を硬化させる工程とによって前記型材を形成し、前記細孔中に前記半導体素子を形成した後、溶媒を用いて前記型材を溶解することによって前記型材を除去するのがよい。この方法は、いわゆるインプリント法である。インプリント法によれば、前記モールドを繰り返し用いることで、いちいちリソグラフィなどの微細加工技術を用いることなく、生産性よく、前記細孔を有する前記型材を形成することができる。インプリント法は、リソグラフィのコスト高や生産性低下が顕著になる、直径がナノサイズの前記半導体素子を作製する場合に、とくに効果的に用いることができる。
前記モールドの作製方法としては、
前記モールドの主部となる導電性基体上にアルミニウム層を形成する工程と、
前記アルミニウム層を陽極酸化して、陽極酸化ポーラスアルミナ層に変化させる工程 と、
前記陽極酸化ポーラスアルミナ層の細孔中にめっき法によって柱状の金属を堆積させ る工程と、
前記陽極酸化ポーラスアルミナ層を溶解除去し、前記柱状の金属を前記モールドの凸 部として露出させる工程と
によって、前記モールドを作製するのがよい。この方法では、アルミニウム層の陽極酸化によって形成された細孔を利用するので、ナノサイズの孔径の前記細孔を有する前記型材を形成するためのモールドを、簡易に低コストで作製することができる。
或いは、前記モールドを、
前記モールドの主部となる導電性基体上にレジスト層又は樹脂層を形成する工程と、
リソグラフィによって前記レジスト層に細孔を形成する工程、又はリソグラフィとエ ッチング法によって前記樹脂層に細孔を形成する工程と、
前記細孔中にめっき法によって柱状の金属を堆積させる工程と、
前記レジスト層又は前記樹脂層を溶解除去し、前記柱状の金属を前記モールドの凸部 として露出させる工程と
によって作製するのがよい。この方法では、前記モールドの前記凸部の大きさや形状を自在に選択できる利点があり、ひいては、所望の大きさや形状の前記半導体素子を形成できる利点がある。
或いは、前記モールドとして、表面の酸化シリコン層中にリソグラフィとエッチング法によって前記凹凸パターンを形成したシリコン基板を用いるのがよい。この方法では、シリコン系半導体素子製造のために熟成されてきた微細加工技術を利用できる利点がある。
また、前記磁性導体材料及び／又は非磁性半導体材料を、めっき法、蒸着法、スパッタリング法、又はＣＶＤ法（化学気相成長法）によって堆積させるのがよい。めっき法では、電解めっき法が好ましい。これは、前記型材の前記細孔中で底部のシード層から上部へ向かうように、前記磁性導体材料及び／又は非磁性半導体材料を成長させるためである。但し、無電解めっき法であっても、シード層の材料および前記細孔の壁面の材料との組み合わせ次第で、前記磁性導体材料及び／又は非磁性半導体材料が前記細孔の壁面に堆積せず、シード層を起点に上方向に成長していく場合には、用いることができる。
本発明の電界効果トランジスタにおいて、前記半導体素子と前記ソース電極及び前記ドレイン電極との各接触部にめっき層が形成され、接触が固定され、前記半導体素子と前記ソース電極及び前記ドレイン電極との電気的接続が低抵抗化されているのがよい。
また、本発明の電界効果トランジスタは、薄膜トランジスタとして構成されているのがよい。
本発明の半導体装置において、前記半導体素子と前記対向電極の各電極との各接触部にめっき層が形成され、接触が固定され、前記半導体素子と前記対向電極の各電極との電気的接続が低抵抗化されているのがよい。
また、本発明の半導体装置は、抵抗装置又はダイオード装置として構成されているのがよい。
本発明の電界効果トランジスタの製造方法において、前記半導体素子と前記ソース電極及び前記ドレイン電極との各接触部にめっき層を形成する工程を行うのがよい。
また、前記の帯磁した磁性体層を形成するに際し、硬質磁性材料層を形成し、前記硬質磁性材料層に磁場を作用させ、前記硬質磁性材料層を帯磁させて前記磁性体層に変化させるのがよい。
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
実施の形態１
実施の形態１では、主として、請求項１〜５に記載した半導体素子、および請求項６、７、および１３に記載した半導体素子の製造方法の例について説明する。
図１（ａ）は、実施の形態１に基づく半導体素子の構造を示す斜視図である。半導体素子４は、全体が細長い棒状で、非磁性半導体材料からなる棒状の半導体部１と、磁性導体材料からなり、半導体部１の両側に存在する対向面のそれぞれに連結している第１の電極部２および第２の電極部３とで構成されている。半導体部１は、半導体素子としての機能を担う中心部分であり、第１の電極部２および第２の電極部３は、半導体部１を外部と接続するための電極として機能する部分である。
半導体素子４は単独では抵抗素子としての機能を有する。また、温度変化や表面に吸着される物質の変化によって抵抗が変化する材料を用いれば、温度センサや物質センサとして用いることができる。また、後に実施の形態３で述べるように、半導体部１の導電性がゲート電圧によって制御されるように構成すれば、電界効果トランジスタのチャネル部として用いることができる。
半導体素子４の形状は特に限定されるものではないが、全体が細長い棒状または帯状であると、電極間をつなぐように配置するのに好適であり、望ましい。断面の形状は、円形、楕円形、正方形、長方形、三角形、および六角形などであってよい。断面が円形の丸棒形の場合、半導体素子４同士が積み重なりにくく、積み重なったとしても、振動を加えるなどの方法で積み重なりを崩しやすい利点がある。また、断面が楕円形や長方形などの平べったい形であれば、半導体部１全体にゲート電界を作用させやすい利点がある。半導体素子４のサイズも特に限定されるものではなく、利用形態などに応じて適宜定められる。高密度集積回路や画素トランジスタに応用する場合には、通常、全長が２０〜３０μｍ程度、半導体部１の長さが５〜１０μｍ程度、第１の電極部２および第２の電極部３の長さがそれぞれ１０μｍ程度であるのがよい。
但し、半導体部１を電界効果トランジスタのチャネル部として用いる場合、半導体部１の長さがチャネル長になるので、これが短いほど、トランジスタを高速で動作させることができる。半導体部１の長さがナノサイズであれば、非磁性半導体材料の特性で決まる限界の速度でトランジスタを動作させることができるので、好ましい。後述するように、本発明の半導体素子の製造方法によれば、極めて短い長さの半導体部１を形成することができる。
半導体部１を形成する非磁性半導体材料は特に限定されるものではなく、例えば、プラズマＣＶＤ法を用いてｐ型またはｎ型のシリコン層を堆積させることができる。また、半導体材料が酸化亜鉛ＺnＯであると、半導体部１をめっき法で形成することができる。めっき法では、シード層が配置された細孔の底部から順に埋めていくように、材料を堆積させていくことができるので、アスペクト比（深さ／直径）の大きい細孔にも材料を埋め込むことができる利点がある。また、真空装置などの高価な装置を用いずに実施できる利点がある。また、酸化亜鉛は比較的移動度が大きく、ＴＦＴで主として用いられているシリコンの代替材料として用いることができる。
第１の電極部２および第２の電極部３を形成する磁性導体材料は特に限定されるものではないが、軟質磁性材料であって、めっき法で形成できる金属、例えば、ニッケルＮi、コバルトＣo、または鉄Ｆeなどであるのがよい。第１の電極部２と第２の電極部３との大きさや構成材料は、使用目的に応じて、同じであってもよいし、異なっていて第１の電極部２と第２の電極部３とを区別できるようになっていてもよい。なお、軟質磁性材料とは磁化と透磁率が大きく、外部磁場の大きさと方向に対応して自身の磁化の大きさと方向を変える材料である。
図１（ｂ）は、実施の形態１に基づく半導体素子の別の構造を示す斜視図である。半導体素子１４では、半導体部１１がｐ型の導電性を有する部分１１ａとｎ型の導電性を有する部分１１ｂとで構成されており、ｐｎ接合を有する。このため、半導体素子１４はｐｎ接合素子、例えばダイオード素子としての機能を有する。半導体部１１を形成する半導体材料は特に限定されるものではなく、例えば、ｐ型シリコンからなる半導体層１１ａとｎ型シリコンからなる半導体層１１ｂとを、プラズマＣＶＤ法を用いて積層して形成することができる。また、酸化銅(Ｉ)Ｃu2Ｏからなるｐ型半導体層１１ａと、酸化亜鉛ＺnＯからなるｎ型半導体層１１ｂとを、めっき法を用いて積層して形成することができる。
半導体素子４（または１４）を作製するには、細孔を有する型材を「鋳型」のように用いる。すなわち、型材に設けられた細孔中に磁性導体材料、非磁性半導体材料、および磁性導体材料を順に堆積させて半導体素子４（または１４）を形成し、その後、型材を取り除く。半導体素子４（または１４）の断面形状およびその径は、細孔の形状およびその孔径によって決まる。半導体素子４（または１４）の全長は細孔の深さ以下に制限されるが、半導体部１（または１１ａおよび１１ｂ）、ならびに電極部２および３（または１２および１３）の各部の長さは、それぞれを成長させる量、例えば成長時間によって制御することができる。本実施の形態では、「鋳型」となる型材として、リソグラフィによって前記細孔を形成したレジスト層、またはリソグラフィとエッチング法によって前記細孔を形成した樹脂層を用いる。
細孔中に磁性導体材料および非磁性半導体材料を堆積させる方法は、特に限定されるものではなく公知の方法、例えば、めっき法、蒸着法、スパッタリング法、またはＣＶＤ法などを用いることができる。前述したように、めっき法では、シード層が配置された細孔の底部から順に埋めていくように、材料を堆積させていくことができるので、アスペクト比の大きい細孔にも材料を埋め込むことができる利点がある。また、真空装置などの高価な装置を用いずに実施できる利点がある。
真空蒸着法、スパッタリング法、またはＣＶＤ法は、堆積させる材料が制限されにくく、シリコンなどの高性能の半導体層を形成できる利点がある。しかし、孔径が小さく、アスペクト比が大きい細孔にこれらの方法で材料を堆積させると、成膜の進行につれて細孔上部の開口部が塞がってしまい、細孔を底部まで完全に埋めることが難しい場合がある。
図２〜図４は、実施の形態１に基づく半導体素子４の作製工程のフローを示す断面図である。ここでは、前記型材として細孔が形成されたレジスト層を用い、酸化亜鉛ＺnＯなどからなる半導体部を有する半導体素子４をめっき法によって作製する例について説明する。
初めに、細孔５５が形成されたフォトレジスト層５４を形成する。まず、図２（ａ）に示すように、表面が平坦な基板５０を用意し、その上にシード層５１を形成する。シード層５１は、後に電解めっき法によって半導体素子４の各部１〜３を形成する際に陰極として用いる。基板５０およびシード層５１は、半導体素子４を形成後、除去する。従って、基板５０およびシード層５１の材料は、電解めっき液と反応せず、かつ、めっき後に容易に除去できるものがよい。この条件を満たせば、基板５０の材料はとくに限定されるものではないが、シリコン基板やプラスチック基板などがよい。シード層５１としては、例えば、厚さ３０ｎｍのクロムＣr層５１ａと、厚さ２００ｎｍの銅Ｃu層５１ｂとを、スパッタリング法などで積層して形成するのがよい。下部のクロム層５１ａは、シリコン基板５０と銅層５１ｂとの密着性を向上させる働きをする。
次に、図２（ｂ）に示すように、前記レジスト層であるフォトレジスト層５２をシード層５１の上に形成する。フォトレジスト層５２は、フォトレジストを含む溶液をスピンコート法などの塗布法でシード層５１上に塗布した後、溶媒を蒸発させるか、または、ドライフィルムレジストを貼り付けるかなどの方法で形成する。フォトレジスト層５２の厚さは、形成しようとする半導体素子４の長さと同じか、それよりもわずかに大きいのがよい。例えば、画素トランジスタに応用する場合には、２０〜３０μｍ程度であるのがよい。ドライフィルムレジストを用いると、厚いフォトレジスト層を容易に形成できる利点がある。フォトレジストは解像度に優れたポジ型のフォトレジストが好ましい。
次に、図２（ｃ）に示すように、形成しようとする細孔５５に対応したパターンが形成されているフォトマスク５３を用いて、フォトレジスト層５２のうち、後に細孔５５になる領域５２ａを紫外光に露光させる。
次に、フォトレジスト層５２を現像して、図３（ｄ）に示すように、多数の細孔５５が形成されたフォトレジスト層５４を形成する。現像後、細孔５５はシード層５１まで達している。もし細孔５５の底部にフォトレジストが残っているようであれば、アッシングなどでこれを取り除き、細孔５５の底部にシード層５１を露出させる。
以下、細孔５５が形成されたフォトレジスト層５４を前記型材として用い、めっき法によって半導体素子４を作製する。まず、基板５０を電解めっき液中に浸漬し、シード層５１を陰極（カソード）にして電解めっきを行う。図３（ｅ）に示すように、ニッケルなどの、陰極での還元反応で析出した金属は、細孔５５の底部に露出しているシード層５１を起点にして、細孔５５内部を円柱状に埋めながら堆積し、細孔５５の上方に向かって成長して、棒状の第１の電極部２を形成する。金属層の厚さ、すなわち第１の電極部２の長さは、電解めっきの条件と実施時間とによって制御することができる。
＜Ｎi電解めっきの条件＞
ニッケルの電解めっきの条件は、例えば下記のとおりである。
めっき液組成：０.１Ｍ ＮiＳＯ4・６Ｈ2Ｏ、０.４Ｍ Ｈ3ＢＯ3、０.４Ｍ ＮaＣl
電流密度 ：０.８Ａ／ｃｍ2
温度 ：室温
＜電極反応＞
この場合、陰極では下記の電極反応（１）が起こる。
Ｎi2+＋２ｅ- → Ｎi・・・（１）
次に、電解めっき液を交換して、酸化亜鉛などの電解めっきを行う。図３（ｆ）に示すように、酸化亜鉛などの、陰極での還元反応で析出した半導体は、第１の電極部２に連結して細孔５５内部を円柱状に埋めながら堆積し、細孔５５の上方に向かって成長して、棒状の半導体部１を形成する。半導体層の厚さ、すなわち半導体部１の長さは、電解めっきの条件と実施時間とで制御することができる。従って、極めて短い長さの半導体部１を形成することもできる。
＜ＺnＯ電解めっきの条件＞
酸化亜鉛の電解めっきの条件は、例えば下記のとおりである。
めっき液組成：０.１Ｍ Ｚn(ＮＯ3)2・６Ｈ2Ｏ
電流密度 ：０.５６Ａ／ｃｍ2
温度 ：６２℃
＜電極反応＞
この場合、陰極では下記の電極反応（２）
ＮＯ3 -＋Ｈ2Ｏ＋２ｅ- → ＮＯ2 -＋２ＯＨ-・・・（２）
によって、硝酸イオンＮＯ3 -が亜硝酸イオンＮＯ2 -に還元される。このとき生じた水酸化物イオンＯＨ-は、下記の反応（３）および（４）
Ｚn2+＋２ＯＨ- → Ｚn(ＯＨ)2・・・（３）
Ｚn(ＯＨ)2 → ＺnＯ＋Ｈ2Ｏ・・・（４）
によって亜鉛イオンＺn2+と結合し、酸化亜鉛ＺnＯが陰極上に析出する。
次に、再び電解めっき液を交換して、ニッケルなどの電解めっきを行う。図４（ｇ）に示すように、ニッケルなどの、陰極での還元反応で析出した金属は、半導体部１に連結して細孔５５内部を円柱状に埋めながら堆積し、細孔５５の上方に向かって成長して、棒状の第２の電極部３を形成する。第２の電極部３の長さは、電解めっきの条件と実施時間とで制御することができる。電解めっきの条件および陰極での電極反応は、例えば、第１の電極部２の形成の場合と同じである。以上の結果、細孔５５中に半導体素子４が形成される。
次に、図４（ｈ）に示すように、基板５０およびシード層５１を溶解除去する。基板５０は、シリコン基板であれば、強塩基の水溶液、例えば水酸化カリウムや水酸化ナトリウムの水溶液を用いて溶解除去することができる。また、プラスチック基板であれば、これを溶解させることのできる適当な有機溶媒を用いる。シード層５１は、例えば希硝酸や塩化鉄(III)水溶液を用いて溶解除去することができる。
次に、図４（ｉ）に示すように、フォトレジスト層５４を溶解除去する。フォトレジスト層５４は、例えば、アセトンなどの有機溶媒を用いて溶解除去することができる。この後、半導体素子４を洗浄して取り出す。例えば、上澄み液を捨て、アセトンなどの有機溶媒を加えて半導体素子４を洗浄し、その後静置して半導体素子４を沈降させる。以上の操作を数回繰り返す。半導体素子４を短時間で沈降させるには、遠心分離機を用いるのがよい。
洗浄が終わった半導体素子４は、半導体装置に組み込む次の工程のために、金属のめっき液、例えばニッケルめっき液中に分散させておくのがよい。
本実施の形態では、型材としてフォトレジスト層５４を用いる例を説明したが、型材として、リソグラフィとエッチング法によって細孔を形成した樹脂層または酸化シリコン層を用いることもできる。この際、反応性イオンエッチング（ＲＩＥ）によって細孔５５を形成すれば、マスクパターンに忠実なエッチングが可能であり、アスペクト比の大きい細孔５５を形成することができ、ひいては、アスペクト比の大きい半導体素子４を形成することができる。また、リソグラフィを用いる方法で、フォトレジストの代わりにＸ線感光レジストや電子線感光レジストを用い、Ｘ線や電子線を用いて露光させることもできる。このようにすれば、孔径の極めて小さい細孔を形成することができ、孔径がナノサイズの半導体素子４を作製することができる。
或いはまた、型材として、実施の形態２で詳述する陽極酸化ポーラスアルミナ層を用いることもできる。この方法では、アルミニウム層の陽極酸化によって形成された、孔径がナノサイズの細孔を利用するので、径がナノサイズの半導体素子４を簡易に低コストで作製することができる。
ただし、ニッケルなどからなる第１の電極部２および第２の電極部３は酸水溶液と反応するので、陽極酸化ポーラスアルミナ層を溶解除去するのに、酸水溶液を用いることはできず、強塩基の水溶液を用いる必要がある。また、酸化シリコン層も溶解除去するのに、強塩基の水溶液を用いる必要がある。従って、これらの層を型材として用いる場合、半導体部１を構成する材料として、酸化亜鉛やシリコンのように強塩基水溶液に溶解する材料を用いることはできず、酸化銅(Ｉ)のように強塩基水溶液と反応しない材料を用いる必要がある。
半導体素子１４の作製方法は、半導体素子４の作製方法と基本的には同じである。ただしこの場合、半導体部１１として、例えば、酸化銅(Ｉ)からなるｐ型半導体層１１ａと、酸化亜鉛からなるｎ型半導体層１１ｂとを、めっき法によって第１の電極部１２に連結して積層する。
＜Ｃu2Ｏ電解めっきの条件＞
酸化銅(Ｉ)の電解めっきの条件は、例えば下記のとおりである。
めっき液組成：ＣuＳＯ4・５Ｈ2Ｏ ４５ｇ、８８％乳酸 ７５ｍＬ、５Ｍ ＮaＯＨ
電流密度 ：０.５ｍＡ／ｃｍ2
温度 ：６５℃
＜電極反応＞
この場合、陰極では下記の電極反応（５）および（６）が起こる。
Ｃu2+＋ＯＨ-＋ｅ- → ＣuＯＨ・・・（５）
２ＣuＯＨ → Ｃu2Ｏ＋Ｈ2Ｏ・・・（６）
（J.Oh，Y.Tak，J.Lee，Electrochemical and Slid-State Letters，8，C81-C84（2005），”Electrochemically Deposited NanoColumnar Junctions of Cu2O and ZnO on Ni Nanowires”参照。）
実施の形態２
実施の形態２では、主として、請求項８〜１２に記載した半導体素子の製造方法の例について説明する。
図５〜図７は、実施の形態２に基づく半導体素子の作製工程のフローを示す斜視図または断面図である。ここでは、陽極酸化ポーラスアルミナ層を用いて作製したモールドを用いて、インプリント法によって前記型材を形成する例について説明する。
まず、図５（ａ）に示すように、前記モールドの主部となる前記導電性基体として、表面が平坦な導電性基材６０を用意し、その上にアルミニウム層６１を形成する。導電性基材（モールド主部）６０の材料としては、モールドとして十分な強さと硬さがあるばかりでなく、後に電解めっき法によってモールド主部６０に連結してモールド凸部６４を形成するので、電解めっき法によって形成するのに好適な金属材料、例えばニッケルなどがよい。アルミニウム層６１の厚さは、形成しようとする半導体素子４の長さと同じか、それよりも少し大きいのがよい。必要なら、化学的機械研磨法（ＣＭＰ）やエッチバック法などで、アルミニウム層６１の表面を平坦化する処理を行うのがよい。
次に、アルミニウム層６１を酸性電解液中で陽極酸化し、図５（ｂ）に示すように、陽極酸化ポーラスアルミナ層６２に変化させる。陽極酸化ポーラスアルミナ層６２は、多孔性材料で、柱状の細孔６３が表面に対して垂直に成長する。この際、陽極酸化の条件を適切に選択すると、規則的な細孔構造を自己組織化的に生成させることができる。
すなわち、細孔６３の孔径は酸の種類と陽極酸化電圧によって制御できる。例えば、酸として硫酸を用い、電圧２５Ｖで陽極酸化すると、細孔周期６０ｎｍの規則的な細孔配列が得られる。また、シュウ酸を用い、電圧４０Ｖで陽極酸化すると、細孔周期１００ｎｍの細孔配列が得られ、リン酸を用い、電圧１９５Ｖで陽極酸化すると、細孔周期５００ｎｍの細孔配列が得られる。細孔の孔径は１０〜４００ｎｍ程度の範囲で作製することができる。また、リソグラフィとエッチング法、またはインプリント処理によって、細孔の起点となる窪みを予め形成した後、陽極酸化を行うと、細孔が形成される位置を制御することができる。この方法の応用として、種々の格子配列の窪みを形成した後、陽極酸化を行い、その後エッチング処理を施すことによって、断面が三角形や四角形や六角形の細孔を形成することもできる（益田秀樹ら，表面化学，25，p.260-264（2004）、および、http://www.nanonet.go.jp/japanese/mailmag/2005/081a.html 参照。）。
また、細孔６３の深さは陽極酸化時間によって制御できる。本実施の形態では、陽極酸化時間を適切に選択して、アルミニウム層６１が完全に酸化され、細孔６３の底部がモールド主部６０に達するようにする。
次に、陽極酸化ポーラスアルミナ層６２が形成されたモールド主部６０を電解めっき液中に浸漬し、モールド主部６０を陰極にして電解めっきを行う。図５（ｃ）に示すように、ニッケルなどの、陰極での還元反応で析出した金属は、細孔６３の底部に露出しているモールド主部６０を起点にして、細孔６３内部を柱状に埋めながら堆積し、細孔６３の上方に向かって成長する。電解めっきは、細孔６３内部が柱状の金属６４によって完全に埋め込まれるまで行う。
ニッケルの電解めっきの条件および陰極での電極反応は、例えば下記のとおりである。＜Ｎi電解めっきの条件＞
めっき液組成：０.１Ｍ ＮiＳＯ4・６Ｈ2Ｏ、０.４Ｍ Ｈ3ＢＯ3、０.４Ｍ ＮaＣl
電流密度 ：０.８Ａ／ｃｍ2
温度 ：室温
＜電極反応＞
Ｎi2+＋２ｅ- → Ｎi・・・（１）
次に、水酸化カリウムや水酸化ナトリウムなどの強塩基の水溶液を用いて、陽極酸化ポーラスアルミナ層６２を溶解除去し、ニッケルなどの柱状の金属６４を露出させる。以上の結果、図６（ｄ）に示すように、ニッケルなどのモールド主部６０に、柱状の金属からなるモールド凸部６４による凹凸パターンが形成されたモールド６５が得られる。この後、モールド６５を取り出し、水洗する。
一方、上記のモールド作製工程とは別に、図６（ｅ）に示すように、表面が平坦な基板５０を用意し、その上にシード層５１および樹脂層６６を積層して形成する。基板５０およびシード層５１は、実施の形態１で説明したものと同じである（図２（ａ）および（ｂ）参照。）。すなわち、基板５０およびシード層５１の材料は、後に電解めっき法によって半導体素子４を形成する際に電解めっき液と反応せず、かつ、電解めっき後に容易に除去できるものがよい。具体的には、基板５０はシリコン基板やプラスチック基板などがよく、シード層５１は、例えば、厚さ３０ｎｍのクロム層５１ａと、厚さ２００ｎｍの銅層５１ｂとを、スパッタリング法などで積層して形成するのがよい。
樹脂層６６は塗布法などで形成する。樹脂層６６は後にインプリント法によって細孔が形成され、前記型材となる層である。本実施の形態では、モールド６５が紫外線透過性ではないので、樹脂層６６の材料として熱可塑性樹脂を用いる。この熱可塑性樹脂として、モールド６５から剥離させやすく、温度や圧力の変化による体積変化の小さいものがよく、例えば、ポリメタクリル酸メチル（ＰＭＭＡ）樹脂やポリカーボネート（ＰＣ）樹脂がよい。モールド６５が紫外線光透過性である場合には、樹脂層６６の材料として紫外線硬化性樹脂を用いることもできる。
次に、樹脂層６６をガラス転移温度以上の温度に加熱し、軟化させる。この状態で、図６（ｆ）に示すように、樹脂層６６にモールド６５を押し当て、モールド６５の凹凸パターンを樹脂層６６に転写して、モールド６５の凹凸パターンの逆の凹凸パターンを有する、成形された樹脂層６７を形成する。
その後、樹脂層６７の温度をガラス転移温度以下の温度に冷却し、樹脂層６７を硬化させた後、樹脂層６７からモールド６５を剥離させ、図７（ｇ）に示すように、多数の細孔６９が形成された樹脂層６８を得る。細孔６９はシード層５１まで達していることが必要である。もし細孔６９の底部に樹脂層が残っているようであれば、酸素ガスを用いた反応性イオンエッチング（ＲＩＥ）などでこれを取り除き、細孔６９の底部にシード層５１を露出させる。
なお、モールド６５が紫外線透過性で、樹脂層６６の材料として紫外線硬化性樹脂を用いる場合には、硬化する前の柔らかな樹脂層６６に室温でモールド６５を押し当て、モールド６５の凹凸パターンを樹脂層６６に転写する。次に、モールド６５を押し当てた状態で、波長が３００〜４００ｎｍ程度の紫外線をモールド６５を通して樹脂層６６に照射し、樹脂層６６を構成している紫外線硬化性樹脂を硬化させる。紫外線硬化性樹脂としては、例えば、アクリレート系やエポキシ系の紫外線硬化性樹脂を用いることができる。紫外線硬化性樹脂を用いると、室温下で硬化処理を行うので、温度変化による寸法の変化がない利点などがある。
次に、細孔６９が形成された樹脂層６８を前記型材として用い、細孔６９中にめっき法などによって半導体素子４を作製する。この工程は、実施の形態１で図３（ｅ）〜図４（ｇ）を用いて説明した工程と同様であるので、重複を避け、説明を省略する。
次に、基板５０、シード層５１、および樹脂層６８を溶解除去して、半導体素子４を得る。この工程も、実施の形態１で図４（ｈ）および（ｉ）を用いて説明した工程と同様であるので、重複を避け、説明を省略する。
本実施の形態で用いるインプリント法によれば、モールドを繰り返し用いることで、いちいちリソグラフィなどの微細加工技術を用いることなく、生産性よく、細孔６９を有する樹脂層６８を型材として形成することができる。インプリント法は、リソグラフィのコスト高や生産性低下が顕著になる、直径がナノサイズの半導体素子を作製する場合に、とくに効果的に用いることができる。
本実施の形態では、陽極酸化ポーラスアルミナ層６２を用いてモールド６５を作製する例を説明したが、モールドの作製方法はとくに限定されるものではない。例えば、陽極酸化ポーラスアルミナ層６２の代わりに、リソグラフィによって前記細孔を形成したレジスト層、またはリソグラフィとエッチング法によって前記細孔を形成した樹脂層を用いて、上記と同様の工程でモールドを作製することができる。また、リソグラフィとエッチング法によって表面に前記凹凸パターンを形成したシリコン基板や石英基板やガラス基板をモールドとして用いることもできる。石英基板は紫外線透過性であるので、樹脂層６６の材料として紫外線硬化性樹脂を用いることができる利点がある。
これらの方法で、エッチング法として反応性イオンエッチング（ＲＩＥ）を用いれば、マスクパターンに忠実なエッチングが可能であり、アスペクト比の大きい細孔を形成することができ、ひいては、アスペクト比の大きい半導体素子４を形成することができる。また、フォトレジストの代わりにＸ線感光レジストや電子線感光レジストを用い、Ｘ線や電子線を用いて露光させることもできる。このようにすれば、極めて微小な細孔や凹凸パターンを形成することができ、孔径がナノサイズの半導体素子４を作製することができる。
リソグラフィやエッチング法を用いる方法は、最小径の細孔やアスペクト比の極めて大きな細孔を形成する上では、微細加工技術の限界などによって制限されるので、陽極酸化ポーラスアルミナを用いる方法に劣る点もあるが、加工技術の限界に至らないサイズの領域では、前記細孔の大きさや形状を自在に選択して、所望の大きさや形状の半導体素子４を作製できる利点がある。
実施の形態３
実施の形態３では、主として、請求項１４〜１６に記載した電界効果トランジスタ、および請求項２０〜２２に記載した電界効果トランジスタの製造方法の例について説明する。
図８（ａ）は、実施の形態３に基づく電界効果トランジスタ２０の構造を示す断面図である。電界効果トランジスタ２０では、絶縁性基板２１の上にソース電極２２およびドレイン電極２３が設けられ、ソース電極２２とドレイン電極２３とをつなぐように半導体素子４が配置されている。半導体素子４の上部には、ゲート絶縁膜２４を介して、半導体素子４の半導体部１に電界を作用させるためのゲート電極が設けられ、トップゲート型の絶縁ゲート型電界効果トランジスタが構成されている。
電界効果トランジスタ２０の特徴の１つは、ソース電極２２およびドレイン電極２３が、それぞれ、電極主部２２ａおよび２３ａと、帯磁した磁性体層２２ｂおよび２３ｂとで構成されており、一方、半導体素子４の第１の電極部２および第２の電極部３が、磁性導体で構成されていることである。このため、ソース電極２２およびドレイン電極２３の帯磁した磁性体層２２ｂおよび２３ｂと、半導体素子４の第１の電極部２および第２の電極部３との間には磁力（磁気的な引力）が作用する。この結果、半導体素子４は、ソース電極２２およびドレイン電極２３に対し、第１の電極部２および第２の電極部３において磁力で結びつき、各電極に接触している。このため、半導体素子４がソース電極２２およびドレイン電極２３に単に接触しているだけの場合に比べて、接触が確実であり、且つ、接触抵抗が低い。
加えて、電界効果トランジスタ２０では、ソース電極２２およびドレイン電極２３と、第１の電極部２および第２の電極部３との各接触部に、めっき層２２ｃおよび２３ｃが形成されている。これによって、半導体素子４とソース電極２２およびドレイン電極２３との接触が確実に固定され、電気的接続がさらに低抵抗化されている。
ソース電極主部２２ａおよびドレイン電極主部２３ａは、それぞれ、従来のソース電極およびドレイン電極に相当し、アルミニウムＡlやモリブデンＭoなどからなる。帯磁した磁性体層２２ｂおよび２３ｂは、それぞれ、硬質の磁性材料（hard magnetic material）からなる層、例えばＳmＣo、ＮdＦeＢ、ＦeＰtなどからなる層である。これらの層は、外部磁場の作用によって着磁され、外部磁場を取り除いた後も残留磁化を帯びた状態、いわゆる永久磁石の状態に加工されている。電界効果トランジスタ２０の特徴は帯磁した磁性体層２２ｂおよび２３ｂを設けたことにあるので、必要なら、また可能であるなら、ソース電極主部２２ａおよびドレイン電極主部２３ａを省略してもよい。また、図８（ａ）には、磁性体層２２ｂおよび２３ｂが、それぞれ第１の電極部２および第２の電極部３に直接接触する例を示したが、他の電極材料を介して結びついていてもよい。
絶縁性基板２１は、例えばガラス基板やプラスチック基板である。また、基板全体が絶縁体である必要はなく、表面が絶縁性であればよいので、例えば、シリコン基板などの導電性基板の表面に酸化シリコンなどの絶縁層が形成されているものでもよい。
図８（ｂ）は、実施の形態３に基づく別の電界効果トランジスタ３０の構造を示す断面図であり、本発明の電界効果トランジスタの他の特徴を示すためのものである。電界効果トランジスタ３０が電界効果トランジスタ２０と異なっている点は、半導体素子４の代わりに半導体素子３４が用いられていることである。半導体素子３４は、全長は半導体素子４と同じであるものの、チャネル長に相当する半導体部３１の長さは半導体部１の長さに比べて著しく短い。このため、半導体素子３４では、ソース電極２２とドレイン電極２３との間隙部の長さは半導体素子４と同じまま、チャネル長は半導体素子４に比べて著しく短くなっており、高速動作に適している。
この例でわかるように、本発明の電界効果トランジスタでは、半導体素子４（または３４）自体が第１および第２の電極部２および３（または３２および３３）をもっており、これらがソース電極２２およびドレイン電極２３の延長として機能する。このため、ソース電極２２とドレイン電極２３との間隙部の長さとは独立に、半導体部１（または３１）の長さ、すなわち、半導体部１（または３１）を形成する際に成長させた半導体層の厚さによってチャネル長が決まる。
従って、ソース電極２２やドレイン電極２３を形成する手段、例えばフォトリソグラフィの精度や分解能に依存することなく、極短チャネル長の電界効果トランジスタを作製することができる。例えば、１μｍ程度の間隙部長さ（ギャップ長）のソース電極２２とドレイン電極２３を用いて、数十ｎｍ程度のチャネル長のトランジスタを容易に作製することができる。さらに、半導体部３１の長さを、トランジスタとしての動作が不可能になる限界近くまで短縮することもできる。
上記の特徴は、従来の電界効果トランジスタが、どのような新規のチャネル材料を使おうとも、ソース電極とドレイン電極との間隙部長さによってチャネル長が決定され、電極を形成する加工技術によってサイズ的にもコスト的にも多くの制約を受けていることを考えると、画期的な進歩である。
また、本発明の電界効果トランジスタでは、ソース電極とドレイン電極との間隙部長さとは独立にチャネル長を定めることができることから、同じサイズのソース電極とドレイン電極との組を同一基板上に多数形成しておき、これらにチャネル長の異なる複数種の半導体素子を配置することによって、同一基板上に特性の異なるトランジスタを多数、効率よく作り分けることができる。このため、画像表示装置の画素トランジスタとして用いられる薄膜トランジスタ（ＴＦＴ）などとして好適に応用することができる。
図９および図１０は、実施の形態３に基づく電界効果トランジスタ２０の作製工程のフローを示す断面図である。図９（ｂ）には平面図を付した。
まず、図９（ａ）に示すように、絶縁性基板２１を用意する。絶縁性基板２１は、前述した通りで、例えばガラス基板やプラスチック基板である。この上に、例えばＴＦＴの作製などで一般的に用いられるソース電極およびドレイン電極の作製方法によって、ソース電極主部２２ａおよびドレイン電極主部２３ａをパターニングして作製する。
続いて、ソース電極主部２２ａおよびドレイン電極主部２３ａ上の、半導体素子４を接触させようとする領域に、例えばＳmＣo、ＮdＦeＢ、ＦeＰtなどからなる、硬質磁性材料層２２ｂおよび２３ｂをパターニングして形成する。これらの層を形成する方法は特に限定されるものではないが、例えば、スパッタリング法やめっき法を用いることができる。成膜後、基板に垂直な方向に外部磁場を作用させ、硬質磁性材料層２２ｂおよび２３ｂを着磁させる。この結果、硬質磁性材料層２２ｂおよび２３ｂは、外部磁場を取り除いた後も残留磁化を保持している磁性体層、いわゆる永久磁石の層に変化する。
次に、ソース電極２２およびドレイン電極２３を、半導体素子４を分散させた分散液に接触させる。例えば、ソース電極２２およびドレイン電極２３が形成された絶縁性基板２１を、半導体素子４を分散させた分散液に浸漬する。このようにすると、分散液中の半導体素子４の第１の電極部２および第２の電極部３と、帯磁した磁性体層２２ｂおよび２３ｂとの間に磁力（磁気的な引力）が働く。このため、図９（ｂ）に示すように、半導体素子４は、第１の電極部２および第２の電極部３においてソース電極２２およびドレイン電極２３に引きつけられて結びつき、ソース電極２２とドレイン電極２３とをつなぐ配置を自己整合的に形成する。なお、図９（ｂ）上部に示した断面図は、下部に示した平面図中に９Ｂ−９Ｂ線で示した位置における断面図である。
この際、分散液中の半導体素子４の密度を調節することによって、ソース電極２２−ドレイン電極上に配置される半導体素子４の数を制御することができ、分散液中の半導体素子４の密度が大きければ配置される半導体素子４の数も多くなる。また、基板２１上の各領域に同じ条件で半導体素子４を配置するためには、基板２１を浸漬する前に分散液を十分に撹拌し、半導体素子４が均一に分散している状態を作っておくことが重要である。
また、ソース電極２２−ドレイン電極２３上に半導体素子４を配置している間、及び／又は配置後、微弱な振動を基板２１及び／又は分散液に加えるのもよい。これによって、半導体素子４が、第１の電極部２および第２の電極部３と、磁性体層２２ｂおよび２３ｂとの間により強い磁力が働く安定な配置をとるようにしむけたり、また、半導体素子４同士の重なりなどの乱れを解消させたりすることができる。この際、必要なら外部磁場を印加し、その大きさや向きを変調することによって、半導体素子４の整列を補助することもできる。半導体素子４の形状が、丸棒状の場合、半導体素子４同士が積み重なりにくく、積み重なったとしても、振動を加えるなどの方法で積み重なりを解消させやすい利点がある。
なお、第１の電極部２または第２の電極部３の一方のみが、ソース電極２２またはドレイン電極２３の一方に結びついている半導体素子４が生じることもある。このような半導体素子４は無効であるので、不都合がなければ放置しておいてよい。不都合であれば、強い振動を加えることによって除去する（２箇所で電極に結びついている半導体素子４に比べ、電極に結びつく力が半分であるので、選択的に除去できる。）。また、第１の電極部２および第２の電極部３の両方で、ソース電極２２またはドレイン電極２３の一方に結びついている半導体素子４が生じることもある。このような半導体素子４も無効であるので、不都合がなければ放置しておいてよい。不都合であれば、ソース電極２２およびドレイン電極２３を細い帯状にするなど、電極の形状を工夫することによって、このような結びつき方をする半導体素子４を減らすことができる。
次に、ソース電極２２およびドレイン電極２３を陰極（カソード）にして電解めっき、例えばニッケルめっきを行い、図１０（ｃ）に示すように、第１の電極部２および第２の電極部３と、ソース電極２２およびドレイン電極２３との各接触部にめっき層２２ｃおよび２３ｃを形成する。これによって、半導体素子４とソース電極２２およびドレイン電極２３との接触が、磁力で結びついているだけの状態から、めっき層２２ｃおよび２３ｃによって確実に固定された状態に変化し、電気的接続がさらに低抵抗化される。
このように半導体素子４を配置後、その状態を維持したまま、すみやかにめっきを行うためには、電解めっき液に半導体素子４を分散させて分散液を調製し、図９（ｂ）に示した工程を行うのがよい。そして半導体素子４がソース電極２２およびドレイン電極２３上に配置された頃合を見計らって短時間通電して、半導体素子４をめっき層２２ｃおよび２３ｃで固定するのがよい。
次に、図１０（ｄ）に示すように、例えばＴＦＴの作製などで一般的に用いられる作製方法によって、酸化シリコンＳiＯ2や窒化シリコンＳiＮxなどからなるゲート絶縁膜２４を形成し、続いて金属からなるゲート電極２５を形成する。ゲート電極２５は、半導体素子４の半導体部１に効果的な電界を作用させることのできる位置と大きさで形成する。このようにして、特性の優れた電界効果トランジスタ、例えばＴＦＴを安価に製造することができる。この際、半導体素子４の断面が楕円形や長方形などの平べったい形であれば、半導体部１全体にゲート電界を作用させやすい利点がある。
本実施の形態では、電界効果トランジスタがトップゲート型トランジスタである例を示したが、ボトムゲート型トランジスタまたはデュアルゲート型トランジスタであってもよい。ボトムゲート型トランジスタを構成するには、例えば、表面に酸化シリコンからなる絶縁層が形成されたシリコン基板を用い、不純物のドーピングによって導電性を有し、ゲート電極として機能する領域を基板内に形成すればよい。
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
本発明の半導体素子、および電界効果トランジスタなどの半導体装置は、カーボンナノチューブや酸化亜鉛ナノロッドなどの、従来の棒状半導体素子、およびそれを用いる半導体装置の問題点を解消し、トランジスタ、抵抗、ダイオードなどの作製を可能にし、次世代機能性デバイスの実現に寄与できる。
本発明の実施の形態１に基づく半導体素子を示す斜視図である。 同、半導体素子の作製工程のフローを示す断面図である。 同、半導体素子の作製工程のフローを示す断面図である。 同、半導体素子の作製工程のフローを示す断面図である。 本発明の実施の形態２に基づく半導体素子の作製工程のフローを示す斜視図および断面図である。 同、半導体素子の作製工程のフローを示す断面図である。 同、半導体素子の作製工程のフローを示す断面図である。 本発明の実施の形態３に基づく電界効果トランジスタの構造を示す断面図である。 同、電界効果トランジスタの作製工程のフローを示す断面図および平面図である。 同、電界効果トランジスタの作製工程のフローを示す断面図である。 非特許文献１に示されているＦＥＴの構造を示す斜視図（ａ）、および非特許文献２に示されているＦＥＴの構造を示す斜視図および部分拡大平面図（ｂ）である。
符号の説明
１…半導体部、２…第１の電極部、３…第２の電極部、４…半導体素子、
１１…半導体部、１１ａ…ｐ型半導体部、１１ｂ…ｎ型半導体部、
１２…第１の電極部、１３…第２の電極部、１４…半導体素子、
２０…電界効果トランジスタ、２１…絶縁性基板、２２…ソース電極、
２２ａ…ソース電極主部、２２ｂ…帯磁した磁性体層、２２ｃ…めっき層、
２３…ドレイン電極、２３ａ…ドレイン電極主部、２３ｂ…帯磁した磁性体層、
２３ｃ…めっき層、２４…ゲート絶縁膜、２５…ゲート電極、
３０…電界効果トランジスタ、３１…半導体部、３２…第１の電極部、
３３…第２の電極部、３４…半導体素子、３５、３６…めっき層、５０…基板、
５１…シード層、５１ａ…クロム層、５１ｂ…銅層、５２…フォトレジスト層、
５２ａ…露光部分（細孔になる領域）、５２ｂ…非露光部分、５３…フォトマスク、
５４…多数の細孔が形成されたフォトレジスト層、５５…細孔、
６０…モールド主部（導電性基材）、６１…アルミニウム層、
６２…陽極酸化ポーラスアルミナ層、６３…細孔、６４…モールド凸部（柱状の金属）、
６５…モールド、６６…樹脂層、６７…成形された樹脂層、
６８…多数の細孔が形成され硬化した樹脂層、６９…細孔、１０１…ソース電極、
１０２…ドレイン電極、１０３…カーボンナノチューブ（ＣＮＴ）

Claims (24)

  1. 非磁性半導体材料からなる半導体部と、
    磁性導体材料からなり、前記半導体部の両側に存在する対向面のそれぞれに連結して いる第１及び第２の電極部と
    を有する、半導体素子。
  2. 棒状又は帯状の形状を有する、請求項１に記載した半導体素子。
  3. 前記半導体部の長さがナノサイズである、請求項１に記載した半導体素子。
  4. 前記非磁性半導体材料が酸化亜鉛ＺnＯである、請求項１に記載した半導体素子。
  5. 前記半導体部がｐ型半導体部とｎ型半導体部とからなる、請求項１に記載した半導体素子。
  6. 型材に設けられた細孔中に磁性導体材料を堆積させ、第１の電極部を形成する工程と 、
    前記細孔中で前記第１の電極部に連結して非磁性半導体材料を堆積させ、半導体部を 形成する工程と、
    前記細孔中で前記半導体部に連結して磁性導体材料を堆積させ、第２の電極部を形成 する工程と、
    前記型材を除去する工程と
    を順に行い、前記半導体部の両側に存在する対向面のそれぞれに前記第１の電極部及び前記第２の電極部が連結している半導体素子を製造する、半導体素子の製造方法。
  7. 前記型材として、リソグラフィによって前記細孔を形成したレジスト層、又はリソグラフィとエッチング法によって前記細孔を形成した樹脂層を用い、溶媒を用いて前記型材を溶解することによって前記型材除去工程を行う、請求項６に記載した半導体素子の製造方法。
  8. 前記型材として、リソグラフィとエッチング法によって前記細孔を形成した酸化シリコン層を用い、強塩基水溶液を用いて前記型材を溶解することによって前記型材除去工程を行う、請求項６に記載した半導体素子の製造方法。
  9. 前記型材として陽極酸化ポーラスアルミナ層を用い、強塩基水溶液を用いて前記型材を溶解することによって前記型材除去工程を行う、請求項６に記載した半導体素子の製造方法。
  10. 凹凸パターンが形成されたモールドを作製する工程と、
    前記型材の構成材料に前記モールドを押し当て、前記凹凸パターンを転写して、前記 細孔を有する前記型材を形成する工程と
    を有する、請求項６に記載した半導体素子の製造方法。
  11. 前記型材の構成材料として樹脂を用い、前記樹脂からなる層に前記凹凸パターンを転写する工程と、前記転写中、及び／又は前記転写後、前記樹脂層を硬化させる工程とによって前記型材を形成し、溶媒を用いて前記型材を溶解することによって前記型材除去工程を行う、請求項１０に記載した半導体素子の製造方法。
  12. 前記モールドを、
    前記モールドの主部となる導電性基体上にアルミニウム層を形成する工程と、
    前記アルミニウム層を陽極酸化して、陽極酸化ポーラスアルミナ層に変化させる工程 と、
    前記陽極酸化ポーラスアルミナ層の細孔中にめっき法によって柱状の金属を堆積させ る工程と、
    前記陽極酸化ポーラスアルミナ層を溶解除去し、前記柱状の金属を前記モールドの凸 部として露出させる工程と
    によって作製する、請求項１０に記載した半導体素子の製造方法。
  13. 前記モールドを、
    前記モールドの主部となる導電性基体上にレジスト層又は樹脂層を形成する工程と、
    リソグラフィによって前記レジスト層に細孔を形成する工程、又はリソグラフィとエ ッチング法によって前記樹脂層に細孔を形成する工程と、
    前記細孔中にめっき法によって柱状の金属を堆積させる工程と、
    前記レジスト層又は前記樹脂層を溶解除去し、前記柱状の金属を前記モールドの凸部 として露出させる工程と
    によって作製する、請求項１０に記載した半導体素子の製造方法。
  14. 前記モールドとして、表面の酸化シリコン層中にリソグラフィとエッチング法によって前記凹凸パターンを形成したシリコン基板を用いる、請求項１０に記載した半導体素子の製造方法。
  15. 前記磁性導体材料及び／又は非磁性半導体材料を、めっき法、蒸着法、スパッタリング法、又はＣＶＤ法（化学気相成長法）によって堆積させる、請求項６に記載した半導体素子の製造方法。
  16. 請求項１〜５のいずれか１項に記載した半導体素子と、
    帯磁した磁性体層を有するソース電極と、
    帯磁した磁性体層を有するドレイン電極と、
    ゲート絶縁膜と、
    前記半導体素子の前記半導体部に作用する電界を印加するゲート電極と
    を有し、前記半導体素子が、前記ソース電極と前記ドレイン電極との間をつなぐように、それぞれの電極に対し前記第１の電極部及び前記第２の電極部において磁力で接触している、電界効果トランジスタ。
  17. 前記半導体素子と前記ソース電極及び前記ドレイン電極との各接触部にめっき層が形成され、接触が固定され、前記半導体素子と前記ソース電極及び前記ドレイン電極との電気的接続が低抵抗化されている、請求項１６に記載した電界効果トランジスタ。
  18. 薄膜トランジスタとして構成されている、請求項１６に記載した電界効果トランジスタ。
  19. 請求項１〜５のいずれか１項に記載した半導体素子と、
    各電極が帯磁した磁性体層を有する対向電極と
    を有し、前記半導体素子が、前記対向電極間をつなぐように、前記各電極に対し前記第１の電極部及び前記第２の電極部において磁力で接触している、半導体装置。
  20. 前記半導体素子と前記対向電極の各電極との各接触部にめっき層が形成され、接触が固定され、前記半導体素子と前記対向電極の各電極との電気的接続が低抵抗化されている、請求項１９に記載した半導体装置。
  21. 抵抗装置又はダイオード装置として構成されている、請求項１９に記載した半導体装置。
  22. 帯磁した磁性体層を有するソース電極を形成する工程と、
    帯磁した磁性体層を有するドレイン電極を形成する工程と、
    請求項１〜５のいずれか１項に記載した半導体素子を分散させた分散液に前記ソース 電極及び前記ドレイン電極を接触させ、前記ソース電極と前記ドレイン電極との間をつ なぐように、それぞれの電極に対し前記第１の電極部及び前記第２の電極部において磁 力で接触する配置を、前記半導体素子に自己整合的に形成させる工程と、
    ゲート絶縁膜を形成する工程と、
    前記半導体素子の前記半導体部に作用する電界を印加するゲート電極を形成する工程 と
    を有する、電界効果トランジスタの製造方法。
  23. 前記半導体素子と前記ソース電極及び前記ドレイン電極との各接触部にめっき層を形成する工程を行う、請求項２２に記載した電界効果トランジスタの製造方法。
  24. 前記の帯磁した磁性体層を形成するに際し、硬質磁性材料層を形成し、前記硬質磁性材料層に磁場を作用させ、前記硬質磁性材料層を帯磁させて前記磁性体層に変化させる、請求項２２に記載した電界効果トランジスタの製造方法。
JP2008280811A 2008-10-31 2008-10-31 半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置 Pending JP2010109212A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008280811A JP2010109212A (ja) 2008-10-31 2008-10-31 半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008280811A JP2010109212A (ja) 2008-10-31 2008-10-31 半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置

Publications (1)

Publication Number Publication Date
JP2010109212A true JP2010109212A (ja) 2010-05-13

Family

ID=42298344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008280811A Pending JP2010109212A (ja) 2008-10-31 2008-10-31 半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置

Country Status (1)

Country Link
JP (1) JP2010109212A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012225660A (ja) * 2011-04-15 2012-11-15 Seiko Instruments Inc Ｘ線タルボ干渉計用位相型回折格子の製造方法
JP2013089863A (ja) * 2011-10-20 2013-05-13 Hitachi Chemical Co Ltd プリント配線板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012225660A (ja) * 2011-04-15 2012-11-15 Seiko Instruments Inc Ｘ線タルボ干渉計用位相型回折格子の製造方法
JP2013089863A (ja) * 2011-10-20 2013-05-13 Hitachi Chemical Co Ltd プリント配線板の製造方法

Similar Documents

Publication Publication Date Title
JP5763629B2 (ja) パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られるデバイス
Cui et al. Nanogap electrodes towards solid state single‐molecule transistors
EP2011572A2 (en) Method for forming catalyst nanoparticles for growing elongated nanostructures
US8022393B2 (en) Lithographic process using a nanowire mask, and nanoscale devices fabricated using the process
WO2007022359A2 (en) Vertical integrated silicon nanowire field effect transistors and methods of fabrication
JP2006508523A (ja) 自己整合型ナノチューブ電界効果トランジスタおよびこれを製造する方法
CN105161617B (zh) 一种平面结构的阻变存储器及其制备方法
KR20100025836A (ko) 나노선 다중채널 ｆｅｔ 소자의 제조방법
JP2007012665A (ja) カーボンナノ細線トランジスタの製造方法
JP2010109212A (ja) 半導体素子及びその製造方法、電界効果トランジスタ及びその製造方法、並びに半導体装置
WO2009008929A9 (en) Bistable nanoswitch
Tyagi Fabrication of tunnel junction-based molecular electronics and spintronics devices
KR100810983B1 (ko) 위치 선택적 수직형 나노선 성장 방법, 수직형 나노선을포함하는 반도체 나노 소자 및 이의 제조 방법
KR101173115B1 (ko) 탄소 나노 물질을 이용한 반도체 소자, 및 그 제조 방법
KR101319612B1 (ko) 탄소나노튜브 수평성장방법 및 이를 이용한 전계 효과 트랜지스터
KR101319613B1 (ko) 탄소나노튜브 수평성장방법 및 이를 이용하여 형성된 수평배선
CN107369651B (zh) 互补场效应晶体管及其制备方法和像素电路
CN108933082B (zh) 晶体管及其制作方法
Stucchi-Zucchi et al. Silicon Nanowire Technologies: brief review, home-made solutions and future trends
CN109560125A (zh) 金属堆叠源漏电极场效应管及其制作方法
JP2005324325A (ja) ナノ構造体、電子放出素子及びカーボンナノチューブデバイスの製造方法
CN209312775U (zh) 一种具有自对准栅电极结构的场效应管
Nipane et al. Atomic Layer Etching (ALE) of WSe2 Yielding High Mobility p-FETs
CN110603646B (zh) 隧穿场效应晶体管及其制备方法
CN114843402A (zh) 基于纳米材料的n型晶体管及制备方法