JP2010103380A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010103380A
JP2010103380A JP2008275002A JP2008275002A JP2010103380A JP 2010103380 A JP2010103380 A JP 2010103380A JP 2008275002 A JP2008275002 A JP 2008275002A JP 2008275002 A JP2008275002 A JP 2008275002A JP 2010103380 A JP2010103380 A JP 2010103380A
Authority
JP
Japan
Prior art keywords
semiconductor chip
die pad
semiconductor device
adhesive
layer side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008275002A
Other languages
English (en)
Inventor
Takeshi Sakamoto
岳史 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008275002A priority Critical patent/JP2010103380A/ja
Publication of JP2010103380A publication Critical patent/JP2010103380A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】半導体チップをダイパッド上に積層しリードにワイヤボンディングした半導体チップを積層する半導体装置において、下層側半導体チップを接着する接着剤の当該半導体チップの上面へのはみ出しを防止し、ワイヤボンディングの接続信頼性を向上させる。
【解決手段】ダイパッド21に積層した上層側の第２の半導体チップ12の少なくとも一側の端部が下層側の第１の半導体チップ11よりも外方へ突出しており、第２の半導体チップ12の突出端部を支持するアップセット部24がダイパッド21に設けられており、アップセット部24以外のダイパッド21は平坦である半導体装置とする。
【選択図】図１

Description

本発明は、チップ積層型の半導体装置に関し、特に半導体チップをリードフレームのダイパッド上に積層しリードにワイヤボンディングした半導体装置に関する。
近年の電子機器の高機能化に対応するために半導体装置の高集積化が進んでおり、そのなかに半導体チップを複数重ねるチップ積層型の半導体装置がある。
図６は従来のチップ積層型の半導体装置（半導体パッケージ）の断面図である。リードフレームのダイパッド２１上に接着剤５１により第１の半導体チップ１１を固着し、第１の半導体チップ１１の上に接着剤５２により第２の半導体チップ１２を固着している。また第１の半導体チップ１１および第２の半導体チップ１２を各々ワイヤ４１によりリード３１に接続することにより、外部に接続可能とするとともに、第１の半導体チップ１１と第２の半導体チップ１２とを直接ワイヤ４１で接続して高速な電気信号を通すようにしている。そしてこれらの部品をモールド樹脂７１により封止している。
図示したように、下層の第１の半導体チップ１１上の電極部とリード３１とをワイヤ４１で接続する場合、上層の第２の半導体チップ１２は第１半導体チップ１１上にオフセットして配置する必要がある。第１および第２の半導体チップ１１，１２の大きさによっては、第２の半導体チップ１２の一辺または二辺または三辺に相応する端部が第１の半導体チップ１１の外側に庇状に突出する。
特許文献１には基板またはリードフレーム上に半導体チップを積層して搭載した半導体装置が開示されている。図７に示す半導体装置では、リードフレームのダイパッド２１に凹部２２を設け、凹部２２内に第１の半導体チップ１１を接着剤５１により固着し、第２の半導体チップ１２は第１の半導体チップ１１の上および凹部２２外のダイパッド２１上に接着剤５２により固着している。第２の半導体チップ１２の二辺（または三辺）は第１の半導体チップ１１の外側に庇状に突出しており、この第２の半導体チップ１２の上面の電極部をワイヤ４１によりリード３１に接続するとともに、第２の半導体チップ１２で覆われていない第１の半導体チップ１１の図示しない二辺（または一辺）の上面の電極部をワイヤによりリード３１に接続している。図８に示すように、ダイパッド２１の凹部２２の底面の一部（または全部）を取り除いて開口部２５を設けた半導体装置もある。
ここで、半導体チップとリード等の外部接続用導体とのワイヤ接続には一般に金ワイヤが用いられており、半導体チップの電極部たるアルミパッドと金ワイヤとは通常、熱圧着法により接続されている。この接続の際に、金とアルミニウムとの合金化層の生成を加速して接続部の信頼性を強化するために、超音波による振動を加えている。
図７および図８に示した各半導体装置でも、第１および第２の半導体チップ１１，１２の上面の電極部をワイヤ４１によりリード３１に接続する際に超音波振動を加えるのであるが、下層の第１の半導体チップ１１の外側に突出した第２の半導体チップ１２の端部をダイパッド２１で支持しているので、図６に示す半導体装置に比べて、超音波振動による接合強度を向上させることができる。
特開２００１−１２７２４４公報
しかしながら、図７に示す半導体装置では、上述のように凹部２２に第１の半導体チップ１１をはめ込む構造となっているため、凹部２２および／または第１の半導体チップ１１の加工精度のばらつきで両者間の隙間が狭くなると、凹部２２から接着剤５１が溢れ出し、第１の半導体チップ１１の上面の電極部を覆い、それにより第１の半導体チップ１１のワイヤ接合が不十分になり、接続部の信頼性が低下することがある。
接着剤５１の溢れ出しを避けるためにフィルム状の接着材を用いることが考えられるが、その場合は、第１の半導体チップ１１の外側面と凹部２２の内面との間に空隙ができ、トランスファーモールド工法でモールド樹脂７１が充填されない未充填領域となり、水蒸気爆発によるモールド樹脂の破壊やダイパッド剥離といった不具合が発生する。
図８に示す半導体装置は、必要量以上の接着剤５１を開口部２５から逃がす構造となっているが、接着剤５１の粘性が低いと第１の半導体チップ１１を固定するに足る量を凹部２２内に留めておくことは困難であり、逆に接着剤５１の粘性が高いと開口部２５へと逃げられず、第１の半導体チップ１１の上面にはみ出し、電極部を覆ってしまう。
本発明は、上記問題に鑑み、半導体チップを積層する半導体装置において、下層側半導体チップを接着する接着剤の当該半導体チップの上面へのはみ出しを防止し、ワイヤボンディングの接続信頼性を向上することを目的とする。
上記目的を達成するために、本発明の半導体装置は、ダイパッドおよびその外周側に配列されたリードと、前記ダイパッド上に接着剤を介して積層された２層の半導体チップと、前記半導体チップとリードのインナーリード部とを電気的に接続したワイヤと、前記ダイパッドと半導体チップとワイヤとインナーリード部とを封止したモールド樹脂とを有した積層型の半導体装置において、上層側半導体チップの少なくとも一側の端部が下層側半導体チップよりも外方へ突出しており、前記上層側半導体チップの突出端部を支持するアップセット部が前記ダイパッドに設けられており、前記アップセット部以外のダイパッドは平坦であることを特徴とする。
ダイパッドのアップセット部は、上層側半導体チップの突出端部の内で、ワイヤ接続される電極部を有した突出端部のみを支持するように設けられていることを特徴とする。
ダイパッド上に下層側半導体チップを固着した接着剤は、前記下層側半導体チップの外周側まで拡がっていることを特徴とする。
また本発明の半導体装置の製造方法は、ダイパッドおよびその外周側に配列されたリードと、前記ダイパッド上に接着剤を介して積層された２層の半導体チップと、前記半導体チップとリードのインナーリード部とを電気的に接続したワイヤと、前記ダイパッドと半導体チップとワイヤとインナーリード部とを封止したモールド樹脂とを有した積層型の半導体装置の製造方法であって、
（１）所定の端部にアップセット部が設けられ接着剤が塗布されたダイパッド上に下層側半導体チップを、その外側面が前記アップセット部に接するように且つ前記接着剤が前記下層側半導体チップの外周側まで漏出するように配置して固着する工程と、
（２）接着剤が塗布された前記下層側半導体チップの上に上層側半導体チップを、前記アップセット部に対応する端部が前記下層側半導体チップよりも外方へ突出し当該アップセット部に支持されるように配置して固着する工程と、
（３）前記下層側および上層側の半導体チップの電極部と前記インナーリード部とをワイヤにより接続する工程と、
（４）前記ダイパッドと下層側および上層側の半導体チップとワイヤとインナーリード部とを樹脂封止する工程と、を有することを特徴とする。
上記の各構成によれば、接着剤を塗布したダイパッド上に下層側半導体チップを搭載する際に、下層側半導体チップの下および下層側半導体チップとアップセット部との間に接着剤を充填しながら、必要量以上に存在する接着剤はアップセット部が存在しない平坦領域へと逃がすこととなり、前記接着剤の下層側半導体チップの上面へのはみ出し、電極部への付着は抑えられる。
本発明によれば、リードフレームタイプのチップ積層型半導体装置において、下層側半導体チップを接着する接着剤をチップ下およびアップセット部との間に充填しながら、当該下層側半導体チップの上面へのはみ出し、電極部への付着を抑えることができるため、超音波接合によるワイヤボンディングの接続信頼性が向上し、高信頼性を持つ半導体装置を実現できる。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１(a)は本発明の第１の実施形態の半導体装置の断面図、図１(b)は同半導体装置の一部を示す平面図である。この半導体装置は、ダイパッド２１およびその外周側に配列されたリード３１と、ダイパッド２１上に接着剤５１，５２を用いて積層された第１の半導体チップ１１および第２の半導体チップ１２とを有している。また第１の半導体チップ１１および第２の半導体チップ１２とリード３１のインナーリード部とを電気的に接続したワイヤ４１と、ダイパッド２１と第１の半導体チップ１１および第２の半導体チップ１２とワイヤ４１とリード３１のインナーリード部とを封止したモールド樹脂７１とを有している。ダイパッド２１、第１の半導体チップ１１、第２の半導体チップ１２は、それぞれ長方形であり、それぞれの辺が互いに平行になるように配置されている。
上層側の第２の半導体チップ１２は、その一側（以下、一方という）も端部が下層側の第１の半導体チップ１１よりも外方へ庇状に突出しており、残りの三方の端部が第１の半導体チップ１１上にあって、第１の半導体チップ１１の三方の端部が第２の半導体チップ１２よりも外方へ突出している。第２の半導体チップ１２の突出端部はダイパッド２１のアップセット部２４で支持されている。
第２の半導体チップ１２には、アップセット部２４上に載った端部を含む三方の端部の上面に電極パッド６２がある。第１の半導体チップ１１には、第２の半導体チップ１２によって覆われていない端部であってアップセット部２４から離れた箇所の上面に電極パッド６１がある。
なお、ダイパッド２１と複数のリード３１とダイパッド２１のコーナ部に繋がった吊りリード３５とはそれぞれ、リードフレームの一部であり、既にカットされている図示しないフレーム部で連結して一体に形成される。
このダイパッド２１の一方の端部に上述のアップセット部２４がある。アップセット部２４は、ベース部分（アップセット部２４でない平坦な領域を相対的にこう呼ぶこととする）からほぼ垂直方向に立ち上がり、続いてベース部分に沿う方向に延びている。かかるアップセット部２４は、プレス曲げ加工、あるいはエッチング加工等により容易に形成される。
上記の半導体装置を製造する際には、まず、ダイパッド２１のベース部分に接着剤５１を塗布したうえで、第１の半導体チップ１１をその一方の端部の外側面がアップセット部２４の立上り部分に接するように搭載する。このときに、接着剤５１はベース部分の平坦面に沿って自由に流れ、第１の半導体チップ１１の下に十分に確保されながら、余剰分は第１の半導体チップ１１の外側まで漏れ出るが、第１の半導体チップ１１の上面にまで溢れ出て電極パッド６１に付着することはない。一方で第１の半導体チップ１１とアップセット部２４の立上り部分との間にも接着剤５１が充填される。この箇所の接着剤５１は第１の半導体チップの上面にあふれ出ても構わない。アップセット部２４に接した端部には電極パッド６１は存在しないためである。
次に、第１の半導体チップ１１の上面または第２の半導体チップ１２の底面に接着剤５２を塗布したうえで、第１の半導体チップ１１上に第２の半導体チップ１２を上述のようにオフセットして搭載する。このとき、第１の半導体チップ１１やアップセット部２４の加工精度のばらつき及び接着剤５１の塗布ばらつきにより、第１の半導体チップ１１の上面とアップセット部２４の上面との高さに差があっても、接着剤５２によって吸収されることになり、第２の半導体チップ１２は第１の半導体チップ１１およびアップセット部２４の上に確実に固定される。
次に、第１の半導体チップ１１上の電極パッド６１とインナーリード（３１）、第２の半導体チップ１２上の電極パッド６２とインナーリード（３１）、第１の半導体チップ１１の電極パッド６１と第２の半導体チップ１２の電極パッド６２を、各々、ワイヤ４１により超音波を用いて接続する。このとき、第１の半導体チップ１１はダイパッド２１のベース部分に接着剤５１によって確実に固着されており、かつ、第１の半導体チップ１１上の電極パッド６１には接着剤５１は付着しておらず、第２の半導体チップ１２の突出端部はアップセット部２４によって支持されているため、電極パッド６１、６２に対する超音波によるワイヤ４１接合を確実に行うことができ、その接続部の信頼性が向上する。
次に、ダイパッド２１と第１の半導体チップ１１と第２の半導体チップ１２とインナーリード（３１）とをモールド樹脂７１で封止する。このとき、第１の半導体チップ１１とアップセット部２４の立上り部分との間には接着剤５１が隙間なく充填されているため、トランスファーモールド工法でモールド樹脂７１が充填されない未充填領域となることはなく、水蒸気爆発によるモールド樹脂７１の破壊やダイパッド２１の剥離といった不具合は発生しない。
図２は本発明の第２の実施形態の半導体装置の一部を示す平面図である。この半導体装置では、上層側の第２の半導体チップ１２は、その隣り合う二方の端部が下層側の第１の半導体チップ１１よりも外方へ庇状に突出しており、その突出端部はダイパッド２１のアップセット部２４で支持されている。このためにアップセット部２４もダイパッド２１の隣り合う二方の端部に設けられている。
第１の半導体チップ１１はその二方の端部の外側面がアップセット部２４の立上り部分に接するように、ベース部に搭載されている。第２の半導体チップ１２には、アップセット部２４上に載った端部を含む四方の端部の上面に電極パッド６２がある。このほかは第１の実施形態の半導体装置と同様である。この第２の実施形態の半導体装置でも、第１の実施形態の半導体装置と同様の効果が得られる。
図３(a)は本発明の第３の実施形態の半導体装置の断面図、図３(b)は同半導体装置の一部を示す平面図である。この半導体装置では、上層側の第２の半導体チップ１２は、その背反する二方の端部が下層側の第１の半導体チップ１１よりも外方へ庇状に突出しており、その突出端部はダイパッド２１のアップセット部２４で支持されている。このためにアップセット部２４もダイパッド２１の背反する二方の端部に設けられている。
第１の半導体チップ１１はその二方の端部の外側面がアップセット部２４の立上り部分に接するように、ベース部に搭載されている。第１の半導体チップ１１には、第２の半導体チップ１２によって覆われていない、二方の端部の上面に電極パッド６１がある。第２の半導体チップ１２には、アップセット部２４上に載った端部を含む三方の端部の上面に電極パッド６２がある。このほかは第１の実施形態の半導体装置と同様である。この第３の実施形態の半導体装置でも、第１の実施形態の半導体装置と同様の効果が得られる。
図４は本発明の第４の実施形態の半導体装置の一部を示す平面図である。この半導体装置では、上層側の第２の半導体チップ１２は、その三方の端部が下層側の第１の半導体チップ１１よりも外方へ庇状に突出しており、その突出端部はダイパッド２１のアップセット部２４で支持されている。このためにアップセット部２４もダイパッド２１の三方の端部にコの字型に設けられている。
第１の半導体チップ１１はその三方の端部の外側面がアップセット部２４の立上り部分に接するように、ベース部に搭載されている。第１の半導体チップ１１には、第２の半導体チップ１２によって覆われていない、一方の端部の上面に電極パッド６１がある。第２の半導体チップ１２には、アップセット部２４上に載った三方の端部を含む四方の端部の上面に電極パッド６２がある。このほかは第１の実施形態の半導体装置と同様である。この第４の実施形態の半導体装置でも、第１の実施形態の半導体装置と同様の効果が得られる。
なお、図５に示すように、第２の実施形態の半導体装置と同様に、上層側の第２の半導体チップ１２の二方（あるいは三方）の端部が下層側の第１の半導体チップ１１よりも外方へ庇状に突出していても、ワイヤボンディングするための電極パッド部が存在しない突出端部であれば必ずしも下方から支持する必要はなく、その箇所にアップセット部を設ける必要はない。このことは他の実施形態の半導体装置についても同様である。
本発明は、高集積化が求められるチップ積層型の半導体装置において、製造の容易性を損なうことなくワイヤ接合部の高信頼性を実現できるので有用である。
本発明の第１の実施形態の半導体装置の断面図および平面図 本発明の第２の実施形態の半導体装置の平面図 本発明の第３の実施形態の半導体装置の断面図および平面図 本発明の第４の実施形態の半導体装置の平面図 図２の半導体装置の変形例を示す平面図 従来の積層型半導体装置の断面図 従来の他の積層型半導体装置の断面図 従来のさらに他の積層型半導体装置の断面図
符号の説明
１１ 半導体チップ
１２ 半導体チップ
２１ ダイパッド
２４ アップセット部
３１ リード
４１ ワイヤ
５１ 接着剤
５２ 接着剤
６１ 電極パッド
６２ 電極パッド
７１ モールド樹脂

Claims (4)

  1. ダイパッドおよびその外周側に配列されたリードと、前記ダイパッド上に接着剤を介して積層された２層の半導体チップと、前記半導体チップとリードのインナーリード部とを電気的に接続したワイヤと、前記ダイパッドと半導体チップとワイヤとインナーリード部とを封止したモールド樹脂とを有した積層型の半導体装置において、
    上層側半導体チップの少なくとも一側の端部が下層側半導体チップよりも外方へ突出しており、前記上層側半導体チップの突出端部を支持するアップセット部が前記ダイパッドに設けられており、前記アップセット部以外のダイパッドは平坦であることを特徴とする半導体装置。
  2. ダイパッドのアップセット部は、上層側半導体チップの突出端部の内で、ワイヤ接続される電極部を有した突出端部のみを支持するように設けられていることを特徴とする請求項１記載の半導体装置。
  3. ダイパッド上に下層側半導体チップを固着した接着剤は、前記下層側半導体チップの外周側まで拡がっていることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  4. ダイパッドおよびその外周側に配列されたリードと、前記ダイパッド上に接着剤を介して積層された２層の半導体チップと、前記半導体チップとリードのインナーリード部とを電気的に接続したワイヤと、前記ダイパッドと半導体チップとワイヤとインナーリード部とを封止したモールド樹脂とを有した積層型の半導体装置の製造方法であって、
    （１）所定の端部にアップセット部が設けられ接着剤が塗布されたダイパッド上に下層側半導体チップを、その外側面が前記アップセット部に接するように且つ前記接着剤が前記下層側半導体チップの外周側に漏出するように配置して固着する工程と、
    （２）接着剤が塗布された前記下層側半導体チップの上に上層側半導体チップを、前記アップセット部に対応する端部が前記下層側半導体チップよりも外方へ突出し当該アップセット部に支持されるように配置して固着する工程と、
    （３）前記下層側および上層側の半導体チップの電極部と前記インナーリード部とをワイヤにより接続する工程と、
    （４）前記ダイパッドと下層側および上層側の半導体チップとワイヤとインナーリード部とを樹脂封止する工程と、を有することを特徴とする半導体装置の製造方法。
JP2008275002A 2008-10-27 2008-10-27 半導体装置 Pending JP2010103380A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008275002A JP2010103380A (ja) 2008-10-27 2008-10-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008275002A JP2010103380A (ja) 2008-10-27 2008-10-27 半導体装置

Publications (1)

Publication Number Publication Date
JP2010103380A true JP2010103380A (ja) 2010-05-06

Family

ID=42293755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008275002A Pending JP2010103380A (ja) 2008-10-27 2008-10-27 半導体装置

Country Status (1)

Country Link
JP (1) JP2010103380A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232552A (ja) * 2012-04-27 2013-11-14 Lapis Semiconductor Co Ltd 半導体装置及び計測機器
US9787250B2 (en) 2012-04-27 2017-10-10 Lapis Semiconductor Co., Ltd. Semiconductor device and measurement device
JP2021015981A (ja) * 2020-09-30 2021-02-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232552A (ja) * 2012-04-27 2013-11-14 Lapis Semiconductor Co Ltd 半導体装置及び計測機器
US9787250B2 (en) 2012-04-27 2017-10-10 Lapis Semiconductor Co., Ltd. Semiconductor device and measurement device
US10243515B2 (en) 2012-04-27 2019-03-26 Lapis Semiconductor Co., Ltd. Semiconductor device and measurement device
US10622944B2 (en) 2012-04-27 2020-04-14 Lapis Semiconductor Co., Ltd. Semiconductor device and measurement device
JP2021015981A (ja) * 2020-09-30 2021-02-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP7028938B2 (ja) 2020-09-30 2022-03-02 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2022068291A (ja) * 2020-09-30 2022-05-09 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP7346627B2 (ja) 2020-09-30 2023-09-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JP5557204B2 (ja) 集積回路パッケージシステムおよびその製造システム
KR100825784B1 (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
US20100140786A1 (en) Semiconductor power module package having external bonding area
US7564123B1 (en) Semiconductor package with fastened leads
TWI613782B (zh) 半導體裝置
TWI429054B (zh) 具有偏置堆疊之積體電路封裝系統
JP5387715B2 (ja) 半導体デバイス
TWI524438B (zh) 具有導線架的積體電路封裝系統及其製造方法
JP2010103380A (ja) 半導体装置
JP2018190882A (ja) 半導体装置
JPWO2013136388A1 (ja) 半導体装置
JP4716836B2 (ja) 半導体装置
JP2007287809A (ja) 積層型半導体装置及び積層型半導体装置の製造方法
JP4995764B2 (ja) リード支持型半導体パッケージ
JP2005311099A (ja) 半導体装置及びその製造方法
KR100337455B1 (ko) 반도체패키지
KR20130004395U (ko) 반도체 패키지
KR20060059575A (ko) 다이패드에 미세 돌기가 형성된 반도체 패키지
TWI382509B (zh) 無外接腳式半導體封裝構造
US7291927B2 (en) Dual chips stacked packaging structure
KR20020022267A (ko) 반도체패키지
JP4096778B2 (ja) マルチチップパッケージ
JP2006019652A (ja) 半導体装置
KR101040311B1 (ko) 반도체 패키지 및 그 형성 방법
JP4141941B2 (ja) 半導体装置