JP2010098593A - 可変フィルタ - Google Patents
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Abstract
【課題】容量回路から発生する歪みを抑圧することができる可変フィルタを得ることを目的とする。
【解決手段】シャントに装荷されている複数の容量回路のうち、少なくとも1つの容量回路が固定キャパシタ7で構成され、その他の容量回路が可変容量素子8a〜8cで構成されている。これにより、シャントに装荷されている容量回路から発生する歪みを抑圧することができる。特に、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としている。これにより、固定キャパシタ7の前段の可変容量素子8a〜8cから発生する歪みを固定キャパシタ7で抑圧することができる。
【選択図】図1
【解決手段】シャントに装荷されている複数の容量回路のうち、少なくとも1つの容量回路が固定キャパシタ7で構成され、その他の容量回路が可変容量素子8a〜8cで構成されている。これにより、シャントに装荷されている容量回路から発生する歪みを抑圧することができる。特に、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としている。これにより、固定キャパシタ7の前段の可変容量素子8a〜8cから発生する歪みを固定キャパシタ7で抑圧することができる。
【選択図】図1
Description
この発明は、低歪み特性を有する可変フィルタに関するものである。
図12は以下の特許文献1に開示されている従来の可変フィルタを示す構成図である。
図12において、101は入力端子、102は出力端子、103は制御電圧端子であり、キャパシタ104a〜104e及びインダクタ105a〜105dがハイパスフィルタ(HPF:High Pass Filter)を構成している。
また、キャパシタ104c及びインダクタ105bがハイパスフィルタの低域に減衰極を構成している。
図12において、101は入力端子、102は出力端子、103は制御電圧端子であり、キャパシタ104a〜104e及びインダクタ105a〜105dがハイパスフィルタ(HPF:High Pass Filter)を構成している。
また、キャパシタ104c及びインダクタ105bがハイパスフィルタの低域に減衰極を構成している。
インダクタ105c,105dは、ローパスフィルタ(LPF:Low Pass Filter)を構成している。また、可変容量ダイオード106a,106bは、抵抗107bを介して制御電圧端子103と接続されており、制御電圧端子103の印加電圧によって可変容量として動作する。
したがって、可変容量ダイオード106a,106bは、インダクタ105c,105dと共に可変LPFを構成している。
キャパシタ104eは、DCカット用コンデンサである。
図12の可変フィルタは、上記のように構成されているので、制御電圧端子103に印加される制御電圧を可変することにより、信号の周波数帯域幅が可変される。
したがって、可変容量ダイオード106a,106bは、インダクタ105c,105dと共に可変LPFを構成している。
キャパシタ104eは、DCカット用コンデンサである。
図12の可変フィルタは、上記のように構成されているので、制御電圧端子103に印加される制御電圧を可変することにより、信号の周波数帯域幅が可変される。
従来の可変フィルタは以上のように構成されているので、可変容量ダイオード106a,106bが制御電圧端子103の印加電圧によって可変容量として動作するが、可変容量素子である可変容量ダイオード106a,106bの非線形性により歪みが発生してしまうなどの課題があった。
この発明は上記のような課題を解決するためになされたもので、容量回路から発生する歪みを抑圧することができる可変フィルタを得ることを目的とする。
この発明に係る可変フィルタは、一端が複数のインダクタ間に接続され、他端が接地されている複数の容量回路のうち、少なくとも1つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されているようにしたものである。
この発明によれば、一端が複数のインダクタ間に接続され、他端が接地されている複数の容量回路のうち、少なくとも1つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されているようにしたので、複数の容量回路から発生する歪みを抑圧することができる効果がる。
実施の形態1.
図1はこの発明の実施の形態1による可変フィルタを示す構成図である。
図1において、入力端子1は周波数帯域を変更する信号を入力する端子である。
出力端子2は周波数帯域変更後の信号を出力する端子である。
制御電圧端子3a〜3cは制御電圧が印加される端子である。
DCカット用キャパシタ4a〜4eは信号に含まれている直流成分をカットする容量である。
5a〜5dは抵抗である。
図1はこの発明の実施の形態1による可変フィルタを示す構成図である。
図1において、入力端子1は周波数帯域を変更する信号を入力する端子である。
出力端子2は周波数帯域変更後の信号を出力する端子である。
制御電圧端子3a〜3cは制御電圧が印加される端子である。
DCカット用キャパシタ4a〜4eは信号に含まれている直流成分をカットする容量である。
5a〜5dは抵抗である。
インダクタ6a〜6eは入力端子1と出力端子2の間に直列に接続されている。
固定キャパシタ7は一端がインダクタ6dとインダクタ6eの間に接続され、他端が接地されている固定の容量回路である。
可変容量素子8aは一端がインダクタ6aとインダクタ6bの間に接続され、他端がDCカット用キャパシタ4cを介して接地されている可変の容量回路である。
可変容量素子8bは一端がインダクタ6bとインダクタ6cの間に接続され、他端がDCカット用キャパシタ4dを介して接地されている可変の容量回路である。
可変容量素子8cは一端がインダクタ6cとインダクタ6dの間に接続され、他端がDCカット用キャパシタ4eを介して接地されている可変の容量回路である。
固定キャパシタ7は一端がインダクタ6dとインダクタ6eの間に接続され、他端が接地されている固定の容量回路である。
可変容量素子8aは一端がインダクタ6aとインダクタ6bの間に接続され、他端がDCカット用キャパシタ4cを介して接地されている可変の容量回路である。
可変容量素子8bは一端がインダクタ6bとインダクタ6cの間に接続され、他端がDCカット用キャパシタ4dを介して接地されている可変の容量回路である。
可変容量素子8cは一端がインダクタ6cとインダクタ6dの間に接続され、他端がDCカット用キャパシタ4eを介して接地されている可変の容量回路である。
次に動作について説明する。
インダクタ6a〜6eは、ローパスフィルタ(LPF)を構成している。
また、シャントに装荷されている可変容量素子8a〜8cは、抵抗5b〜5dを介して制御電圧端子3a〜3cと接続されており、制御電圧端子3a〜3cの印加電圧によって可変容量として動作する。
したがって、可変容量素子8a〜8cは、インダクタ6a〜6e及び固定キャパシタ7と共に可変LPFを構成している。
インダクタ6a〜6eは、ローパスフィルタ(LPF)を構成している。
また、シャントに装荷されている可変容量素子8a〜8cは、抵抗5b〜5dを介して制御電圧端子3a〜3cと接続されており、制御電圧端子3a〜3cの印加電圧によって可変容量として動作する。
したがって、可変容量素子8a〜8cは、インダクタ6a〜6e及び固定キャパシタ7と共に可変LPFを構成している。
上記のように構成されている可変LPFは、制御電圧端子3a〜3cに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シャントに装荷されている可変容量素子8a〜8cは、自己の非線形性によって歪みを発生する。
したがって、シャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態1では、少なくとも一つの容量回路を固定キャパシタ7としている。このため、シャントに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態1では、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としている。このため、固定キャパシタ7の前段の可変容量素子8a〜8cから発生する歪みを固定キャパシタ7で抑圧することができる。
ただし、シャントに装荷されている可変容量素子8a〜8cは、自己の非線形性によって歪みを発生する。
したがって、シャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態1では、少なくとも一つの容量回路を固定キャパシタ7としている。このため、シャントに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態1では、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としている。このため、固定キャパシタ7の前段の可変容量素子8a〜8cから発生する歪みを固定キャパシタ7で抑圧することができる。
以上で明らかなように、この実施の形態1によれば、シャントに装荷されている複数の容量回路のうち、少なくとも1つの容量回路が固定キャパシタ7で構成され、その他の容量回路が可変容量素子8a〜8cで構成されているようにしたので、シャントに装荷されている容量回路から発生する歪みを抑圧することができる効果を奏する。
また、この実施の形態1によれば、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としているので、固定キャパシタ7の前段の可変容量素子8a〜8cから発生する歪みを固定キャパシタ7で抑圧することができる効果を奏する。
図1では、1つの容量回路が固定キャパシタ7で構成されている例を示したが、図2に示すように、2つの容量回路が固定キャパシタ7a,7bで構成されていてもよい。
即ち、図2の可変フィルタでは、2つの容量回路を可変容量素子8a,8bで構成し、可変容量素子8a,8bの後段の2つの容量回路を固定キャパシタ7a,7bで構成している。
図2の可変フィルタによれば、図1の可変フィルタよりも更に、シャントに装荷されている容量回路から発生する歪みを抑圧することができる。
即ち、図2の可変フィルタでは、2つの容量回路を可変容量素子8a,8bで構成し、可変容量素子8a,8bの後段の2つの容量回路を固定キャパシタ7a,7bで構成している。
図2の可変フィルタによれば、図1の可変フィルタよりも更に、シャントに装荷されている容量回路から発生する歪みを抑圧することができる。
実施の形態2.
図3はこの発明の実施の形態2による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
制御電圧端子3dは制御電圧が印加される端子である。
抵抗5eは制御電圧端子3dと接続されている抵抗である。
DCカット用キャパシタ11a〜11dは信号に含まれている直流成分をカットする容量である。
図3はこの発明の実施の形態2による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
制御電圧端子3dは制御電圧が印加される端子である。
抵抗5eは制御電圧端子3dと接続されている抵抗である。
DCカット用キャパシタ11a〜11dは信号に含まれている直流成分をカットする容量である。
固定キャパシタ12は一端が入力端子1と接続されている固定の容量回路である。
可変容量素子13aは一端が固定キャパシタ12と接続され、他端がDCカット用キャパシタ11aと接続されている可変の容量回路である。
可変容量素子13bは一端がDCカット用キャパシタ11bと接続され、他端が可変容量素子13cと接続されている可変の容量回路である。
可変容量素子13cは一端が可変容量素子13bと接続され、他端がDCカット用キャパシタ11cと接続されている可変の容量回路である。
可変容量素子13dは一端がDCカット用キャパシタ11cと接続され、他端がDCカット用キャパシタ11dと接続されている可変の容量回路である。
可変容量素子13aは一端が固定キャパシタ12と接続され、他端がDCカット用キャパシタ11aと接続されている可変の容量回路である。
可変容量素子13bは一端がDCカット用キャパシタ11bと接続され、他端が可変容量素子13cと接続されている可変の容量回路である。
可変容量素子13cは一端が可変容量素子13bと接続され、他端がDCカット用キャパシタ11cと接続されている可変の容量回路である。
可変容量素子13dは一端がDCカット用キャパシタ11cと接続され、他端がDCカット用キャパシタ11dと接続されている可変の容量回路である。
インダクタ14aは一端が固定キャパシタ12と可変容量素子13aの間に接続され、他端が接地されている。
インダクタ14bは一端がDCカット用キャパシタ11aとDCカット用キャパシタ11bの間に接続され、他端が接地されている。
インダクタ14cは一端が可変容量素子13bと可変容量素子13cの間に接続され、他端が接地されている。
インダクタ14dは一端がDCカット用キャパシタ11cと可変容量素子13dの間に接続され、他端が接地されている。
インダクタ14bは一端がDCカット用キャパシタ11aとDCカット用キャパシタ11bの間に接続され、他端が接地されている。
インダクタ14cは一端が可変容量素子13bと可変容量素子13cの間に接続され、他端が接地されている。
インダクタ14dは一端がDCカット用キャパシタ11cと可変容量素子13dの間に接続され、他端が接地されている。
次に動作について説明する。
インダクタ14a〜14dは、ハイパスフィルタ(HPF)を構成している。
また、シリーズに装荷されている可変容量素子13a〜13dは、抵抗5b〜5eを介して制御電圧端子3a〜3dと接続されており、制御電圧端子3a〜3dの印加電圧によって可変容量として動作する。
したがって、可変容量素子13a〜13dは、インダクタ14a〜14d及び固定キャパシタ12と共に可変HPFを構成している。
インダクタ14a〜14dは、ハイパスフィルタ(HPF)を構成している。
また、シリーズに装荷されている可変容量素子13a〜13dは、抵抗5b〜5eを介して制御電圧端子3a〜3dと接続されており、制御電圧端子3a〜3dの印加電圧によって可変容量として動作する。
したがって、可変容量素子13a〜13dは、インダクタ14a〜14d及び固定キャパシタ12と共に可変HPFを構成している。
上記のように構成されている可変HPFは、制御電圧端子3a〜3dに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シリーズに装荷されている可変容量素子13a〜13dは、自己の非線形性によって歪みを発生する。
したがって、シリーズに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態2では、少なくとも一つの容量回路を固定キャパシタ12としている。このため、シリーズに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態2では、シリーズに装荷されている複数の容量回路のうち、最も入力端子1に近い容量回路(入力電力が最も大きくなる入力側の容量回路)を固定キャパシタ12としている。このため、後段の可変容量素子13a〜13dから発生する歪みのレベルを小さくすることができる。
ただし、シリーズに装荷されている可変容量素子13a〜13dは、自己の非線形性によって歪みを発生する。
したがって、シリーズに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態2では、少なくとも一つの容量回路を固定キャパシタ12としている。このため、シリーズに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態2では、シリーズに装荷されている複数の容量回路のうち、最も入力端子1に近い容量回路(入力電力が最も大きくなる入力側の容量回路)を固定キャパシタ12としている。このため、後段の可変容量素子13a〜13dから発生する歪みのレベルを小さくすることができる。
以上で明らかなように、この実施の形態2によれば、シリーズに装荷されている複数の容量回路のうち、少なくとも1つの容量回路が固定キャパシタ12で構成され、その他の容量回路が可変容量素子13a〜13dで構成されているようにしたので、シリーズに装荷されている容量回路から発生する歪みを抑圧することができる効果を奏する。
また、この実施の形態2によれば、シリーズに装荷されている複数の容量回路のうち、最も入力端子1に近い容量回路を固定キャパシタ12としているので、後段の可変容量素子13a〜13dから発生する歪みのレベルを小さくすることができる効果を奏する。
実施の形態3.
図4はこの発明の実施の形態3による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
制御電圧端子21a〜21gは制御電圧が印加される端子である。
抵抗22a〜22gは制御電圧端子21a〜21gと接続されている抵抗であり、抵抗22h〜22jは一端が接地されている抵抗である。
DCカット用キャパシタ23a〜23gは信号に含まれている直流成分をカットする容量である。
図4はこの発明の実施の形態3による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
制御電圧端子21a〜21gは制御電圧が印加される端子である。
抵抗22a〜22gは制御電圧端子21a〜21gと接続されている抵抗であり、抵抗22h〜22jは一端が接地されている抵抗である。
DCカット用キャパシタ23a〜23gは信号に含まれている直流成分をカットする容量である。
可変容量素子24aは一端がDCカット用キャパシタ23aと接続され、他端がインダクタ26aと接続されている可変の容量回路である。
インダクタ26aは一端が可変容量素子24aと接続され、他端がインダクタ26bと接続されており、可変容量素子24aと共に直列共振器を構成している。
インダクタ26aは一端が可変容量素子24aと接続され、他端がインダクタ26bと接続されており、可変容量素子24aと共に直列共振器を構成している。
可変容量素子24bは一端がインダクタ26bと接続され、他端がDCカット用キャパシタ23bと接続されている可変の容量回路である。
インダクタ26bは一端がインダクタ26aと接続され、他端が可変容量素子24bと接続されており、可変容量素子24bと共に直列共振器を構成している。
インダクタ26bは一端がインダクタ26aと接続され、他端が可変容量素子24bと接続されており、可変容量素子24bと共に直列共振器を構成している。
可変容量素子24cは一端がインダクタ26cと接続され、他端がDCカット用キャパシタ23cと接続されている可変の容量回路である。
インダクタ26cは一端がDCカット用キャパシタ23bと接続され、他端が可変容量素子24cと接続されており、可変容量素子24cと共に直列共振器を構成している。
インダクタ26cは一端がDCカット用キャパシタ23bと接続され、他端が可変容量素子24cと接続されており、可変容量素子24cと共に直列共振器を構成している。
可変容量素子24dは一端がインダクタ26dと接続され、他端がDCカット用キャパシタ23dと接続されている可変の容量回路である。
インダクタ26dは一端がDCカット用キャパシタ23cと接続され、他端が可変容量素子24dと接続されており、可変容量素子24dと共に直列共振器を構成している。
インダクタ26dは一端がDCカット用キャパシタ23cと接続され、他端が可変容量素子24dと接続されており、可変容量素子24dと共に直列共振器を構成している。
固定キャパシタ25は一端がインダクタ26eと接続され、他端が出力端子2と接続されている固定の容量回路である。
インダクタ26eは一端がDCカット用キャパシタ23dと接続され、他端が固定キャパシタ25と接続されており、固定キャパシタ25と共に直列共振器を構成している。
インダクタ26eは一端がDCカット用キャパシタ23dと接続され、他端が固定キャパシタ25と接続されており、固定キャパシタ25と共に直列共振器を構成している。
可変容量素子27aは一端がインダクタ26aとインダクタ26bの間に接続され、他端がDCカット用キャパシタ23eを介して接地されている可変の容量回路である。
インダクタ29aは可変容量素子27aと並列に接続されており、可変容量素子27aと共に並列共振器を構成している。
インダクタ29aは可変容量素子27aと並列に接続されており、可変容量素子27aと共に並列共振器を構成している。
可変容量素子27bは一端がDCカット用キャパシタ23bとインダクタ26cの間に接続され、他端がDCカット用キャパシタ23fを介して接地されている可変の容量回路である。
インダクタ29bは可変容量素子27bと並列に接続されており、可変容量素子27bと共に並列共振器を構成している。
インダクタ29bは可変容量素子27bと並列に接続されており、可変容量素子27bと共に並列共振器を構成している。
可変容量素子27cは一端がDCカット用キャパシタ23cとインダクタ26dの間に接続され、他端がDCカット用キャパシタ23gを介して接地されている可変の容量回路である。
インダクタ29cは可変容量素子27cと並列に接続されており、可変容量素子27cと共に並列共振器を構成している。
インダクタ29cは可変容量素子27cと並列に接続されており、可変容量素子27cと共に並列共振器を構成している。
固定キャパシタ28は一端がDCカット用キャパシタ23dとインダクタ26eの間に接続され、他端が接地されている固定の容量回路である。
インダクタ29dは固定キャパシタ28と並列に接続されており、固定キャパシタ28と共に並列共振器を構成している。
インダクタ29dは固定キャパシタ28と並列に接続されており、固定キャパシタ28と共に並列共振器を構成している。
次に動作について説明する。
インダクタ26a〜26eは、直列共振器を構成している。
また、シリーズに装荷されている可変容量素子24a〜24dは、抵抗22a〜22dを介して制御電圧端子21a〜21dと接続されており、制御電圧端子21a〜21dの印加電圧によって可変容量として動作する。
したがって、可変容量素子24a〜24dは、インダクタ26a〜26e及び固定キャパシタ25と共に可変直列共振器を構成している。
インダクタ26a〜26eは、直列共振器を構成している。
また、シリーズに装荷されている可変容量素子24a〜24dは、抵抗22a〜22dを介して制御電圧端子21a〜21dと接続されており、制御電圧端子21a〜21dの印加電圧によって可変容量として動作する。
したがって、可変容量素子24a〜24dは、インダクタ26a〜26e及び固定キャパシタ25と共に可変直列共振器を構成している。
インダクタ29a〜29dは、並列共振器を構成している。
また、シャントに装荷されている可変容量素子27a〜27cは、抵抗22e〜22gを介して制御電圧端子21e〜21gと接続されており、制御電圧端子21e〜21gの印加電圧によって可変容量として動作する。
したがって、可変容量素子27a〜27cは、インダクタ29a〜29d及び固定キャパシタ28と共に可変並列共振器を構成している。
また、シャントに装荷されている可変容量素子27a〜27cは、抵抗22e〜22gを介して制御電圧端子21e〜21gと接続されており、制御電圧端子21e〜21gの印加電圧によって可変容量として動作する。
したがって、可変容量素子27a〜27cは、インダクタ29a〜29d及び固定キャパシタ28と共に可変並列共振器を構成している。
上記のような可変直列共振器と可変並列共振器で構成される可変BPF(Band Pass Filter)は、制御電圧端子21a〜21gに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シリーズ又はシャントに装荷されている可変容量素子24a〜24d,27a〜27cは、自己の非線形性によって歪みを発生する。
したがって、シリーズ又はシャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態3では、少なくとも一つ以上の容量回路を固定キャパシタ25,28としている。このため、シリーズ又はシャントに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態3では、シリーズ又はシャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ25,28としている。このため、固定キャパシタ25,28の前段の可変容量素子24a〜24d,27a〜27cから発生する歪みを固定キャパシタ25,28で抑圧することができる。
ただし、シリーズ又はシャントに装荷されている可変容量素子24a〜24d,27a〜27cは、自己の非線形性によって歪みを発生する。
したがって、シリーズ又はシャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態3では、少なくとも一つ以上の容量回路を固定キャパシタ25,28としている。このため、シリーズ又はシャントに装荷されている容量回路から発生する歪みのレベルを小さくすることができる。
また、この実施の形態3では、シリーズ又はシャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ25,28としている。このため、固定キャパシタ25,28の前段の可変容量素子24a〜24d,27a〜27cから発生する歪みを固定キャパシタ25,28で抑圧することができる。
以上で明らかなように、この実施の形態3によれば、シリーズ又はシャントに装荷されている複数の容量回路のうち、少なくとも1つの容量回路が固定キャパシタ25,28で構成され、その他の容量回路が可変容量素子24a〜24d,27a〜27cで構成されているようにしたので、シリーズ又はシャントに装荷されている容量回路から発生する歪みを抑圧することができる効果を奏する。
なお、この実施の形態3では、共振器結合型の可変BPFについて述べたが、C結合型,L結合型の可変BPFでも、同等の効果を奏することができる。
実施の形態4.
図5はこの発明の実施の形態4による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
可変容量素子8dはアノードが可変容量素子8aのアノードと接続され、カソードが接地されている可変の容量回路である。
可変容量素子8eはアノードが可変容量素子8bのアノードと接続され、カソードが接地されている可変の容量回路である。
可変容量素子8fはアノードが可変容量素子8cのアノードと接続され、カソードが接地されている可変の容量回路である。
図5はこの発明の実施の形態4による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
可変容量素子8dはアノードが可変容量素子8aのアノードと接続され、カソードが接地されている可変の容量回路である。
可変容量素子8eはアノードが可変容量素子8bのアノードと接続され、カソードが接地されている可変の容量回路である。
可変容量素子8fはアノードが可変容量素子8cのアノードと接続され、カソードが接地されている可変の容量回路である。
上記実施の形態1では、可変容量素子8a〜8cがDCカット用キャパシタ4c〜4eと接続されているものについて示したが、可変容量素子8a〜8cと可変容量素子8d〜8eのアノード側同士を直列に接続することで、可変容量素子8a〜8cから発生する歪みのレベルを小さくするようにしてもよい。
次に動作について説明する。
インダクタ6a〜6eは、LPFを構成している。
また、シャントに装荷されている可変容量素子8a〜8fは、抵抗5b〜5dを介して制御電圧端子3a〜3cと接続されており、制御電圧端子3a〜3cの印加電圧によって可変容量として動作する。
したがって、可変容量素子8a〜8fは、インダクタ6a〜6e及び固定キャパシタ7と共に可変LPFを構成している。
インダクタ6a〜6eは、LPFを構成している。
また、シャントに装荷されている可変容量素子8a〜8fは、抵抗5b〜5dを介して制御電圧端子3a〜3cと接続されており、制御電圧端子3a〜3cの印加電圧によって可変容量として動作する。
したがって、可変容量素子8a〜8fは、インダクタ6a〜6e及び固定キャパシタ7と共に可変LPFを構成している。
上記のように構成されている可変LPFは、制御電圧端子3a〜3cに印加される制御電圧により、信号の周波数帯域を可変にする。
ただし、シャントに装荷されている可変容量素子8a〜8fは、自己の非線形性によって歪みを発生する。
したがって、シャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態4では、上記実施の形態1と同様に、少なくとも一つの容量回路を固定キャパシタ7としている。このため、可変容量素子から発生する歪みのレベルを小さくすることができる。
ただし、シャントに装荷されている可変容量素子8a〜8fは、自己の非線形性によって歪みを発生する。
したがって、シャントに装荷されている容量回路のすべてが可変容量素子である場合、大きな歪みを発生することになるが、この実施の形態4では、上記実施の形態1と同様に、少なくとも一つの容量回路を固定キャパシタ7としている。このため、可変容量素子から発生する歪みのレベルを小さくすることができる。
また、この実施の形態4では、可変容量素子8a〜8cと可変容量素子8d〜8eのアノード側同士を直列に接続している。このため、可変容量素子8a〜8cから発生する歪みのレベルを小さくすることができる。
また、この実施の形態4では、上記実施の形態1と同様に、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としている。このため、固定キャパシタ7の前段の可変容量素子8a〜8eから発生する歪みを固定キャパシタ7で抑圧することができる。
また、この実施の形態4では、上記実施の形態1と同様に、シャントに装荷されている複数の容量回路のうち、最も出力端子2に近い容量回路を固定キャパシタ7としている。このため、固定キャパシタ7の前段の可変容量素子8a〜8eから発生する歪みを固定キャパシタ7で抑圧することができる。
以上で明らかなように、この実施の形態4によれば、可変容量素子8a〜8cと可変容量素子8d〜8eのアノード側同士を直列に接続するように構成したので、可変容量素子8a〜8cから発生する歪みを可変容量素子8d〜8eで抑圧することができる効果を奏する。
なお、図5では、可変容量素子8a〜8cと可変容量素子8d〜8eのアノード側同士を直列に接続している例を示しているが、可変容量素子8a〜8cと可変容量素子8d〜8eのカソード側同士を直列に接続しても、同様の効果を奏することができる。
なお、図5では、可変容量素子8a〜8cと可変容量素子8d〜8eのアノード側同士を直列に接続している例を示しているが、可変容量素子8a〜8cと可変容量素子8d〜8eのカソード側同士を直列に接続しても、同様の効果を奏することができる。
また、この実施の形態4では、2以上の可変容量素子が直列に接続される構成を図1の可変フィルタに適用するものを示したが、2以上の可変容量素子が直列に接続される構成を図3の可変フィルタに適用するようにしてもよい(図6を参照)。
図6において、可変容量素子13eはアノードが可変容量素子13aのアノードと接続され、可変容量素子13fはアノードが可変容量素子13bのアノードと接続され、可変容量素子13gはアノードが可変容量素子13cのアノードと接続されている。
図6において、可変容量素子13eはアノードが可変容量素子13aのアノードと接続され、可変容量素子13fはアノードが可変容量素子13bのアノードと接続され、可変容量素子13gはアノードが可変容量素子13cのアノードと接続されている。
同様に、2以上の可変容量素子が直列に接続される構成を図4の可変フィルタに適用するようにしてもよい(図7を参照)。
図7において、可変容量素子24eはアノードが可変容量素子24aのアノードと接続され、可変容量素子24fはアノードが可変容量素子24bのアノードと接続され、可変容量素子24gはアノードが可変容量素子24cのアノードと接続され、可変容量素子24hはアノードが可変容量素子24dのアノードと接続されている。
なお、図7では、並列共振器を構成する可変容量素子27a〜27cについては、可変容量素子を2以上直列に接続する構成になっていないが、2以上直列に接続する構成であってもよい。
図7において、可変容量素子24eはアノードが可変容量素子24aのアノードと接続され、可変容量素子24fはアノードが可変容量素子24bのアノードと接続され、可変容量素子24gはアノードが可変容量素子24cのアノードと接続され、可変容量素子24hはアノードが可変容量素子24dのアノードと接続されている。
なお、図7では、並列共振器を構成する可変容量素子27a〜27cについては、可変容量素子を2以上直列に接続する構成になっていないが、2以上直列に接続する構成であってもよい。
実施の形態5.
図8はこの発明の実施の形態5による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
DCカット用キャパシタ4fは信号に含まれている直流成分をカットする容量である。
固定キャパシタ31aは可変容量素子8aと並列に接続されており、可変容量素子8aと共に容量回路を構成している。
固定キャパシタ31bは可変容量素子8bと並列に接続されており、可変容量素子8bと共に容量回路を構成している。
固定キャパシタ31cは可変容量素子8cと並列に接続されており、可変容量素子8cと共に容量回路を構成している。
固定キャパシタ31dは可変容量素子8dと並列に接続されており、可変容量素子8dと共に容量回路を構成している。
図8はこの発明の実施の形態5による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
DCカット用キャパシタ4fは信号に含まれている直流成分をカットする容量である。
固定キャパシタ31aは可変容量素子8aと並列に接続されており、可変容量素子8aと共に容量回路を構成している。
固定キャパシタ31bは可変容量素子8bと並列に接続されており、可変容量素子8bと共に容量回路を構成している。
固定キャパシタ31cは可変容量素子8cと並列に接続されており、可変容量素子8cと共に容量回路を構成している。
固定キャパシタ31dは可変容量素子8dと並列に接続されており、可変容量素子8dと共に容量回路を構成している。
次に動作について説明する。
インダクタ6a〜6eは、LPFを構成している。
また、シャントに装荷されている可変容量素子8a〜8dは、抵抗5b〜5eを介して制御電圧端子3a〜3dと接続されており、制御電圧端子3a〜3dの印加電圧によって可変容量として動作する。
したがって、可変容量素子8a〜8dは、インダクタ6a〜6eと共に可変LPFを構成している。
インダクタ6a〜6eは、LPFを構成している。
また、シャントに装荷されている可変容量素子8a〜8dは、抵抗5b〜5eを介して制御電圧端子3a〜3dと接続されており、制御電圧端子3a〜3dの印加電圧によって可変容量として動作する。
したがって、可変容量素子8a〜8dは、インダクタ6a〜6eと共に可変LPFを構成している。
図8の可変フィルタでは、可変容量素子8a〜8dに固定キャパシタ31a〜31dが並列に接続されている。このため、可変容量素子8a〜8dに印加される電圧が固定キャパシタ31a〜31dに分圧され、歪みの発生を抑えることができる。また、可変容量素子8a〜8dに流れる電流が固定キャパシタ31a〜31dに分流され、発熱を抑えることができる。
なお、図8における「制御電圧端子3d、DCカット用キャパシタ4f、抵抗5e、可変容量素子8d及び固定キャパシタ31d」の代わりに、固定キャパシタ7を設けるようにしてもよい(図9を参照)。
図9の可変フィルタによれば、図8の可変フィルタの効果に加え、上記実施の形態1における図1の可変フィルタと同様の効果が得られる。
図9の可変フィルタによれば、図8の可変フィルタの効果に加え、上記実施の形態1における図1の可変フィルタと同様の効果が得られる。
実施の形態6.
図10はこの発明の実施の形態6による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
可変容量素子41aは一端がインダクタ6aとインダクタ6bの間に接続されている。
可変容量素子41bは可変容量素子41aと並列に接続されており、可変容量素子41aと共に可変の容量回路を構成している。
可変容量素子41cはアノードが可変容量素子41a,41bのアノードと接続され、カソードが接地されている。
可変容量素子41dは可変容量素子41cと並列に接続されており、可変容量素子41cと共に可変の容量回路を構成している。
図10はこの発明の実施の形態6による可変フィルタを示す構成図であり、図において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
可変容量素子41aは一端がインダクタ6aとインダクタ6bの間に接続されている。
可変容量素子41bは可変容量素子41aと並列に接続されており、可変容量素子41aと共に可変の容量回路を構成している。
可変容量素子41cはアノードが可変容量素子41a,41bのアノードと接続され、カソードが接地されている。
可変容量素子41dは可変容量素子41cと並列に接続されており、可変容量素子41cと共に可変の容量回路を構成している。
可変容量素子41eは一端がインダクタ6bとインダクタ6cの間に接続されている。
可変容量素子41fは可変容量素子41eと並列に接続されており、可変容量素子41eと共に可変の容量回路を構成している。
可変容量素子41gはアノードが可変容量素子41e,41fのアノードと接続され、カソードが接地されている。
可変容量素子41hは可変容量素子41gと並列に接続されており、可変容量素子41gと共に可変の容量回路を構成している。
可変容量素子41fは可変容量素子41eと並列に接続されており、可変容量素子41eと共に可変の容量回路を構成している。
可変容量素子41gはアノードが可変容量素子41e,41fのアノードと接続され、カソードが接地されている。
可変容量素子41hは可変容量素子41gと並列に接続されており、可変容量素子41gと共に可変の容量回路を構成している。
可変容量素子41iは一端がインダクタ6cとインダクタ6dの間に接続されている。
可変容量素子41jは可変容量素子41iと並列に接続されており、可変容量素子41iと共に可変の容量回路を構成している。
可変容量素子41kはアノードが可変容量素子41i,41jのアノードと接続され、カソードが接地されている。
可変容量素子41lは可変容量素子41kと並列に接続されており、可変容量素子41kと共に可変の容量回路を構成している。
可変容量素子41jは可変容量素子41iと並列に接続されており、可変容量素子41iと共に可変の容量回路を構成している。
可変容量素子41kはアノードが可変容量素子41i,41jのアノードと接続され、カソードが接地されている。
可変容量素子41lは可変容量素子41kと並列に接続されており、可変容量素子41kと共に可変の容量回路を構成している。
可変容量素子41mは一端がインダクタ6dとインダクタ6eの間に接続されている。
可変容量素子41nは可変容量素子41mと並列に接続されており、可変容量素子41mと共に可変の容量回路を構成している。
可変容量素子41oはアノードが可変容量素子41m,41nのアノードと接続され、カソードが接地されている。
可変容量素子41pは可変容量素子41oと並列に接続されており、可変容量素子41oと共に可変の容量回路を構成している。
可変容量素子41nは可変容量素子41mと並列に接続されており、可変容量素子41mと共に可変の容量回路を構成している。
可変容量素子41oはアノードが可変容量素子41m,41nのアノードと接続され、カソードが接地されている。
可変容量素子41pは可変容量素子41oと並列に接続されており、可変容量素子41oと共に可変の容量回路を構成している。
次に動作について説明する。
インダクタ6a〜6eは、LPFを構成している。
また、シャントに装荷されている可変容量素子41a〜41pは、抵抗5b〜5eを介して制御電圧端子3a〜3dと接続されており、制御電圧端子3a〜3dの印加電圧によって可変容量として動作する。
したがって、可変容量素子41a〜41pは、インダクタ6a〜6eと共に可変LPFを構成している。
インダクタ6a〜6eは、LPFを構成している。
また、シャントに装荷されている可変容量素子41a〜41pは、抵抗5b〜5eを介して制御電圧端子3a〜3dと接続されており、制御電圧端子3a〜3dの印加電圧によって可変容量として動作する。
したがって、可変容量素子41a〜41pは、インダクタ6a〜6eと共に可変LPFを構成している。
図10の可変フィルタでは、並列に接続されている可変容量素子41a,41bと、並列に接続されている可変容量素子41c,41dとは、アノード側同士が直列に接続されており、可変容量素子41a〜41dから直並列可変容量回路が構成されている。
同様にして、可変容量素子41e〜41hから直並列可変容量回路が構成され、可変容量素子41i〜41lから直並列可変容量回路が構成され、可変容量素子41m〜41pから直並列可変容量回路が構成されている。
このように、直並列可変容量回路が構成されているため、各々の可変容量素子に印加される電圧が分圧され、歪みの発生を抑えることができる。また、各々の可変容量素子に流れる電流が分流され、発熱を抑えることができる。
同様にして、可変容量素子41e〜41hから直並列可変容量回路が構成され、可変容量素子41i〜41lから直並列可変容量回路が構成され、可変容量素子41m〜41pから直並列可変容量回路が構成されている。
このように、直並列可変容量回路が構成されているため、各々の可変容量素子に印加される電圧が分圧され、歪みの発生を抑えることができる。また、各々の可変容量素子に流れる電流が分流され、発熱を抑えることができる。
なお、図10における「制御電圧端子3d、抵抗5e及び可変容量素子41m〜41p」の代わりに、固定キャパシタ7を設けるようにしてもよい(図11を参照)。
図11の可変フィルタによれば、図10の可変フィルタの効果に加え、上記実施の形態1における図1の可変フィルタと同様の効果が得られる。
図11の可変フィルタによれば、図10の可変フィルタの効果に加え、上記実施の形態1における図1の可変フィルタと同様の効果が得られる。
図10及び図11では、各々の可変容量素子のアノード側同士を直列に接続している例を示しているが、各々の可変容量素子のカソード側同士を直列に接続しても、同様の効果が得られる。
上記実施の形態1〜6では、フィルタの段数が9段であるT型の可変フィルタの構成を示したが、フィルタの段数を変えてもよく、また、π型でも同等な効果が得られる。
また、上記実施の形態4〜6では、可変LPFについて述べたが、可変HPFもしくは可変BPFに適用しても、同等の効果が得られる。
また、上記実施の形態4〜6では、可変LPFについて述べたが、可変HPFもしくは可変BPFに適用しても、同等の効果が得られる。
1 入力端子、2 出力端子、3a〜3d 制御電圧端子、4a〜4f DCカット用キャパシタ、5a〜5e 抵抗、6a〜6e インダクタ、7,7a,7b 固定キャパシタ、8a〜8f 可変容量素子、11a〜11d DCカット用キャパシタ、12 固定キャパシタ、13a〜13d 可変容量素子、14a〜14d インダクタ、21a〜21g 制御電圧端子、22a〜22j 抵抗、23a〜23g DCカット用キャパシタ、24a〜24g,27a〜27c 可変容量素子、25,28 固定キャパシタ、26a〜26d,29a〜29d インダクタ、31a〜31d 固定キャパシタ、41a〜41p 可変容量素子、101 入力端子、102 出力端子、103 制御電圧端子、104a〜104e キャパシタ、105a〜105d インダクタ、106a,106b 可変容量ダイオード、107a,107b 抵抗。
Claims (9)
- 周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数のインダクタと、一端が上記複数のインダクタ間に接続され、他端が接地されている複数の容量回路とを備えた可変フィルタにおいて、上記複数の容量回路のうち、少なくとも1つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されていることを特徴とする可変フィルタ。
- 複数の容量回路のうち、最も出力端子に近い容量回路が固定の容量素子で構成されていることを特徴とする請求項1記載の可変フィルタ。
- 周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数の容量回路と、一端が上記複数の容量回路間に接続され、他端が接地されている複数のインダクタとを備えた可変フィルタにおいて、上記複数の容量回路のうち、少なくとも1つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されていることを特徴とする可変フィルタ。
- 複数の容量回路のうち、最も入力端子に近い容量回路が固定の容量素子で構成されていることを特徴とする請求項3記載の可変フィルタ。
- 周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数の直列共振器と、一端が上記複数の直列共振器間に接続され、他端が接地されている複数の並列共振器とを備えた可変フィルタにおいて、上記複数の直列共振器が容量回路とインダクタの直列回路から構成され、上記複数の並列共振器が容量回路とインダクタの並列回路から構成されており、上記複数の直列共振器又は上記複数の並列共振器を構成している容量回路のうち、少なくとも1つの容量回路が固定の容量素子で構成され、その他の容量回路が可変容量素子で構成されていることを特徴とする可変フィルタ。
- その他の容量回路を構成する可変容量素子が少なくとも2以上直列に接続されていることを特徴とする請求項1から請求項5のうちのいずれか1項記載の可変フィルタ。
- 周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数のインダクタと、一端が上記複数のインダクタ間に接続され、他端が接地されている複数の容量回路とを備えた可変フィルタにおいて、上記複数の容量回路は、可変容量素子と固定の容量素子が並列に接続されている回路構成であることを特徴とする可変フィルタ。
- 周波数帯域を変更する信号を入力する入力端子と、周波数帯域変更後の信号を出力する出力端子と、上記入力端子と上記出力端子の間に直列に接続されている複数のインダクタと、一端が上記複数のインダクタ間に接続され、他端が接地されている複数の容量回路とを備えた可変フィルタにおいて、上記複数の容量回路は、複数の可変容量素子が並列されている回路が少なくとも2以上直列に接続されている回路構成であることを特徴とする可変フィルタ。
- 複数の容量回路のうち、少なくとも1つの容量回路が固定の容量素子だけで構成されていることを特徴とする請求項7または請求項8記載の可変フィルタ。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107592088A (zh) * | 2017-09-04 | 2018-01-16 | 南方科技大学 | 一阶微分器及一阶微分器的优化方法 |
KR101916554B1 (ko) * | 2013-12-27 | 2018-11-07 | 가부시키가이샤 무라타 세이사쿠쇼 | 고주파 필터 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6398225A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 等化回路 |
JPS6489709A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Band width variable circuit |
JPH05218902A (ja) * | 1991-06-29 | 1993-08-27 | Alcatel Nv | 光によって送信された情報信号のイコライザー |
JPH08102636A (ja) * | 1994-09-30 | 1996-04-16 | Mitsubishi Materials Corp | 電圧制御フィルタ |
JPH08274504A (ja) * | 1995-03-28 | 1996-10-18 | Taiyo Yuden Co Ltd | 高周波用フィルタ装置 |
JP2002299952A (ja) * | 2001-01-24 | 2002-10-11 | Atr Adaptive Communications Res Lab | アレーアンテナ装置とその測定方法及びアンテナ装置の測定方法 |
JP2005191649A (ja) * | 2003-12-24 | 2005-07-14 | Toyota Central Res & Dev Lab Inc | フィルタ機能付き高周波スイッチング回路 |
-
2008
- 2008-10-17 JP JP2008268776A patent/JP2010098593A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6398225A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 等化回路 |
JPS6489709A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Band width variable circuit |
JPH05218902A (ja) * | 1991-06-29 | 1993-08-27 | Alcatel Nv | 光によって送信された情報信号のイコライザー |
JPH08102636A (ja) * | 1994-09-30 | 1996-04-16 | Mitsubishi Materials Corp | 電圧制御フィルタ |
JPH08274504A (ja) * | 1995-03-28 | 1996-10-18 | Taiyo Yuden Co Ltd | 高周波用フィルタ装置 |
JP2002299952A (ja) * | 2001-01-24 | 2002-10-11 | Atr Adaptive Communications Res Lab | アレーアンテナ装置とその測定方法及びアンテナ装置の測定方法 |
JP2005191649A (ja) * | 2003-12-24 | 2005-07-14 | Toyota Central Res & Dev Lab Inc | フィルタ機能付き高周波スイッチング回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101916554B1 (ko) * | 2013-12-27 | 2018-11-07 | 가부시키가이샤 무라타 세이사쿠쇼 | 고주파 필터 |
US10211799B2 (en) | 2013-12-27 | 2019-02-19 | Murata Manufacturing Co., Ltd. | High-frequency filter |
CN107592088A (zh) * | 2017-09-04 | 2018-01-16 | 南方科技大学 | 一阶微分器及一阶微分器的优化方法 |
CN107592088B (zh) * | 2017-09-04 | 2021-05-11 | 南方科技大学 | 一阶微分器及一阶微分器的优化方法 |
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