JP2010087053A - スタッドバンプ形成用キャピラリおよびフリップチップ実装方法 - Google Patents

スタッドバンプ形成用キャピラリおよびフリップチップ実装方法 Download PDF

Info

Publication number
JP2010087053A
JP2010087053A JP2008251960A JP2008251960A JP2010087053A JP 2010087053 A JP2010087053 A JP 2010087053A JP 2008251960 A JP2008251960 A JP 2008251960A JP 2008251960 A JP2008251960 A JP 2008251960A JP 2010087053 A JP2010087053 A JP 2010087053A
Authority
JP
Japan
Prior art keywords
stud bump
semiconductor element
capillary
ceramic substrate
conductive adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008251960A
Other languages
English (en)
Inventor
Toshifumi Morita
敏文 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008251960A priority Critical patent/JP2010087053A/ja
Publication of JP2010087053A publication Critical patent/JP2010087053A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】セラミック基板に半導体素子を実装する際に、セラミック基板のうねりとスタッドバンプの高さばらつきとを吸収する導電性接着剤の転写量を確保できるように、当該スタッドバンプを形成するキャピラリを提供する。
【解決手段】金属線を挿通する貫通孔１０を先端部においてロート状に拡開させるとともに、前記ロート状の開口部１５の延長線上の頂角を６０°〜７０°とし、同開口部１５の最大径を６２μｍ〜６６μｍとする。
【選択図】図２

Description

本発明は、半導体素子をセラミック基板上に実装するために用いるスタッドバンプ形成用キャピラリおよびフリップチップ実装方法に関するものである。
半導体素子をセラミック基板上に実装する半導体実装方法として、半導体素子の電極形成面を上面にして基板上に搭載し、金線やアルミ線を介して電気的に接続するワイヤーボンディング実装方法と、半導体素子の電極形成面を下面にして基板上に搭載して接合するフリップチップ実装方法とがある。携帯電話などの薄型化、小型化が求められる電子機器には、フリップチップ実装方法が薄型化に有効であることから特に有用である。
フリップチップ実装の工法には、半導体素子上にスタッドバンプを形成して導電性接着剤を介して基板の電極と接続するＳＢＢ実装、同スタッドバンプを異方性導電フィルムを介して基板の電極と接続するＡＣＦ実装、半導体素子上に半田バンプを形成して基板と接続するＣ４実装などの様々な工法がある。
ＳＢＢ実装について説明する。図４（ａ）（ｂ）（ｃ）に示すように、キャピラリ１１１の貫通孔から金線１１２を押し出して、その先端に放電等による加熱により金ボール１１３を形成し、この金ボール１１３を半導体素子２の電極上に圧着して超音波による振動と熱とで接合させた後、キャピラリ１１１を引き上げて接続金属塊１１４から引き離すとともに、金線１１２を引きちぎるようにして切り離すことにより、スタッドバンプ１０１を形成する。
スタッドバンプ１０１を形成する目的は、半導体素子２に設けられた図示しない電極と実装基板に設けられたランドとの電気的接合を得るためである。スタッドバンプ１０１は、大きく分けて、台座部１０８と呼ばれる略円板状の部分と頭頂部１０９と呼ばれる略円柱あるいは略円すい状の部分とからなる。
図５（ａ）は、スタッドバンプ１０１が形成された半導体素子２を示す。形成当初のスタッドバンプ１０１は高さのばらつきが大きいため、図５（ｂ）に示すように平面状の金属板３に押し当てることで高さを均一に揃える。このときのスタッドバンプ１０１の高さは、金属板３に押し当てる圧力により制御可能である。
この半導体素子２を、図５（ｃ）（ｄ）に示すように、スタッドバンプ１０１の頭頂部１０９を転写台５上の導電性接着剤４に浸漬させてから引き上げると、スタッドバンプ１に導電性接着剤４が表面張力により転写される。ｔは転写量と呼ばれる、スタットバンプ１０１の上面での導電性接着剤４の厚みを示す。
その後に、図５（ｅ）に示すように、半導体素子２に形成された認識用のパターン（図示せず）とセラミック基板６上に形成された認識用のパターン（図示せず）とを用いて位置を合わせた上で、半導体素子２を所定の荷重をかけながらセラミック基板６上に搭載する。この時の荷重は、上述のようにスタッドバンプ１０１の高さを補正するために平面状の金属板に押し当てる時の荷重より小さく設定することが一般的である。
これにより、半導体素子２上のスタッドバンプ１０１とセラミック基板６上の電極７とが対向した状態で導電性接着剤４によって接合され、半導体素子２のセラミック基板６上へのＳＢＢ実装が完了する。さらに必要に応じてエポキシ樹脂等を用いて半導体素子２とセラミック基板６との間を封止したものがフリップチップ実装構造体である。
ところで、セラミック基板６には焼成時の収縮ばらつきや積層工程の精度に起因する表面のうねりが存在し、うねりの大きさは精度の良い基板を用いたとしても実装エリア内において５μｍ程度の大きさで存在する。またスタッドバンプ１０１の高さは、上述のように平面状の金属板３に押し当てて補正しても２μｍ程度のばらつきを有している。
このため、半導体素子２をセラミック基板６上に実装して導電性接着剤４を介して電気的な接続を確保するためには、セラミック基板６のうねりの大きさとスタッドバンプ１０１の高さバラツキとの和よりも導電性接着剤４の転写量ｔが大きくなければならず、転写量ｔは少なくとも７μｍ必要である。
しかし導電性接着剤４の転写量ｔを十分に確保しようとすると、その絶対量が多くなり、スタッドバンプ１０１の台座部１０８にも保持されずこぼれることがある。こぼれを防止するべく転写量ｔが十分に確保されていない場合は接続不良が発生する。
そこで、キャピラリ１１１として、貫通孔の先端部がロート状に拡開したものを用い、その先端面よりも直径が大きくなるように台座部１０８を形成することにより、スタッドバンプ１０１に十分な転写量ｔを確保し且つこぼれを防止することが提案されている（例えば特許文献１）。
特開２００１−８５４７２公報
しかし、貫通孔の先端部がロート状に拡開した従来のキャピラリ１１１によっては、導電性接着剤４のこぼれに有効な台座部１０８を持ったスタッドバンプ１０１を形成可能であるものの、このスタッドバンプ１０１でも、頭頂部１０９を浸漬した導電性接着剤４から引き上げた後に、頭頂部１０９と台座部１０８との境界部分に導電性接着剤４が這い上がる場合と殆ど這い上がらない場合が生じる。這い上がりの発生を一定に制御することは非常に困難であり、導電性接着剤４の転写量ｔのばらつきが多くなったり、導電性接着剤４の転写量ｔが小さくなることがある。その結果、半導体素子２上の電極とセラミック基板６上の導電ランドとの電気的接合を確保することができず、実装歩留まりの低下を引き起こす。
本発明は、上記問題に鑑み、セラミック基板のうねりと半導体素子のスタッドバンプの高さばらつきとを吸収する導電性接着剤の転写量を確保できるように、当該スタッドバンプを形成できるキャピラリと、形成されたスタッドバンプを用いた実装歩留まりの高いフリップチップ実装方法とを提供することを目的とする。
上記課題を解決するために、本発明のスタッドバンプ形成用キャピラリは、金属線を挿通する貫通孔を先端部においてロート状に拡開させるとともに、前記ロート状の開口部の延長線上の頂角を６０°〜７０°とし、同開口部の最大径を６２μｍ〜６６μｍとしたことを特徴とする。
また本発明のフリップチップ実装方法は、半導体素子の電極上にスタッドバンプを形成し、このスタッドバンプ上に導電性接着剤を転写した後、スタッドバンプをセラミック基板の導電ランド上に圧着して、前記半導体素子と前記セラミック基板とを接合するフリップチップ実装方法において、前記スタッドバンプを、上記のキャピラリを用いて、台座部と頭頂部とを有していて、前記頭頂部における台座部との境界部分に先端寄りほど狭まるテーパ部分を有する形状に形成することを特徴とする。
本発明によれば、キャピラリの開口部を上述の形状および寸法としたことにより、セラミック基板のうねりとスタッドバンプの高さばらつきとを吸収する導電性接着剤の転写量を確保できるように当該スタッドバンプを形成することができ、それにより実装歩留まりの高いフリップチップ実装方法を実現できる。
以下、本発明の実施の形態を図面に基づき説明する。
図１は本発明によるフリップチップ実装方法のうち、半導体素子の電極上にスタッドバンプを形成する工程を示す。
図１（ａ）に示すように、キャピラリ１１の貫通孔１０に金線１２を通し、その先端を押し出して放電によって加熱することにより、キャピラリ１１の先端に金ボール１３を形成する。キャピラリ１１の貫通孔１０は先端部分がロート状に拡開しているが、このことについては後段で詳述する。
次に、図１（ｂ）（ｃ）に示すように、金ボール１３を、２００℃程度に加熱した半導体素子２の図示しない電極上に圧着して超音波振動を加えることにより、電極表面上に金を拡散させて接合させ、その後キャピラリ１１を引き上げて、接続金属塊１４から引き離すとともに金線１２を引きちぎるようにして切り離すことにより、スタッドバンプ１を形成する。そしてその後に、スタッドバンプ１を所定の圧力にて平面状の金属板を押し当てることにより高さを揃えて（図５（ｂ）参照）、図１（ｄ）に示す形状とする。
図２（ａ）はキャピラリ１１の一部を拡大して示しており、図２（ｂ）は同キャピラリ１１を用いて形成したスタッドバンプ１を示している。
図２（ａ）（ｂ）において、キャピラリ１１は、上述したように貫通孔１０の先端部分がロート状に拡開している。開口部１５の周囲の先端面はほぼ平坦である。貫通孔１０の大部分は金線を挿通するほぼ一定の直径を有している。以下、この直径をホール径と呼びＨと表記する。ロート状の開口部１５の延長線上の頂角はインナーチャンファーアングルと呼びＩＣＡと表記することとし、開口部１５の最大径はチャンファー径と呼びＣＤと表記することとする。
スタッドバンプ１は、先に図５を用いて説明した従来のものと同様に、大きく分けて、台座部８と呼ばれる略円板状の部分と頭頂部９と呼ばれる略円柱あるいは略円すい状の部分とで構成されている。また、頭頂部９は、台座部８とは段差をなしており、台座部８との境界部分に先端寄りほど狭まるテーパ部分９ａを有し、このテーパ部分９ａに連なる大径部分９ｂと小径部分９ｃとからなる２段円柱状突起を有している。
スタッドバンプ１を形成する際には、キャピラリ１１は金ボールに圧力を加えて塑性変形を起こさせるので、台座部８と頭頂部９との境界付近の形状に大きく影響することとなり、キャピラリ１１の形状が重要な要素となる。このキャピラリ１１では、インナーチャンファーアングルＩＣＡは頭頂部９のテーパ部分９ａの形状に影響し、チャンファー径ＣＤはテーパ部分９ａの底部の直径に影響し、ホール径Ｈは頭頂部９の直径、特に小径部分９ｃの直径に影響するので、所望のバンプ形状を得るためにそれぞれ適切に設定され、高い精度で管理が行われる。
たとえば、キャピラリ１１を、材質をアルミナとし先端をポリッシュ仕上げとし、インナーチャンファーアングルＩＣＡを７０°、チャンファー径ＣＤを６４μｍ、ホール径Ｈを４２．５μｍとし、直径２５μｍの金線を通し、金ボールの直径を６５μｍとした場合、スタッドバンプ１の全体の高さｈ１は４２μｍ、台座部８の高さｈ２は２０μｍ程度、台座部８の直径ｄ１は７５μｍ程度となる。頭頂部９の小径部分９ｃの直径ｄ２は３５μｍ程度、テーパ部分９ａの底部の直径ｄ３は５０ｕｍ〜５５μｍ、テーパ部分９ａの底角θは５０°〜６０°となる。
次に、上記のようにして準備した半導体素子のスタッドバンプ上に導電性接着剤を転写する工程と、前記導電性接着剤を転写した半導体素子をセラミック基板上に位置合わせして接合する工程とについて説明する。基本的な構成は従来のものとほぼ同一であるため、先に図５（ａ）〜図５（ｅ）で説明した点に関しては簡単に説明する。
実装対象としたセラミック基板は、アルミナ約５０重量％とガラス約５０重量％の粉体に有機バインダーを加えて作成したグリーンシートを９００℃にて焼結したものであって、無収縮タイプの低温焼成セラミック多層基板である。セラミック基板の厚みは０．７７ｍｍ、基板全体のサイズは１００×１１０ｍｍ、モジュール単体のサイズは２５×２５ｍｍである。セラミック基板上の導電ランドは、Ａｇ系の電極ペーストをスクリーン印刷により半導体素子２の電極に対応した所定のパターンに形成し、１５０℃にて乾燥した後、ベルト式の焼成炉にて８５０℃をピークとするプロファイルで焼結し、その上に無電解方式のニッケル金メッキを施すことで形成する。導電ランドのピッチは０．３ｍｍ、サイズは０．１５ｍｍ×０．３ｍｍ、厚みは１０μｍである。完成したセラミック基板のうねりは４μｍ〜５μｍとなる。
使用した半導体素子は、サイズが６．０ｍｍ×６．０ｍｍ×０．５ｍｍ厚みであり、パッド数が８０パッドである。
図３（ａ）（ｂ）において、半導体素子２には、基板の所定のパターンに対応したスタットバンプ１を形成し、高さを揃えてある。高さを揃えた後もスタッドバンプ１の高さばらつきは２μｍ程度存在する。この半導体素子２をスタッドバンプ１形成面を下にして、転写台５上に２０μｍの厚みで塗布された導電性接着剤４に頭頂部９を浸漬してから引き上げることにより、当該スタッドバンプ１に導電性接着剤４を転写する。このときには、転写された導電性樹脂４が半導体素子２の表面に付着しないように、転写圧力、時間を所定の条件に制御する。ｔは導電性接着剤４の転写量である。
その後に、図３（ｃ）に示すように、半導体素子２とセラミック基板６とを位置を合わせした上で、半導体素子２を所定の荷重をかけながらセラミック基板６上に搭載し、１２０℃、１時間で導電性樹脂４を硬化させることで、半導体素子２上のスタッドバンプ１０１とセラミック基板６上の電極７とが対向した状態で導電性接着剤４によって接合され、半導体素子２のセラミック基板６上へのＳＢＢ実装が完了する。さらにその後に、半導体素子２とセラミック基板６との間に図示しないエポキシ樹脂からなるアンダーフィルを充填し、１２０℃で１時間、１５０℃で１時間、加熱することで硬化をさせて、フリップチップ実装構造体を得る。
ここで、スタッドバンプ１への導電性樹脂４の転写と、スタッドバンプ１の形成に用いたキャピラリ１１のインナーチャンファーアングルとチャンファー径との関係について説明する。インナーチャンファーアングルおよびチャンファー径が異なる種々のキャピラリ１１でスタッドバンプ１を形成し、その各々について、導電性樹脂４から引き上げた後の導電性樹脂４の転写量および転写状態を調べた。表１に結果を示す。
導電性樹脂の転写量は、転写前に半導体素子からスタッドバンプの先端までの高さ（Ｉ）を測定しておき、転写後に半導体素子から導電性樹脂の先端までの高さ（II）を測定し、高さ（II）と高さ（Ｉ）との差を算出した。転写状態は、スタッドバンプの台座部から導電性接着剤がこぼれていないかを判断基準とした。なお、上述のように、実装対象のセラミック基板のうねりが最大５μｍ、スタッドバンプ１の高さばらつきが２μｍ存在するため、導電性接着剤４の転写量は少なくとも７μｍ必要である。
Figure 2010087053
 表１によれば、キャピラリのインナーチャンファーアングルが８０°で、チャンファー径が５８μｍ〜６２μｍの場合（従来品に相当する）、転写量の最小値が６μｍである。これは、スタッドバンプの頭頂部のテーパ部分が小さいので、導電性接着剤に浸積した時には十分な這い上がり量が確保されず、導電性接着剤から引き上げた後に、導電性接着剤の表面張力により、時間の経過とともに台座部８と頭頂部９との境界部分に這い上がりが進み、引き上げ直後よりも転写量が少なくなるためである。
一方、キャピラリのインナーチャンファーアングルが６０°〜７０°で、チャンファー径が６２μｍ〜６６μｍの場合、転写量の最小値が７μｍ以上確保されている。転写状態も良好である。このことは、インナーチャンファーアングルおよびチャンファー径がこのような範囲にある時に、スタッドバンプの頭頂部のテーパ部分が、浸漬した導電性接着剤４を引き上げるために最適な形状となっていて、引き上げ効果が高いことを示している。またこのテーパ部分が存在するため、転写された導電性接着剤は、台座部と頭頂部の境界部分に対する這い上がりの進行が少なく、導電性樹脂の転写量は最も多く確保される。ただし、インナーチャンファーアングルが６０°〜７０°でも、チャンファー径が７０μｍの場合は、スタッドバンプを導電性接着剤に浸積した時点でスタッドバンプから導電性接着剤がこぼれるという不具合（こぼれと表記）が発生した。
したがって、インナーチャンファーアングルが６０°〜７０°で、チャンファー径が６２μｍ〜６６μｍのキャピラリ（以下、本発明品のキャピラリ）を用いてスタッドバンプを形成することが、セラミック基板のうねりとスタッドバンプの高さばらつきとを吸収する導電性接着剤の転写量を確保するうえで、そして実装歩留まりの高いフリップチップ実装方法を実現するうえで、効果的である。
インナーチャンファーアングル７０°且つチャンファー径６６μｍのキャピラリ（本発明のキャピラリ）と、インナーチャンファーアングル８０°且つチャンファー径６２μｍ）のキャピラリ（従来のキャピラリ）とをそれぞれ用いて、上述の方法でフリップチップ実装構造体を作製し、接続検査を実施したところ、Ｄ１／Ｄ２が０．８であるフリップチップ実装構造体（本発明品）においては不良率０．２％であり、Ｄ１／Ｄ２が０．５であるフリップチップ実装構造体（従来品）における不良率は０．３％であった。なおフリップチップ実装構造体は、６０ピンの半導体素子４点と８ピンの半導体素子７点を搭載したマルチチップモジュールである。検査の母数は１００００モジュールである。
本発明にかかるスタッドバンプ形成用キャピラリおよびフリップチップ実装方法は、半導体素子上にスタッドバンプを形成して導電性樹脂にて接続する製品の歩留まり向上に有用である。
本発明のスタッドバンプ形成用キャピラリでスタッドバンプを形成する工程を示す断面図 本発明のスタッドバンプ形成用キャピラリの一部拡大断面図および同キャピラリにより形成されるスタッドバンプの正面図 図１でスタッドバンプが形成された半導体素子をセラミック基板に実装するまでの工程を示す断面図 従来のキャピラリでスタッドバンプを形成する工程を示す断面図 図４でスタッドバンプが形成された半導体素子をセラミック基板に実装するまでの工程を示す断面図
符号の説明
１ スタッドバンプ
２ 半導体素子
４ 導電性接着剤
６ セラミック基板
７ 導電ランド
８ 台座部
９ 頭頂部
９ａ テーパ部分
１０ 貫通孔
１１ キャピラリ
１２ 金線
１３ 金ボール
１４ 接続金属塊
ｔ 転写量

Claims (2)

  1. 半導体素子の電極上にスタッドバンプを形成するためのキャピラリであって、金属線を挿通する貫通孔が先端部においてロート状に拡開していて、前記ロート状の開口部の延長線上の頂角が６０°〜７０°であり、前記ロート状の開口部の最大径が６２μｍ〜６６μｍであることを特徴とするスタッドバンプ形成用キャピラリ。
  2. 半導体素子の電極上にスタッドバンプを形成し、このスタッドバンプ上に導電性接着剤を転写した後、スタッドバンプをセラミック基板の導電ランド上に圧着して、前記半導体素子と前記セラミック基板とを接合するフリップチップ実装方法において、前記スタッドバンプを、請求項１記載のキャピラリを用いて、台座部と頭頂部とを有していて、前記頭頂部における台座部との境界部分に先端寄りほど狭まるテーパ部分を有する形状に形成することを特徴とするフリップチップ実装方法。
JP2008251960A 2008-09-30 2008-09-30 スタッドバンプ形成用キャピラリおよびフリップチップ実装方法 Pending JP2010087053A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008251960A JP2010087053A (ja) 2008-09-30 2008-09-30 スタッドバンプ形成用キャピラリおよびフリップチップ実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008251960A JP2010087053A (ja) 2008-09-30 2008-09-30 スタッドバンプ形成用キャピラリおよびフリップチップ実装方法

Publications (1)

Publication Number Publication Date
JP2010087053A true JP2010087053A (ja) 2010-04-15

Family

ID=42250764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008251960A Pending JP2010087053A (ja) 2008-09-30 2008-09-30 スタッドバンプ形成用キャピラリおよびフリップチップ実装方法

Country Status (1)

Country Link
JP (1) JP2010087053A (ja)

Similar Documents

Publication Publication Date Title
JP3663938B2 (ja) フリップチップ実装方法
EP1445995B1 (en) Method of mounting an electronic component on a circuit board and system for carrying out the method
JP4695148B2 (ja) 半導体装置及びその製造方法
KR100746330B1 (ko) 초음파를 이용한 전자부품간의 접속방법
WO2010101236A1 (ja) バンプ及び該バンプの形成方法並びに該バンプが形成された基板の実装方法
WO2010070806A1 (ja) 半導体装置とフリップチップ実装方法およびフリップチップ実装装置
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
JP2014120773A (ja) パッケージ構造及びパッケージ方法
CN110660891A (zh) 一种倒装器件封装方法及结构
CN117747448A (zh) 一种能解决芯片底部填充胶溢胶问题的SiP封装方法
JP2003347352A (ja) 不導体接着材によって基板にｉｃチップをボンディングする方法、および、この方法により形成されたアセンブリ
JPH11312711A (ja) 電子部品の接続方法
KR101493340B1 (ko) 땜납 전사기재, 땜납 전사기재의 제조방법 및 땜납 전사방법
JP2007281269A (ja) 電子部品の実装構造およびその製造方法
JP4129837B2 (ja) 実装構造体の製造方法
JP2010087052A (ja) フリップチップ実装構造体
JP2007059638A (ja) 半導体装置およびその製造方法
JP2010087053A (ja) スタッドバンプ形成用キャピラリおよびフリップチップ実装方法
US6881612B2 (en) Method of bonding a semiconductor element to a substrate
JP2010153670A (ja) フリップチップ実装方法と半導体装置
US11270968B2 (en) Electronic circuit connection method and electronic circuit
JP2010147033A (ja) フリップチップ実装方法とフリップチップ実装装置
KR101457338B1 (ko) 회로배선판 제조방법
JP4483131B2 (ja) 実装構造体及びその実装方法
US20100148364A1 (en) Semiconductor device and method for producing semiconductor device