JP2010086497A5

JP2010086497A5 -

Info

Publication number: JP2010086497A5
Application number: JP2008258039A
Authority: JP
Filing date: 2008-10-03
Publication date: 2011-11-17

Claims

画像処理装置とメモリとを有するデータプロセッサであって、
前記画像処理装置は、演算対象とするデータを前記メモリから読み出して入力するための入力回路と、入力回路によって入力したデータを一時的に保持するバッファメモリと、前記バッファメモリから出力されたデータの演算処理を行なう演算回路と、前記演算回路による演算結果を前記メモリ又は前記バッファメモリに書き戻すための出力回路と、制御回路と、を有し、
前記バッファメモリは記憶領域として論理上直列な記憶ラインを複数有し、前記制御回路で指定された前記記憶ラインに入力データを書き込み書き込まれたデータの読出しが可能とされ、
前記演算回路は前記バッファメモリから読み出された複数の前記記憶ラインのデータを前記制御回路で指定された処理内容に従って並列に演算可能であり、
前記制御回路は、前記バッファメモリの複数の記憶ライン分に相当する第１の記憶領域のデータに対して順次データ処理単位毎に前記演算回路に第１の演算を繰り返し実行させ、繰り返し実行された第１の演算による演算家結果が前記バッファメモリの複数の記憶ライン分に相当する第２の記憶領域の記憶ラインに格納されたとき、第１の記憶領域で最も先にデータ記憶が行われた記憶ラインに対してデータ入換えを行ってから、再び前記第１の演算を繰り返し実行させる制御を行う、データプロセッサ。
前記制御部は、前記第２の記憶領域の記憶ラインに必要な演算結果が揃ったとき、第２の記憶領域のデータに対して順次データ処理単位毎に前記演算回路に第２の演算を繰り返し実行させ、繰り返し実行された第２の演算による演算家結果を前記バッファメモリの第３の記憶領域の記憶ラインに格納させる制御を行う、請求項１記載のデータプロセッサ。
前記制御部は、前記第３の記憶領域の記憶ラインに必要な演算結果が揃ったとき、第３の記憶領域のデータに対して前記演算回路に第３の演算を繰り返し実行させ、繰り返し実行された第３の演算による演算家結果を前記バッファメモリの第４の記憶領域の記憶ラインに格納させる制御を行う、請求項２記載のデータプロセッサ。
前記制御回路は、前記第４の記憶領域の記憶ラインに必要な演算結果が揃ったとき、前記出力回路に指示を与えて当該演算結果を前記メモリに書き込む制御を行う、請求項３記載のデータプロセッサ。
前記第１の演算は、複数記憶ラインの画像データに対してｍ×ｎ画素単位のデータをデータ処理単位とする平滑化のためのコンボリューション演算である、請求項４記載のデータプロセッサ。
前記第２の演算は、前記コンボリューション演算された複数記憶ラインの画像データに対してｉ×ｊ画素単位もデータをデータ処理単位とする輪郭強調のためのフィルタ演算である、請求項５記載のデータプロセッサ。
前記第３の演算は、前記前記フィルタ演算された画像データを２値化する演算である、請求項６記載のデータプロセッサ。
前記第１の演算は、複数記憶ラインの画像データに対してｍ×ｎ画素単位のデータをデータ処理単位とする平滑化のためのコンボリューション演算である、請求項３記載のデータプロセッサ。
前記第２の演算は、前記コンボリューション演算された複数記憶ラインの画像データに対してｉ×ｊ画素単位もデータをデータ処理単位とする輪郭強調のためのフィルタ演算である、請求項８記載のデータプロセッサ。
前記第３の演算は、前記前記フィルタ演算された画像データを２値化する演算である、請求項９記載のデータプロセッサ。
前記制御部は、前記第３の記憶領域の記憶ラインに必要な演算結果が揃ったとき、第３の記憶領域のデータに対して前記演算回路に第３の演算を繰り返し実行させ、繰り返し実行された第３の演算による演算家結果を前記出力回路に外部へ出力させる制御を行う、請求項２記載のデータプロセッサ。
前記制御回路は、マイクロコントローラ、制御レジスタ、及び同期化制御回路を有し、
前記マイクロコントローラはプログラムを実行して前記制御レジスタに制御データを書き込む制御を行い、
前記同期化制御回路は前記入力回路及び前記演算回路の動作状態に従って前記前記制御レジスタの書き込み制御を行い、
前記制御レジスタは書き込まれた制御データに従って前記入力回路、前記バッファ回路、前記演算回路及び前記出力回路に制御信号を出力する、請求項１乃至４および１１の何れか１項記載のデータプロセッサ。
前記制御レジスタは、入力回路からデータを取り込む記憶ラインを指定するための制御情報、出力回路からデータを取り込む記憶ラインを指定するための制御情報、データを取り込む記憶ラインの本数を指定する制御情報、データを出力する記憶ラインを指定するための制御情報、及びデータを出力する記憶ラインの本数を指定する制御情報が設定される、請求項１２記載のデータプロセッサ。
演算対象とするデータを外部から読み出して入力するための入力回路と、入力回路によって入力したデータを一時的に保持するバッファメモリと、前記バッファメモリから出力されたデータの演算処理を行なう演算回路と、前記演算回路による演算結果を外部又は前記バッファメモリに書き戻すための出力回路と、制御回路と、を有し、
前記バッファメモリは記憶領域として論理上直列な記憶ラインを複数有し、前記制御回路で指定された前記記憶ラインに入力データを書き込み書き込まれたデータの読出しが可能とされ、
前記演算回路はバッファから出力された単数又は複数の前記記憶ラインのデータを前記制御回路により指定された処理内容で演算処理単位毎に繰り返し演算し、
前記制御回路は、指定した記憶ラインのデータを記憶ライン単位で前記バッファメモリから前記演算回路に出力させる、画像処理装置。
前記制御回路は、外部から入力されるデータを書き込む単数又は複数の前記記憶ラインを指示し、演算回路による演算結果を書き戻す前記記憶ラインを指示する、請求項１４記載の画像処理装置。
画像処理装置と、前記画像処理装置の制御及びメモリのアクセス制御を行う中央処理装置とを有するデータプロセッサであって、
前記画像処理装置は、演算対象とするデータを前記メモリから読み出して入力するための入力回路と、入力回路によって入力したデータを一時的に保持するバッファメモリと、前記バッファメモリから出力されたデータの演算処理を行なう演算回路と、前記演算回路による演算結果を前記メモリ又は前記バッファメモリに書き戻すための出力回路と、制御回路と、を有し、
前記バッファメモリは記憶領域として論理上直列な記憶ラインを複数有し、指定された前記記憶ラインに入力データを書き込み書き込まれたデータの読出しが可能とされ、
前記演算回路はバッファから出力された単数又は複数の前記記憶ラインのデータを指定された処理内容で演算処理単位毎に繰り返し演算し、
前記制御回路は、前記入力回路から入力されるデータを書き込む単数又は複数の前記記憶ラインを指示し、前記演算回路による演算処理内容を指示し、演算回路による演算結果を書き戻す前記記憶ラインを指示し、バッファメモリから演算回路にデータを供給する記憶ラインを指示する、データプロセッサ。
前記中央処理装置は画像処理装置の演算動作中に、画像処理装置による演算結果を前記メモリから参照する、請求項１６記載のデータプロセッサ。