JP2010054508A - 閉ループ加速度計システムにおける振動整流誤差の削減システム及びその方法 - Google Patents

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Abstract

【課題】静電磁界のgが大きい場合でも、振動清流誤差(VRE)を減少させる。
【解決手段】閉ループ加速時計システムは、非線形応答の静電ドライバを有する加速度計と、該ドライバを制御する再均衡制御器32とを備える。再均衡制御器32は、可変利得構成部58、60を有する比例積分偏差(PID)制御部を含む。システムにおいては、プルーフマスの動作を感知し、感知された動作に基づいて静電g磁界を決定し、決定された静電g磁界に基づいてPID制御器の可変利得構成部を設定し、該PID制御器を用いてプルーフマスを再均衡する。
【選択図】図2

Description

本発明は、閉ループ加速度計システムにおける振動整流誤差の削減システム及びその方法に関する。
非線形再均衡ドライバ(nonlinear rebalancing driver)を有する閉ループ加速度計システムは、不規則な振動動作中に振動整流誤差(VRE)を受ける。1g静電磁界でのVREを減少可能な比例積分偏差(PID)制御器が開発されてきた。しかしながら、電流PID制御器は、加速度計システムがさらに高い“g”の静電磁界を経験するとき、VRE減少効果が低減する。
本発明は、VREを削減する閉ループ加速度計システムを制御するシステム及び方法を提供することである。
本発明の実施の形態によれば、本発明のシステムは、非線形応答のドライバを有する加速度計と、ドライバとの信号通信での再均衡制御器を備える。再均衡制御器は、少なくとも一つの可変利得構成部を有する比例積分偏差(PID)制御部を備える。
本発明の他の形態によれば、ドライバは静電ドライバである。
本発明の更なる形態によれば、少なくとも一つの可変利得構成部は比例(P)構成部と偏差(D)構成部から選択される。
本発明の更なる他の形態によれば、再均衡制御器のPID制御部は、静電磁界に基づく可変P/D構成部をそれぞれ有する可変P構成部と可変D構成部を備える。
本発明の更なる他の形態によれば、本発明の方法は、プルーフマス(加速度計)の動作を感知するステップと、被感知動作に基づく静電g磁界を決定するするステップと、決定された静電g磁界に基づいてPID制御器の少なくとも一つの可変利得構成部を設定するステップと、PID制御器を用いてプルーフマスを再均衡するステップとを含む。
本発明の更なる他の形態によれば、上記可変利得構成部の設定は、PID制御器の比例(P)構成部と偏差(D)構成部から選択される少なくとも一つの可変利得構成部を設定することである。
本発明の更なる他の形態によれば、PID制御器を用いてプルーフマスを再均衡するステップは、非線形応答のドライバに制御信号を送出することを含む。
本発明の一実施形態の加速度計システムの図である。 本発明の一実施形態に係わる図1の加速度計システムの幾つかの制御器の構成要素をさらに詳細に示す図である。 本発明の一実施形態に係わる閉ループ加速度計システムの制御方法のフローチャートである。 本発明の一実施形態に係わる可変利得PID制御器を含むモデル化加速度計システムに於ける、各種の静電gレベルについての周波数対VREを示す図である。
図1は、本発明の一実施形態に係わる加速度計システム20の図である。加速度計システム20は、少なくとも一つの感知板のような感知要素24を有する加速度計22と、非線形的に駆動信号に応答する少なくとも一つの駆動機構26を備える。駆動機構26は、一実施形態として静電容量性の駆動機構である。例えば、微小電子機械システム(MEMS)型加速度計及び、特にシーソー形構成を有するMEMS型加速度計のような各種加速度計を用いてよい。感知電子回路28(詳細は図示せず)は感知要素24と信号通信を行う。感知電子回路28は、例えば、感知要素24からの信号を増幅及び濾波するようにしてもよい。図示の実施形態では、感知電子回路28はアナログ・デジタル(A/D)変換器30に出力を提供するアナログ回路であり、該A/D変換器30は駆動機構26からの増幅及び濾波済み信号をデジタル化する。
制御器32は、A/D変換器30からデジタル信号を受信して制御信号を生成するものであり、該制御信号はデジタル/アナログ(D/A)変換器34においてアナログ信号に変換される。増幅器36は、D/A変換器34の出力を入力とし、駆動機構26へ出力する前に、信号を増幅する。制御器32は、一実施形態では、可変比例(P)利得構成部と可変偏差(D)利得構成部を有する比例積分偏差(PID)制御構成部を含む。一実施例では、P利得構成部とD利得構成部は、加速度計システム20が被る静電g磁界に関連し、50ヘルツ〜400ヘルツの周波数範囲の最適P利得と最適D利得との間の所定の線形関係に基づいている。一実施形態では、最適P利得と最適D利得との所定の線形関係は、各静電g磁界レベルでの特定な最適P値と特定な最適D値に基づくものであって、該静電g磁界レベルは周波数範囲にわたるVREを最小化するものであり、この線形関係は、例えば、1g〜4gの静電g磁界の範囲にわたる特定な最適P値と特定な最適D値の変動により定義される。静電g磁界レベル範囲にわたる周波数範囲に対する最適P利得と最適D利得との所定の線形な関係性に基づく可変P利得構成部と可変D利得構成部を用いることにより、制御器32は、特定の静電g磁界レベルについて典型的に最適化される固定P値と固定D値を有する先行のPID制御器よりも静電g磁界範囲において更に効果的な手法でVREを削減することができる。本実施形態において、線形関係は、1g〜4gの静電g磁界レベルの範囲にわたる特定の最適P値と特定の最適D値の変動により定義されるものであるが、制御器32は、実施形態では、1g〜4g範囲に基づく最適P利得と最適D利得との間の所定の線形関係を利用して、0gから所定の最大静電磁界レベルのように、この範囲外での動作が可能である。線形関係は、他の実施形態では、異なる静電g磁界範囲を用いて決定しても良い。
図2は、本発明の実施形態に係わる図1の加速度計システムの制御器32を更に詳細に示す図である。図2に示す制御器32の構成要素は、アナログ又はデジタル構成要素を用いて実現可能であり、更にソフトウエアとハードウエアの組み合わせあるいはハードウエアのみを用いて実現してもよい。第1の増幅器50は、A/D変換器30からの信号を入力として主要増幅信号出力を生成するよう、所定の主利得値を有する信号を増幅する。積分器52は、第1の増幅器50に接続されている。積分器52は、主増幅信号出力を積分して積分出力を生成する。第1の加算器54は、積分出力を第1の入力として含む3つの入力を受け取る。絶対値生成部56は、積分出力を受け取る。絶対値生成部56は、積分出力を入力として積分出力の絶対値を生成する。
可変偏差利得構成部58は、絶対値生成部56からの積分出力の絶対値を入力として、可変偏差利得を生成する。第1の乗算器62は、可変偏差利得と主増幅信号出力を入力として受け取り、中間主偏差利得信号を生成する。偏差構成部64は、中間主偏差利得信号を入力として受け取り、該中間主偏差利得信号の偏差に基づいて主偏差利得信号を生成する。主偏差利得信号は、第1の加算器54への第2の入力として用いられる。
可変比例利得構成部60は、入力として積分出力の絶対値が入力され、可変比例利得を生成する。第2の乗算器66は、入力として可変比例利得と主増幅信号を受け取り、主可変比例利得を生成する。主可変比例利得信号は、第1の加算器54において第3の入力として用いられる。第1の加算器54は、積分出力と、主可変偏差利得信号と主可変比例利得信号とを加算し、D/A変換器34に提供する加算された制御信号を生成する。
一実施形態では、可変偏差利得構成部58で生成される可変偏差利得は、式DgaIn(gcontrol) = MDgaIn・|gcontrol| + BDgaIn)・I(ωn 2)により表され、可変比例利得構成部60にて生成される可変比例利得は、式PgaIn(gcontrol) = MPgaIn・|gcontrol| + BPgaIn)・I(ωn・ Q)により表される。ここで、gcontrolは積分器52からの出力に対応し、|gcontrol|は積分出力の絶対値に対応し、MDgaInとBDgaInとは静電磁界に関連する最適偏差利得の事前確定された線形関係に基づき、MPgaInとBPgaInとは静電磁界に関連する最適比例利得の事前確定された線形関係に基づくものである。上記の等式において、ωnは加速度計22の固有周波数であり、ωn 2は加速度計22の固有周波数の二乗値であり、Qは加速度計22の減衰率である。
一実施形態では、可変偏差利得構成部58は、初期偏差利得増幅器68を含み、該増幅器68はMDgaInの係数で積分出力の絶対値を増幅し、これにより、初期偏差利得出力を生成する。偏差利得加算器70は、2つの入力を加算し、かくして加算された偏差利得出力を生成する。初期偏差利得出力は、偏差利得加算器70に第1の入力として入力され、BDgaInの値は、偏差利得加算器70に接続された記憶構成部72から第2の入力として受け取られる。記憶構成部72は、例えば、不揮発性メモリ装置である。加算された偏差利得出力は、最終偏差利得増幅器74において1/(ωn 2)の係数で増幅され、これにより、可変偏差利得が生成される。
一実施形態では、可変比例利得構成部60は、第1の比例利得増幅器76を含み、該増幅器76は、MPgaInの係数で積分出力の絶対値を増幅して第1の比例利得出力を生成する。比例利得増幅器78は、2つの入力を加算して加算された比例利得出力を生成する。第1の比例利得出力は、比例利得加算器78に第1の入力として入力され、BPgaInの値は、比例利得加算器78と接続された記憶構成部80から第2の入力として入力される。記憶構成部80は、例えば、不揮発性メモリ装置である。加算された比例利得出力は、第2の比例利得増幅器82において1/(ωn・Q)の係数で増幅されて可変比例利得が生成される。
図3は本発明の実施の形態に係わる閉ループ加速度計システム20の制御方法200を示すフロー図である。最初に、ブロック202において、プルーフマスの動作が、例えば、感知部24や感知電子部品28により感知される。そして、ブロック204において、静電g磁界が感知動作に基づいて決定される。次に、ブロック206において、例えば、制御器32のようなPID制御器の少なくとも一つの可変利得構成部が、決定済みの静電g磁界に基づいて設定される。そして、ブロック208では、プルーフマスがPID制御器を用いて再均衡される。実施形態では、少なくとも一つの可変利得構成部を設定する工程は、静電g磁界の絶対値に対する最適比例及び偏差利得係数の所定の線形関係に基づいて、PID制御器の可変P構成部と可変D構成部を設定する工程を含む。一実施形態では、プルーフマスがPID制御器を用いて再均衡される工程は、ドライバ機構26のように、非線形応答の静電ドライバに制御信号を送出する工程を含む。
図4は、本発明の実施形態の加速度計システム20に類似するモデル化加速度計システムに於ける、各種静電gレベルについての周波数(Hz)対VRE(μg)を示すグラフであり、該加速度計システム20は、制御器32に類似する可変利得PID制御器を備えている。
上述のように、本発明の好適な実施形態を例示して説明したが、本発明の技術的思想及び発明の範囲を逸脱することなく、多くの変更が可能である。例えば、制御器32は、マイクロコントローラ、磁界プログラマブル・ゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、もしくはオンチップ・システム(SOC)などを含むアナログ及びデジタルのハードウエア及び/又はソフトウエアの各種組み合わせを用いて実現しても良い。加えて、実施形態では、図2を参照して説明したもの以外に、異なる数の偏差及び/又は比例利得増幅器を用いてもよい。また、本システムと方法は、実施形態における、50ヘルツ〜400ヘルツ以外の周波数範囲に渡るP及びD利得値と1g〜4gのg電界値との所定の線形関係に基づいても良い。

Claims (3)

  1. 閉ループ加速度計システム(20)であって、
    非線形応答の静電ドライバ(26)を含む加速度計と、
    前記静電ドライバと接続された再均衡制御器(32)であって、少なくとも一つの可変利得構成部(58、60)を有する比例積分偏差(PID)制御部を備える再均衡制御器(32)と
    を備えて成ることを特徴とする閉ループ加速時計システム。
  2. 請求項1記載の閉ループ加速時計システムにおいて、再均衡制御器のPID制御部は可変P構成部と可変D構成部を含み、可変P構成部と可変D構成部は、静電磁界入力に基づき、且つ静電磁界入力に対する最適比例及び偏差利得係数の所定の線形関係に基づいていることを特徴とする閉ループ加速時計システム。
  3. 閉ループ加速度計システム(20)を制御する方法であって、
    プルーフマスの動作を感知するステップと、
    被感知動作に基づいて静電g磁界を決定するステップと、
    決定された静電g磁界に基づいてPID制御器の少なくとも一つの可変利得構成部を設定するステップと、
    PID制御器を用いてプルーフマスを再均衡するステップと
    からなり、
    可変利得構成部を設定するステップは、PID制御器の可変比例(P)利得構成部と可変偏差(D)利得構成部から選択される少なくとも一つの可変利得構成部を設定するステップである
    ことを特徴とする方法。
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