JP2010050724A

JP2010050724A - 出力回路

Info

Publication number: JP2010050724A
Application number: JP2008212984A
Authority: JP
Inventors: Kazuya Nishimura; 一也西村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-08-21
Filing date: 2008-08-21
Publication date: 2010-03-04
Anticipated expiration: 2028-08-21
Also published as: JP5272576B2

Abstract

【課題】より精度よく外部インピーダンスとの整合をとることができる半導体集積回路の出力回路を提供する。
【解決手段】出力回路は、トランジスタN00〜N7を含むトランジスタ回路が出力端子3に複数段並列に接続されてなり、各トランジスタ回路に含まれるトランジスタのゲートへの入力信号G0〜G7により出力インピーダンスの調整が可能な出力回路であって、複数段のトランジスタ回路に含まれる、少なくとも２段のトランジスタ回路のインピーダンスを互いに異ならせる。
【選択図】図１

Description

本発明は、半導体集積回路における出力回路に関し、特に出力インピーダンスが調整可能な出力回路に関する。

図１に従来の半導体集積回路の出力回路の構成例を示す。図１（ａ）は、PchおよびNch出力トランジスタを直列に接続した構成を示し、図１（ｂ）は、Nch出力トランジスタのみで構成される場合、図１（ｃ）はPch出力トランジスタのみで構成される場合の例をそれぞれ示す。これらの出力トランジスタのゲートに信号が入力され、その入力信号に応じた信号が出力端子（パッド）３から出力される。一般に出力回路においては、上記のような出力トランジスタが複数個並列に接続される。図１（ｄ）に、図１（ｂ）に示すNch出力トランジスタを並列に複数個接続した構成を示す。

近年、半導体装置のデータ転送速度は高速化されている。高速化の技術として、半導体装置間の伝送路のインピーダンスと半導体装置の出力回路のインピーダンスを整合させ、信号の歪を減少させる方法がある。この出力インピーダンスの調整は通常キャリブレーションとよばれ、特許文献１〜４に開示のものがある。

図１（ｄ）に示すようなローレベル出力側のNch出力トランジスタのみで構成した出力回路においてインピーダンス整合を行う場合、ゲート信号G0〜G7によって、出力端子（パッド）３に接続されたトランジスタＮ1〜Ｎ７を選択的に使用することによって出力回路全体のインピーダンスを調整する。

図１（ｄ）の構成において、トランジスタN00、N01、N02は基本的に動作させるトランジスタである。すなわち、ゲート信号G0によりトランジスタN00、N01、N02は常にON/OFFの動作が行われる。ゲート信号G1、G2、…、G7は、出力インピーダンスの調整に使用されるコントロール信号である。

出力回路のインピーダンスを最大にする場合、ゲート信号G0のみを動作させ、ゲート信号G1、G2、…、G7は常にローレベルとし、トランジスタN00、N01、N02のみで出力をローレベルに制御する。この場合、出力回路の出力インピーダンスはトランジスタN00、N01、N02のインピーダンスにより決定される。

逆に、インピーダンスを最小にする場合、ゲート信号G0およびゲート信号G1、G2、…、G7の信号のすべてを動作させ、トランジスタN00、N01、N02、N1、N2、…、N7の全てで出力をローレベルに制御する。この場合、出力インピーダンスはトランジスタN00、N01、N02、N1、N2、…、N7のインピーダンスにより決定される。このように調整する場合、ばらつきによりトランジスタのインピーダンスが所望の値よりも高い場合は、動作させるトランジスタの数が多くなることになる。

図２は、図１（ｄ）に示す出力回路のレイアウトを示した図である。従来の出力回路では、トランジスタN00、N01、N02、N1、N2、…、N7のゲート長、ゲート幅はすべて同じであり、各トランジスタは同じ特性を持つ。すなわち、トランジスタN00、N01、N02、N1、N2、…、N7の、オン状態でのインピーダンスはそれぞれ等しくなる。

特開平０７−１４２９８５号公報特開平１１−０２７１３２号公報特開２００５−０６５２４９号公報特開２００７−１１０６１５号公報

図１において、固定された外部インピーダンス(Ｚ)に対し、インピーダンスにばらつきのある出力トランジスタの使用数を変えることにより出力インピーダンスをＺ以下とし、さらにＺに近いインピーダンスに調整する場合を考える。信号G0でコントロールされる常時動作するトランジスタN00、N01、N02の合成インピーダンスの最小値をRR0_min、その最大値をRR0_maxとすると、次式を満たすことが好ましい。
Z=RR0_min （ａ１）

また、インピーダンス調整のために追加可能なトランジスタの本数をｎとし、それらのトランジスタのインピーダンスが最大限ばらついた場合の各トランジスタのインピーダンス値をRR1_max、RR2_max、…、RRn_max、最小限ばらついた場合の各トランジスタのインピーダンス値をRR1_min、RR2_min、…、RRn_minとすると、次式が満たされることが好ましい。
Z=1/(1/RR0_max+1/RR1_max+…+RRn_max) （ａ２）

また、常時動作するトランジスタN00、N01、N02以外のトランジスタN1〜Nnの特性は同等であるので次式の関係が成り立つ。
RR1_max=RR2_max=…=RRn_max もしくは、
RR1_min=RR2_min=…=RRn_min （ａ３）
ばらつきに対するインピーダンスの変化も同様であるので、次式の関係が成り立つ。
RR0_max/RR0_min=RR1_max/RR1_min=…=RRn_max/RRn_min （ａ４）。

例えば、出力回路のインピーダンス（z）を２０Ω以下と設定し、出力インピーダンス調整のための追加トランジスタの本数（n）を７とし、そのそれぞれのトランジスタのインピーダンスがR*_max/R*_min=10/3(*=0,1,2,...,n)にばらつく場合を考える。図１において信号G0でコントロールされる、トランジスタN00、N01、N02による出力インピーダンスRR0_minは式（ａ１）より２０Ωとなる。ばらつきによりトランジスタのインピーダンスが２０Ωを超えると、４本のトランジスタが必要となり、さらにトランジスタのインピーダンスが最大となった場合は全てのトランジスタを用いて、所望の出力インピーダンス２０Ωを実現する。この場合のRR1_max、RR2_max、…、RR7_maxは、式（ａ２）、（ａ３）、（ａ４）より、RR1_max、RR2_max、…、RR7_max＝２００Ωとなる。

図３は、従来の出力回路に対するキャリブレーション実施後のインピーダンス変化を示した図であり、横軸は、各トランジスタのインピーダンス（すなわち、インピーダンスのばらつき）を示し、縦軸は、キャリブレーション実施後の出力回路のインピーダンスを示している。同図において、ポイントＡはキャリブレーション実施時に１個のトランジスタを追加した場合の最小のインピーダンスを示し、ポイントＢは、キャリブレーションにおいて２個のトランジスタを追加した場合の最小のインピーダンスを示し、ポイントＣは、キャリブレーションにおいて３個のトランジスタを追加した場合の最小のインピーダンスを示している。このように、従来の出力回路においては、出力インピーダンスが、キャリブレーション実施時に使用するトランジスタの個数に応じて大きく変化することが分かる。特に、図中"Ａ"で示すように、最初の１個目のトランジスタを追加した場合に、インピーダンスの変化量が最大となっている。図３において、最大のインピーダンス差はトランジスタインピーダンスが６０Ωのときであり、Z-1/(1/RR0_min+1/RR1_min)で計算され、この場合、５Ωとなる。

本発明は、キャリブレーションにおいてより精度よく外部インピーダンスとの整合をとることができる半導体集積回路の出力回路を提供することを目的とする。

本発明に係る出力回路は、トランジスタを含むトランジスタ回路が出力端子に複数段並列に接続されてなり、各トランジスタ回路に含まれるトランジスタのゲートへの入力信号により出力インピーダンスの調整が可能な出力回路であって、複数段のトランジスタ回路に含まれる、少なくとも２段のトランジスタ回路のインピーダンスを互いに異ならせる。

本発明によれば、出力回路のインピーダンス調整において、出力インピーダンスと実際の出力インピーダンスの差を低減でき、さらに、インピーダンス調整のために追加するトランジスタの数に依存せず、その差をほぼ均等にできる。これにより、精度よく外部インピーダンスとの整合をとることが可能となる。

以下、添付の図面を参照して本発明の実施の形態を説明する。なお、以下の説明では、図１（ｄ）に示す構成を有する出力回路を用いて説明する。

図１（ｄ）に示すように、出力回路は並列に接続された複数のトランジスタで構成され、ゲート信号G0〜G7によって、パッド（出力端子）３に接続されたトランジスタＮ00〜Ｎ７を選択的に使用することによって出力回路全体のインピーダンスを調整可能としている。ゲート信号G0によりトランジスタN00、N01、N02は常時ON/OFFの動作を行い、ゲート信号G1、G2、…、G7は出力インピーダンスの調整に使用される。この回路のインピーダンスを最も高くする場合、ゲート信号G0のみを動作させ、ゲート信号G1、G2、…、G7は常にローレベルとし、トランジスタN00、N01、N02のみで出力ローレベルとする。よって、出力インピーダンスはトランジスタN00、N01、N02のインピーダンスにより決定される。

本実施形態では、出力回路を構成する、並列に接続された複数のトランジスタのインピーダンスを各々適宜調整することで、設定された出力インピーダンスと実際の出力インピーダンスの差を少なくする。各トランジスタのインピーダンスは以下にようにして決定する。所望の出力インピーダンスの値をＺ以下とし、Ｚに近い値に出力回路のインピーダンスを調整する場合、ゲート信号G0でコントロールされる、常に動作するトランジスタ（すなわち、トランジスタN00,N01,N02）の最小インピーダンスをR0_min、最大インピーダンスをR0_maxとすると、R0_minはZであることが好ましい。
Z=R0_min （１）

また、ばらつきがある場合にインピーダンス調整のために追加可能なトランジスタの本数をｎとし、トランジスタのインピーダンスが最大限にばらついた場合の各トランジスタのインピーダンスをR1_max、R2_max、…、Rn_max、最小限にばらついた場合の各トランジスタのインピーダンスをR1_min、R2_min、…、Rn_minとすると、次式の関係が成立することが好ましい。
Z=1/(1/R0_max+1/R1_max+…+Rn_max) （２）

ばらつきに対するインピーダンスの変化も同様であるので、次式が得られる。
R0_max/R0_min=R1_max/R1_min=…=Rn_max/Rn_min （３）

プロセスばらつきによりトランジスタのインピーダンスが増加し、それにあわせてキャリブレーション時にトランジスタ数を増加させる場合、トランジスタ数の切り替わり時点は、出力インピーダンスがＺになる時点であり、また、本数増加により、出力インピーダンスが最も低くなる時点でもある。追加のトランジスタ本数が切り替わった時点それぞれにおける、変化後の出力インピーダンスを同等とするため、次式の関係を満たすように各トランジスタのインピーダンスを設定する。
R0_min=X/(1/R0_min+1/R1_min)
=X²/(1/R0_min+1/R1_min+1/R2_min)
=X³/(1/R0_min+1/R1_min+1/R2_min+1/R3_min)
…
=X^n-1/(1/R0_min+1/R1_min+1/R2_min+…+1/Rn-1_min)
=Xⁿ/(1/R0_min+1/R1_min+1/R2_min+…+1/Rn-1_min+1/Rn_min) （４）

ここで、Xⁿは次式で与えられる。
Xⁿ=R0_max/R0_min または、Xⁿ=R1_max/R1_min= … =Rn_max/Rn_min （５）

上式（１）〜（５）により計算されるインピーダンスR0_min、R1_min…Rn_minまたはR0_max、R1_max…Rn_maxにあわせて、各トランジスタのゲート長とトランジスタの本数を調整して各トランジスタのインピーダンスを調整することにより、出力インピーダンスのばらつきを小さくすることができる。なお、各トランジスタのインピーダンスの調整は、各トランジスタのゲート長とトランジスタの本数を調整することにより行う。

例えば、図１（ｄ）に示す出力回路の規定のインピーダンス（Z）を２０Ω以下と設定し、出力インピーダンス調整のために追加するトランジスタの本数（n）を７とし、それぞれのトランジスタのインピーダンスがR*_max/R*_min=10/3（*=0,1,...,7）にばらつく場合を考える。コントロール信号G0で制御されるトランジスタ（この場合は３個のトランジスタN00、N01、N02）の出力インピーダンスR0_minは式（１）より２０Ωとなる。さらに、式（２）〜（５）よりR1_min=約１０６．６Ω、R2_min=約８９．７Ω、R3_min=約７５．５Ω、R4_min=約６３．６Ω、R5_min=約５３．６Ω、R6_min=約４５．1Ω、R7_min=約３８Ωが算出される。出力インピーダンス設定値Zに対する、最大のインピーダンス差はZ−1/(1/R0_min+1/R1_min)で計算され、約３．２Ωとなる。

図４に、トランジスタの本数（n）を７として上述のようにインピーダンスを求めた出力回路に対するキャリブレーション実施後のインピーダンス変化を示す。横軸は、トランジスタのインピーダンス（ばらつき）を示し、縦軸は、キャリブレーション実施後の出力インピーダンスを示している。従来では最大のインピーダンス差は５Ωであったのに対して、本実施形態では３．２Ωとなり、設定された出力インピーダンスと実際の出力インピーダンスの差を少なくし、コントロール信号の本数を減らすこと、つまりコントロール信号のための制御回路を減らすことが可能となる。従来の回路では、図３のポイントＡで顕著にインピーダンス差が生じていたのに対し、本実施形態では、図４に示すようにトランジスタ数に関わらずインピーダンス差はほぼ均等となっている。

また、追加トランジスタの本数（n）を５とした場合、出力インピーダンスR0_minは式（１）より２０Ωとなり、式（２）〜（５）よりR1_min=約７３．５Ω、R2_min=約５７．７Ω、R3_min=約４５．４Ω、R4_min=約３５．７、R5_min=２８Ωとなり最大のインピーダンス差は約４．３Ωとなる。

なお、式（１）〜（５）により計算されたインピーダンスに完全にあわせなくとも、このポイントＡのような顕著なインピーダンス差を生じるポイントに関連するトランジスタのみのインピーダンスを上昇させることで、すなわち、トランジスタ１つのみでもゲート長を長くすることで、本実施形態の効果は得られる。すなわち、本発明の思想は、パッド３に同じゲート幅の複数のトランジスタが並列に接続され、複数のトランジスタのゲートへの入力信号が２種類以上あり、複数のトランジスタのゲート長が２種類以上である出力回路に対して適用でき、格別な効果が得られる。

また、出力回路の構成として、図５（ａ）、（ｂ）に示すように各トランジスタに抵抗を直列に接続した構成をとる場合でも、抵抗の抵抗値を考慮して同様の計算を行えば、同様の効果が得られることは明らかである。すなわち、パッド３に抵抗を介して、同じゲート幅の複数のトランジスタが並列に接続され、複数のトランジスタのゲートへの入力信号が２種類以上あり、複数のトランジスタのゲート長が２種類以上である出力回路に対しても、本発明の思想が適用でき、その効果が得られる。

また、式（１）〜（５）により各トランジスタの出力インピーダンスが決定されれば好ましいが、式（４）による各トランジスタのインピーダンスの関係を満たされるだけでもよい。この場合でも、トランジスタ本数が切り替わった時点それぞれの、低くなった出力インピーダンスは同等となるため、十分な効果が得られる。よって、２種類以上あるゲート信号によって動作する複数のトランジスタのインピーダンスが次式の関係を満たす場合、上記と同様の効果が得られる。
R0=X/(1/R0+1/R1)
=X²/(1/R0+1/R1+1/R2)
=X³/(1/R0+1/R1+1/R2+1/R3)
…
=X^n-1/(1/R0+1/R1+1/R2+…+1/Rn-1)
=Xⁿ/(1/R0+1/R1+1/R2+…+1/Rn-1+1/Rn)
ここで、
R0：ゲート長によって設定され、常に動作させるトランジスタのインピーダンス
n：常に動作するトランジスタ以外のトランジスタ（インピーダンス調整のために使用するトランジスタ）のゲートへの入力信号の本数
R1、R2、…、Rn：常に動作するトランジスタ以外の複数のトランジスタのインピーダンス、
X：変数

なお、出力回路における各トランジスタの構成として、図１（ａ）、（ｃ）に示すような構成を採用してもよい。各トランジスタのインピーダンスの調整は、図１（ｃ）に示すようなPchトランジスタのみで構成される出力回路の場合は、Pchトランジスタに本発明の思想が適用される。図１（ａ）に示すようなPchトランジスタおよびNchトランジスタ双方で構成される出力回路の場合は、PchトランジスタとNchトランジスタのいずれか又は双方に本発明の思想が適用されてもよい。

図６に、図１（ｄ）の出力回路構成において、本発明の思想を適用して各トランジスタのインピーダンスを調整した場合のレイアウト図を示す。同図に示すように、各コントロール信号G1,G2,…G7によって動作するトランジスタN1,N2,…N7のインピーダンスがゲート長によって調整されている。

図７（ａ）に出力回路の別の回路構成を示す。この構成では、ゲート信号G0〜G7でインピーダンスをコントロールし、信号Gで出力を制御する。図７（ｂ）に図７（ａ）の回路構成のレイアウト図を示す。図８は、図７（ａ）の出力回路構成において、ゲート長を調整することでトランジスタのインピーダンスを調整した場合のレイアウト例を示す。この場合、出力端子とGND間に接続されている２段のNchトランジスタのインピーダンス双方に対して同様の調整を行う。なお、インピーダンスの調整には、図９に示すようにゲート幅を変更して実現することも可能である。なお、図９の例のようにゲート幅を変更する場合、フィールドの形状が不均一となる。このため、出力端子に接続されたトランジスタが例えばＥＳＤ（静電気放電）などの外部ストレスによって破壊される可能性がある。図１０に、ＥＳＤを考慮しフィールドの形状を均一とした構成を示す。この例では、例えばコントロール信号G7でコントロールされるトランジスタのゲート長を大きくすることで、ＥＳＤを受ける、出力端子３に接続されるトランジスタのドレイン面積が小さくならないように構成している。

半導体集積回路の出力回路の構成図（（ａ）PchおよびNch出力トランジスタを直列に接続して構成した例、（ｂ）Nch出力トランジスタのみで構成した例、（ｂ）Pch出力トランジスタのみで構成した例、（ｄ）複数個のNch出力トランジスタを並列に接続して構成した例）図１（ｄ）に示す出力回路のレイアウト図従来の出力回路におけるキャリブレーション実施後のインピーダンス変化を示した図本発明の出力回路におけるキャリブレーション実施後のインピーダンス変化を示した図出力回路の別の構成例を示した図図１（ｄ）の出力回路において、本発明の思想を適用して各トランジスタのインピーダンスを調整した場合のレイアウト図（ａ）出力回路の別の構成例を示した図（（ａ）回路図、（ｂ）レイアウト図）図７の出力回路において、本発明の思想を適用して各トランジスタのインピーダンスを調整した場合のレイアウト図図１（ｄ）の出力回路において、本発明の思想を適用して各トランジスタのインピーダンスを調整した場合のレイアウト図（ゲート幅により調整）ＥＳＤを考慮し、フィールドの形状が均一となるよう構成した場合の出力回路のレイアウト図

符号の説明

３出力端子（パッド）
１１メタル配線
１２ポリシリコンゲート
１３フィールド
１４メタル配線とポリシリコンゲートのコンタクト
１５メタル配線とフィールドのコンタクト

Claims

トランジスタを含むトランジスタ回路が出力端子に複数段並列に接続されてなり、各トランジスタ回路に含まれるトランジスタのゲートへの入力信号により出力インピーダンスの調整が可能な出力回路であって、
前記複数段のトランジスタ回路に含まれる、少なくとも２段のトランジスタ回路のインピーダンスを互いに異ならせた
ことを特徴とする出力回路。
前記少なくとも２段のトランジスタ回路に含まれるトランジスタのゲート長を異ならせることで、インピーダンスを異ならせたことを特徴とする請求項１記載の出力回路。
前記少なくとも２段のトランジスタ回路に含まれるトランジスタのゲート幅を異ならせることで、インピーダンスを異ならせたことを特徴とする請求項１記載の出力回路。
前記トランジスタ回路はトランジスタと直列に接続された抵抗を含むことを特徴とする請求項１記載の出力回路。
前記複数のトランジスタ回路において常に動作するトランジスタのインピーダンスをR0、インピーダンス調整のために使用するトランジスタのゲートへの入力信号の本数をn、前記前記インピーダンス調整のために使用する複数トランジスタのインピーダンスをR1、R2、…、Rn、変数をXとした場合に、前記複数のトランジスタそれぞれのインピーダンスが次式の関係を満たすことを特徴とする請求項１記載の出力回路。
R0=X/(1/R0+1/R1)
=X²/(1/R0+1/R1+1/R2)
=X³/(1/R0+1/R1+1/R2+1/R3)
…
=X^n-1/(1/R0+1/R1+1/R2+…+1/Rn-1)
=Xⁿ/(1/R0+1/R1+1/R2+…+1/Rn-1+1/Rn)
前記トランジスタ回路に含まれるトランジスタがPchトランジスタのみで構成される、ことを特徴とする請求項１記載の出力回路。
前記複数のトランジスタ回路に含まれるトランジスタがNchトランジスタのみで構成される、ことを特徴とする請求項１記載の出力回路。
前記トランジスタ回路がPchトランジスタとNchトランジスタの直列回路を含み、前記少なくとも２段のトランジスタ回路に含まれるPchトランジスタ及び／またはNchトランジスタのインピーダンスを異ならせることを特徴とする請求項１記載の出力回路。