JP2010045209A - Method of manufacturing laminated ceramic electronic component - Google Patents

Method of manufacturing laminated ceramic electronic component Download PDF

Info

Publication number
JP2010045209A
JP2010045209A JP2008208459A JP2008208459A JP2010045209A JP 2010045209 A JP2010045209 A JP 2010045209A JP 2008208459 A JP2008208459 A JP 2008208459A JP 2008208459 A JP2008208459 A JP 2008208459A JP 2010045209 A JP2010045209 A JP 2010045209A
Authority
JP
Japan
Prior art keywords
forming
metal
electrode
dielectric layer
multilayer ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008208459A
Other languages
Japanese (ja)
Inventor
Tatsuya Kojima
達也 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2008208459A priority Critical patent/JP2010045209A/en
Priority to US12/461,372 priority patent/US20100038120A1/en
Priority to KR1020090073771A priority patent/KR101076643B1/en
Priority to CN200910165207A priority patent/CN101651044A/en
Publication of JP2010045209A publication Critical patent/JP2010045209A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a laminated ceramic electronic component which can obtain reliable conduction between each veer electrode and each internal electrode by preventing the formation of clearances between each dielectric layer and each veer electrode while effectively preventing the occurrence of structural defects of the dielectric layers. <P>SOLUTION: A laminated ceramic capacitor 1 has the dielectric layers 11 and the internal electrodes 12 which are alternately laminated, where the internal electrodes 12 arranged opposing each other via the dielectric layers 11 are connected to each other via the veer electrodes 14. Its manufacturing method comprises steps for forming veer holes in a ceramic green sheet for the dielectric layers 11 and a conductive paste laminate for the internal electrodes 12 and firing them to obtain a laminate in which the dielectric layers 11 and the internal electrodes 12 are formed, and then filling conductive paste for the veer electrodes 14 in the veer holes of the laminate and further applying baking treatment thereto to form the veer electrodes 14. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、積層セラミック電子部品の製造方法に関する。   The present invention relates to a method for manufacturing a multilayer ceramic electronic component.

近年、電子機器の更なる小型化、薄型化、高密度実装化が要求されており、電子機器に用いられるICチップ等の半導体装置といった能動部品や、コンデンサ、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装された回路基板に対しても、同様に小型化や薄型化が熱望されている。   In recent years, there has been a demand for further downsizing, thinning, and high-density mounting of electronic devices. Active components such as semiconductor devices such as IC chips used in electronic devices, and passive components such as capacitors, inductors, thermistors, resistors, etc. Similarly, miniaturization and thinning of circuit boards on which electronic components such as these are mounted are also eagerly desired.

これらの電子部品の中でも、特に、積層(型)セラミック電子部品であるセラミックチップコンデンサについては、小型化や薄型化のみではなく、それらに加えて更なる高容量化が市場から強く求められている。これに対し、高密度実装への要求に応えるには、電子部品の実装面積を広げることができないため、セラミックチップコンデンサでは誘電体と内部電極の薄層化が急速に進められており、現状では、例えば、C2012サイズ(外形2.0mm×1.2mm×1.2mm)でも、800層を超えるような積層数のものも市場に出回っている。また、回路基板上での電子部品の搭載領域が削減される傾向にあり、これに対応すべく、例えば、本体の側壁に外部電極を接続せずに、上壁面と低壁面に外部接続用パッドや端子を設け、積層方向の両側から外部接続するタイプの表面実装型積層セラミックコンデンサが開発されている。   Among these electronic components, especially for ceramic chip capacitors that are multilayer (type) ceramic electronic components, there is a strong demand from the market not only for miniaturization and thinning, but also for higher capacities. . On the other hand, in order to meet the demand for high-density mounting, the mounting area of electronic components cannot be increased, so in ceramic chip capacitors, the dielectric and internal electrodes are rapidly becoming thinner. For example, even in the C2012 size (outer dimensions 2.0 mm × 1.2 mm × 1.2 mm), the number of stacked layers exceeding 800 layers is on the market. In addition, there is a tendency to reduce the mounting area of the electronic component on the circuit board. To cope with this, for example, external connection pads are not connected to the side wall of the main body, but external connection pads are connected to the upper wall surface and the lower wall surface. Surface mount multilayer ceramic capacitors have been developed that have external terminals and terminals and are externally connected from both sides in the stacking direction.

このようなタイプの積層セラミック電子部品として、例えば、特許文献1には、複数の誘電体層が積層され、その内部の層間に、Ni粒子を含む導体材料の焼結体からなる内部電極が形成され、さらに、内部電極を接続するように、Ni粒子及びCu粒子を含む導体材料の焼結体からなるビア導体が設けられた積層セラミック電子部品(コンデンサ)が提案されている。また、特許文献2にも、同様の構成を有する積層セラミック電子部品、すなわち、誘電体セラミック層と内部配線パターンが交互に積層され、誘電体セラミック層を介して離間対向する配線パターンが、誘電体セラミック層を貫通するビア電極で接続されたものが記載されている。
特開2005−136231号公報 特開2003−151851号公報
As such a type of multilayer ceramic electronic component, for example, in Patent Document 1, a plurality of dielectric layers are stacked, and an internal electrode made of a sintered body of a conductive material containing Ni particles is formed between the layers. Further, there has been proposed a multilayer ceramic electronic component (capacitor) provided with a via conductor made of a sintered body of a conductive material containing Ni particles and Cu particles so as to connect internal electrodes. Also in Patent Document 2, a multilayer ceramic electronic component having the same configuration, that is, a dielectric ceramic layer and an internal wiring pattern are alternately stacked, and a wiring pattern that is spaced apart and facing through the dielectric ceramic layer is a dielectric. What is connected by a via electrode penetrating the ceramic layer is described.
JP 2005-136231 A JP 2003-151851 A

ところで、特許文献1及び2によれば、上記従来の積層セラミック電子部品を製造するには、誘電体層形成用のセラミックグリーンシートと内部電極形成用の導体材料層を複数交互に積層して積層体を得た後に、その積層体にビア電極(ビア導体)形成用のビアホール(スルーホール)を穿設し、そのビアホールにビア電極形成用の導電性ペーストを埋め込んだ(ビアフィル)後(特許文献1の段落[0029]、特許文献2の図17参照)、或いは、セラミックグリーンシートと導体材料層を積層する毎に、ビアホールを穿設してビア電極形成用の導電性ペーストを充填し、その工程を繰り返すことにより積層体を形成した後(枚葉式;特許文献2の図1参照)、どちらも全体を同時に焼成する方法を用いており、これにより、焼結体である誘電体層間に内部電極が設けられ、かつ、その内部電極間がビア電極で接続された積層セラミック電子部品が得られることが記載されている。   By the way, according to Patent Documents 1 and 2, in order to manufacture the above conventional multilayer ceramic electronic component, a plurality of ceramic green sheets for forming dielectric layers and conductor material layers for forming internal electrodes are alternately stacked. After obtaining a body, a via hole (through hole) for forming a via electrode (via conductor) is formed in the laminated body, and a conductive paste for forming a via electrode is embedded in the via hole (via fill) (Patent Document) 1 (see FIG. 17 of Patent Document 2), or whenever a ceramic green sheet and a conductor material layer are laminated, a via hole is formed and a conductive paste for forming a via electrode is filled, After forming the laminated body by repeating the process (single-wafer type; see FIG. 1 of Patent Document 2), both use the method of firing the whole at the same time. Internal electrodes provided in the dielectric layers, and the between the internal electrodes is described that the laminated ceramic electronic part connected by via electrodes can be obtained.

しかし、本発明者が、かかる製造方法について詳細に検討したところ、例えば、ビア電極形成用の導体材料にCuを含むものを用いた場合、セラミックグリーンシートの焼成に必要な温度(例えば、BaTiO3系セラミックの場合、1100℃以上)が、Cuの融点(1083℃)よりも高いので、焼成時にビアホール内の導体材料中のCuが溶融してしまい、ビア電極を形成することができないことが判明した。このとき、ビア電極形成用の導体材料が、Cu以外に、上記焼成温度よりも融点が高いNi(融点:1453℃)等を含んでいても、Cuの溶融に併発されてNiも溶融してしまい、やはりビア電極導体を形成することができないことも確認された。なお、特許文献1及び2のいずれにも、ビア電極用の導体材料としてCuを含むものを用い、上記の同時焼成を行う製造方法により、ビア電極が形成された積層セラミック電子部品を実際に製造できたことを示す実施例については、何ら記載されていない。 However, when the present inventor has examined the manufacturing method in detail, for example, when a conductor material for forming a via electrode containing Cu is used, a temperature required for firing the ceramic green sheet (for example, BaTiO 3). In the case of a ceramic, the melting point of Cu (1100 ° C. or higher) is higher than the melting point of Cu (1083 ° C.). did. At this time, even if the conductor material for forming the via electrode contains Ni (melting point: 1453 ° C.) or the like having a melting point higher than the firing temperature in addition to Cu, Ni is also melted together with the melting of Cu. In other words, it was also confirmed that a via electrode conductor could not be formed. In both Patent Documents 1 and 2, a multilayer ceramic electronic component in which a via electrode is formed is actually manufactured by a manufacturing method in which Cu is used as a conductive material for a via electrode and the above-described simultaneous firing is performed. There is no description of examples showing what could be done.

また、セラミックグリーンシートと内部電極及びビア電極形成用の導体材料とを同時に焼成するので、上述の如く、焼成温度はセラミックグリーンシートの焼結に必要な高温となり、そのような高温では、焼成過程において、互いに熱膨張係数が異なるセラミックグリーンシートと導体材料層の膨張及び収縮の程度の差が非常に大きくなる。その結果、焼成後に形成される誘電体層とビア電極との間に間隙が生じ易くなり、こうなると、ビア電極と内部電極とを確実に導通(電気的に接続)させ難くなる。さらに、セラミックグリーンシート、及び導体材料層は、通常、焼成前に比較的低温で脱バインダされて比較的脆い状態となり、そのような状態で、内部電極及びビア電極形成用の導体層と高温で同時焼成されると、それらの導体材料との相対的な伸縮挙動の相違が大きくなり、これに起因して、誘電体層にひび割れ(クラック)が入ったり、層間の剥離(デラミネーション)が生じたりといった構造上の欠陥が生起され易くなる不都合もある。特に、薄層化が進んでいる現状では、かかる事象の発生は顕著となることが容易に推定される。   Further, since the ceramic green sheet and the conductor material for forming the internal electrode and the via electrode are fired simultaneously, the firing temperature becomes a high temperature necessary for sintering the ceramic green sheet as described above. However, the difference in the degree of expansion and contraction between the ceramic green sheet and the conductor material layer having different thermal expansion coefficients becomes very large. As a result, a gap is likely to be formed between the dielectric layer formed after firing and the via electrode, which makes it difficult to reliably conduct (electrically connect) the via electrode and the internal electrode. Furthermore, the ceramic green sheet and the conductor material layer are usually debindered at a relatively low temperature before firing and become relatively brittle. In such a state, the conductor layer for forming the internal electrode and the via electrode is heated at a high temperature. When co-fired, the difference in relative expansion and contraction behavior with those conductor materials becomes large, resulting in cracks in the dielectric layer and delamination between layers. In addition, there is a disadvantage that structural defects such as or are likely to occur. In particular, in the present situation where the thinning is progressing, it is easily estimated that the occurrence of such an event becomes remarkable.

そこで、本発明はかかる事情に鑑みてなされたものであり、誘電体層とビア電極との間の間隙の発生を防止してビア電極と内部電極とを確実に導通させることができるとともに、誘電体層等における構造欠陥の発生を有効に防止することができ、これらにより、優れた性能を有する製品を高い歩留まりで製造することができる積層セラミック電子部品の製造方法を提供することを目的とする。   Therefore, the present invention has been made in view of such circumstances, and it is possible to prevent the formation of a gap between the dielectric layer and the via electrode and to reliably connect the via electrode and the internal electrode. An object of the present invention is to provide a method for manufacturing a multilayer ceramic electronic component that can effectively prevent the occurrence of structural defects in a body layer and the like, and can manufacture products having excellent performance with high yield. .

上記課題を解決するために、本発明による積層セラミック電子部品の製造方法は、誘電体層形成用のセラミック材料を含む少なくとも一つのセラミック層と、内部電極形成用の導体材料を含む少なくとも一つの導体層とを積層して積層体を形成する工程と、セラミック層の少なくとも一つ、及び、導体層の少なくとも一つを貫通するビアホーを形成する工程と、ビアホールが形成された積層体に焼成処理を施すことにより、誘電体層と内部電極とが形成された積層体を得る工程と、その誘電体層と内部電極とが形成された積層体におけるビアホールの内部に、ビア電極形成用の導体材料を充填する工程と、その導体材料がビアホールの内部に充填された積層体に、焼付処理を施すことにより、ビア電極を形成する工程とを含む。   In order to solve the above problems, a method for manufacturing a multilayer ceramic electronic component according to the present invention includes at least one ceramic layer including a ceramic material for forming a dielectric layer and at least one conductor including a conductive material for forming an internal electrode. A step of forming a laminated body by laminating layers, a step of forming a via hole penetrating at least one of the ceramic layers and at least one of the conductor layers, and firing the laminated body in which the via holes are formed. Applying a conductive material for forming the via electrode in the via hole in the laminated body in which the dielectric layer and the internal electrode are formed, and the step of obtaining the laminated body in which the dielectric layer and the internal electrode are formed. A step of filling, and a step of forming a via electrode by subjecting the laminate in which the conductor material is filled in the via hole to a baking process.

このような構成の積層セラミック電子部品の製造方法においては、誘電体層形成用のグリーンシート層と、内部電極形成用の導体材料を含む内部電極グリーンシート層とを積層して得られる積層体に、ビアホールを穿設した状態で、すなわち、ビアホールにビア電極形成用の導体材料を充填する前に、一旦焼成処理を行う。焼成処理は、例えば、必要に応じてセラミック層を脱バインダした後、内部電極としてNi又はNi合金を用いるため内部電極の酸化を防止するため、還元雰囲気化でセラミック層の焼結に必要な焼成温度で所定時間行い、更に必要に応じて誘電体を再酸化させるための再酸化処理を施すことが好ましい。   In the method of manufacturing a multilayer ceramic electronic component having such a structure, a laminate obtained by laminating a green sheet layer for forming a dielectric layer and an internal electrode green sheet layer containing a conductor material for forming an internal electrode is obtained. In the state where the via hole is formed, that is, before the via hole is filled with the conductive material for forming the via electrode, the baking treatment is once performed. For example, after the binder is removed from the ceramic layer as necessary, Ni or Ni alloy is used as the internal electrode to prevent oxidation of the internal electrode, so that the firing is necessary for sintering the ceramic layer in a reducing atmosphere. It is preferable to carry out a re-oxidation treatment for re-oxidizing the dielectric as necessary, for a predetermined time at temperature.

次に、こうして得られた焼結体のビアホール内に、ビア電極形成用の導体材料を充填し、それを焼き付ける(換言すれば、再度の焼成を行う)ことにより、ビアホール内の導体材料が焼き付けられてビア電極が形成された積層セラミック電子部品を得る。このとき、セラミック層は既に焼成されて焼結体である誘電体層となっているので、焼付温度を、セラミック層の焼成温度に比して十分に低い導体材料の融点以下とすることができ、これにより、誘電体層の膨張及び収縮の程度が、十分に小さく抑えられる。したがって、この状態で、ビア電極形成用の導体材料の焼き付けが行われても、誘電体層及び内部電極とビア電極との相対的な伸縮(伸縮挙動)の差異が軽減され、これにより、誘電体層及び内部電極とビア電極とが離間して両者の間に間隙が生じてしまうことが有効に防止される。   Next, the conductive material for forming the via electrode is filled in the via hole of the sintered body thus obtained and baked (in other words, fired again), whereby the conductive material in the via hole is baked. To obtain a multilayer ceramic electronic component in which a via electrode is formed. At this time, since the ceramic layer has already been fired to become a dielectric layer which is a sintered body, the baking temperature can be made lower than the melting point of the conductor material which is sufficiently lower than the firing temperature of the ceramic layer. As a result, the degree of expansion and contraction of the dielectric layer is sufficiently suppressed. Therefore, even if the conductive material for forming the via electrode is baked in this state, the difference in relative expansion and contraction (stretching behavior) between the dielectric layer and the internal electrode and the via electrode is reduced. It is effectively prevented that the body layer, the internal electrode, and the via electrode are separated and a gap is generated between them.

また、そのように、ビア電極形成用の導体材料を、セラミック層の焼成温度に比して十分に低温で焼き付けることが可能となるので、従来の同時焼成処理において懸念される内部電極及びビア電極形成用の導体材料と誘電体層形成用のセラミック層との相対的な伸縮挙動を軽減することができ、その結果、誘電体層にクラックが入ったり、層間剥離が生じたりといった構造欠陥が十分に抑制される。   In addition, as described above, since the conductor material for forming the via electrode can be baked at a sufficiently low temperature as compared with the firing temperature of the ceramic layer, the internal electrode and the via electrode which are concerned in the conventional simultaneous firing process. The relative expansion and contraction behavior of the forming conductor material and the ceramic layer forming dielectric layer can be reduced. As a result, structural defects such as cracks and delamination in the dielectric layer are sufficient. To be suppressed.

具体的には、内部電極形成用の導体材料として、誘電体層を形成するために必要なセラミック材料の焼成温度よりも融点が高い第1の金属の粒子を含むものを用い、また、ビア電極形成用の導体材料として、誘電体層を形成するために必要なセラミック材料の焼成温度よりも融点が低い第2の金属の粒子、及び、その第2の金属よりも融点が高い他の第3の金属の粒子を含むものを用いるときに、本発明は特に有用である。   Specifically, as the conductive material for forming the internal electrode, a material containing the first metal particles having a melting point higher than the firing temperature of the ceramic material necessary for forming the dielectric layer is used. As a conductive material for forming, a second metal particle having a melting point lower than the firing temperature of the ceramic material necessary for forming the dielectric layer, and another third having a melting point higher than that of the second metal. The present invention is particularly useful when using those containing metal particles.

上述したとおり、ビア電極形成用の導体材料をビアホール内に充填した積層体を焼成する従来の同時焼成処理では、ビア電極形成用の導体材料が、セラミック層の焼成温度よりも融点が低い金属を含むと、それが焼成中に溶融してしまうので、目的とするビア電極を形成することができない。これに対し、本発明では、セラミック層、及び、内部電極形成用の導体材料を含む導体層を焼成した後に、ビア電極形成用の導体材料の焼付処理を行うので、その焼付温度をセラミック層の焼成温度まで高める必要がなく、導体材料中に主として含まれる第2の金属の融点以下の温度とすることができる。   As described above, in the conventional co-firing process of firing a laminate in which a via electrode forming conductor material is filled in a via hole, the via electrode forming conductor material is made of a metal having a melting point lower than the firing temperature of the ceramic layer. If it is included, it will melt during firing, and the desired via electrode cannot be formed. On the other hand, in the present invention, after firing the ceramic layer and the conductor layer containing the conductor material for forming the internal electrode, the conductor material for forming the via electrode is baked, so that the baking temperature of the ceramic layer is reduced. There is no need to raise the firing temperature, and the temperature can be lower than the melting point of the second metal mainly contained in the conductor material.

また、ビア電極形成用の導体材料を焼き付ける際、ビア電極形成用の導体材料に含まれる同種金属の粒子間の反応性が高く、例えば粒子間の固溶反応が過度に進行して粒子の占有容積が減少してしまい、ビアホール内の導体粒子による空間充填率が低下し過ぎることがある。こうなると、ビアホールの導体による充填が不十分となり、ビアホール内での内部電極とビア電極との電気的な接続を十分に確保できないおそれが生じる。これに対し、ビア電極形成用の導体材料として、第2の金属以外に、その第2の金属よりも融点が高い別の第3の金属の粒子を含むものを用いると、融点が比較的高い第3の金属粒子が、第2の金属粒子間に介在した状態で第2の金属と結合し、それら第2の金属の粒子をあたかもピンで止めるように作用(ピン止め作用)するので、第2の金属粒子間の金属反応が適度に抑制され、金属粒子の占有容積の減少に起因してビアホール内の金属導体による空間充填率が過度に低下してしまうことが抑止される。よって、内部電極とビア電極との導通をより一層確実に確保することができる。   In addition, when baking a conductor material for forming a via electrode, the reactivity between particles of the same metal contained in the conductor material for forming a via electrode is high. For example, the solid solution reaction between particles proceeds excessively and the particles are occupied. The volume may be reduced, and the space filling rate by the conductor particles in the via hole may be excessively reduced. In this case, filling of the via hole with the conductor becomes insufficient, and there is a possibility that sufficient electrical connection between the internal electrode and the via electrode in the via hole cannot be ensured. On the other hand, when a conductive material for forming a via electrode includes particles of another third metal having a melting point higher than that of the second metal in addition to the second metal, the melting point is relatively high. The third metal particles are bonded to the second metal in a state of being interposed between the second metal particles, and act as if the second metal particles are pinned (pinning action). The metal reaction between the two metal particles is moderately suppressed, and the space filling rate due to the metal conductor in the via hole due to the decrease in the occupied volume of the metal particles is suppressed. Therefore, the electrical connection between the internal electrode and the via electrode can be further ensured.

なお、融点が高いという観点から、第3の金属の粒子に代えてセラミック等の高融点無機材料の粒子を用いることも考えられるが、かかる無機材料は、反応する金属粒子との濡れ性が不十分なので、同種の金属粒子間の金属反応を抑制できるものの、反応サイトに留まることが困難であって金属から吐き出されてしまうため、ピン止め作用を効果的に持続し難い。よって、上述したピン止め作用を有効に持続させることができる点において、高融点の金属粒子を用いる方が好ましい。   From the viewpoint of a high melting point, it may be possible to use particles of a high melting point inorganic material such as ceramic instead of the third metal particles, but such an inorganic material has poor wettability with the reacting metal particles. Since it is sufficient, the metal reaction between the same kind of metal particles can be suppressed, but it is difficult to stay at the reaction site and it is discharged from the metal, so that it is difficult to effectively maintain the pinning action. Therefore, it is preferable to use high melting point metal particles in that the pinning action described above can be effectively maintained.

ここで、更に具体的には、ビア電極形成用の導体材料に主として含まれる第2の金属としては、Cu(融点:1083℃)、Ag(融点:961℃)、及びAu(融点:1063℃)のうちの少なくとも一種の金属が挙げられ、第3の金属としては、Ni(融点:1453℃)、Pt(融点:1769℃)、及びPd(融点:1552℃)のうちの少なくとも一種の金属が挙げられる。これらの中では、上述した作用効果に特に優れ、また、電気的特性及び経済性の双方にも優れる観点から、ビア電極形成用の導体材料が、第2の金属としてCuを含み、第3の金属としてNiを含むものを用いることが好ましい。また、ESRを低減できることからも、ビア電極がCuを主として含むと有利である。   Here, more specifically, the second metal mainly contained in the conductor material for forming the via electrode includes Cu (melting point: 1083 ° C.), Ag (melting point: 961 ° C.), and Au (melting point: 1063 ° C.). ), And the third metal is at least one metal of Ni (melting point: 1453 ° C.), Pt (melting point: 1769 ° C.), and Pd (melting point: 1552 ° C.). Is mentioned. Among these, the conductive material for forming the via electrode contains Cu as the second metal from the viewpoint of being particularly excellent in the above-described operational effects and excellent in both electrical characteristics and economic efficiency. A metal containing Ni is preferably used. Also, since the ESR can be reduced, it is advantageous that the via electrode mainly contains Cu.

また、本発明の積層セラミック電子部品の製造方法によって得られる積層セラミック電子部品の構成は、以下のとおり表現することができる。   Moreover, the structure of the multilayer ceramic electronic component obtained by the manufacturing method of the multilayer ceramic electronic component of this invention can be expressed as follows.

すなわち、本発明による積層セラミック電子部品は、焼成されたセラミック材料からなる誘電体層と、導体材料からなり、かつ、誘電体層の内部に離間配置された複数の内部電極と、導体材料からなり、誘電体層を貫通し、かつ、複数の内部電極のうち少なくとも2つに接続されたビア電極とを備えており、内部電極が、誘電体層を形成するために必要なセラミック材料の焼成温度よりも融点が高い第1の金属を含むものであり、ビア電極が、誘電体層を形成するために必要なセラミック材料の焼成温度よりも融点が低い第2の金属、及び、第2の金属よりも融点が高い第3の金属を含むものであり、かつ、第3の金属の第2の金属に対する含有割合が、0より大きく40質量%未満、好ましくは、2質量%〜30質量%のものである。   That is, the multilayer ceramic electronic component according to the present invention comprises a dielectric layer made of a fired ceramic material, a conductor material, and a plurality of internal electrodes spaced apart from each other inside the dielectric layer, and a conductor material. A via electrode penetrating the dielectric layer and connected to at least two of the plurality of internal electrodes, the internal electrode being a firing temperature of the ceramic material necessary for forming the dielectric layer A second metal having a melting point lower than the firing temperature of the ceramic material necessary for forming the dielectric layer, and the second metal The content ratio of the third metal to the second metal is greater than 0 and less than 40% by mass, preferably 2% by mass to 30% by mass. Is.

具体的には、第2の金属が、Cu、Ag、及びAuのうちの少なくとも一種の金属であり、第3の金属が、Ni、Pt、及びPdのうちの少なくとも一種の金属であると好適であり、これらのなかでは、第2の金属がCuであり、第3の金属がNiである場合が更に好ましい。この場合、ビア電極が、第2の金属の粒子の平均粒径が第3の粒子の平均粒径の2倍以上である導体材料から形成されたものであるとより好ましい。   Specifically, it is preferable that the second metal is at least one metal of Cu, Ag, and Au, and the third metal is at least one metal of Ni, Pt, and Pd. Among these, it is more preferable that the second metal is Cu and the third metal is Ni. In this case, the via electrode is more preferably formed from a conductor material in which the average particle diameter of the second metal particles is twice or more the average particle diameter of the third particles.

なお、本発明において「主として」含まれる、又は、「主成分として」含まれるとは、導体材料において、その成分の質量含有率が、その他の成分の質量含有率の合計よりも大きいことを示し、「主として」又は「主成分として」複数成分が含まれるとは、それら複数成分の合計の質量含有率が、その他の成分の質量含有率の合計よりも大きいことを示す。また、粒子の「平均粒径」とは、組織断面の走査型電子顕微鏡写真で観察できる1次粒子の粒子外形に外接する最小間隔の平行距離D1と最大間隔の平行距離D2との相加平均値を粒径としたときの、その平均値を示す。   In the present invention, “mainly” or “contained as a main component” means that the mass content of the component in the conductor material is larger than the total mass content of the other components. The phrase “mainly” or “as a main component” includes a plurality of components indicates that the total mass content of the plurality of components is larger than the total mass content of other components. Further, the “average particle size” of the particle is an arithmetic average of the parallel distance D1 of the minimum interval and the parallel distance D2 of the maximum interval that circumscribe the particle outer shape of the primary particle that can be observed with a scanning electron micrograph of the cross section of the structure. The average value is shown when the value is the particle size.

本発明の積層セラミック電子部品の製造方法によれば、セラミック層と、内部電極形成用の導体材料を含む導体層とを積層して形成した積層体にビアホールを形成した状態で、焼成処理を施し、その後で、ビアホールの内部に、ビア電極形成用の導体材料を充填し、それに焼付処理を行って積層セラミック電子部品を得るので、ビア電極形成用の導体材料の焼付温度を、セラミック層の焼成温度に比して十分に低い導体材料の融点以下の温度とすることができる。これにより、誘電体層の膨張及び収縮の程度が、十分に小さく抑えられるので、誘電体層及び内部電極とビア電極との相対的な伸縮の程度(伸縮挙動)が軽減され、その結果、誘電体及び内部電極とビア電極との間の間隙の発生や、誘電体層等の構造欠陥の発生を有効に防止することができる。   According to the method for manufacturing a multilayer ceramic electronic component of the present invention, a firing treatment is performed in a state in which a via hole is formed in a laminate formed by laminating a ceramic layer and a conductor layer containing a conductor material for forming an internal electrode. After that, the via hole is filled with a conductive material for forming a via electrode, and then subjected to a baking process to obtain a multilayer ceramic electronic component. Therefore, the baking temperature of the conductive material for forming the via electrode is set to the firing of the ceramic layer. The temperature can be made lower than the melting point of the conductor material which is sufficiently lower than the temperature. As a result, the degree of expansion and contraction of the dielectric layer can be suppressed to a sufficiently small level, so that the degree of relative expansion and contraction (stretching behavior) of the dielectric layer, the internal electrode and the via electrode is reduced. Generation of gaps between the body and internal electrodes and via electrodes and generation of structural defects such as dielectric layers can be effectively prevented.

以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted. Further, the positional relationship such as up, down, left and right is based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the illustrated ratios. Further, the following embodiments are exemplifications for explaining the present invention, and are not intended to limit the present invention only to the embodiments. Furthermore, the present invention can be variously modified without departing from the gist thereof.

図1は、本発明による積層セラミック電子部品の製造方法を用いて得られる積層セラミック電子部品の一例の概略構造を示す断面図である。積層セラミックコンデンサ1(積層セラミック電子部品)は、いわゆる表面実装型の積層セラミックコンデンサであり、複数の誘電体層11と複数の内部電極12のパターンがそれぞれ交互に積層され、複数の内部電極12のうち、一層おきに各誘電体層11を介して離間して対向配置されたものが、誘電体層11を積層方向に貫通するように設けられたビア電極14で接続されたものである。また、各ビア電極14の両端部には、外部接続用パッド16が接続されている。この外部接続用パッド16上には、必要に応じてバンプ等が形成されてもよい。   FIG. 1 is a sectional view showing a schematic structure of an example of a multilayer ceramic electronic component obtained by using the method for manufacturing a multilayer ceramic electronic component according to the present invention. The multilayer ceramic capacitor 1 (multilayer ceramic electronic component) is a so-called surface-mount type multilayer ceramic capacitor, in which patterns of a plurality of dielectric layers 11 and a plurality of internal electrodes 12 are alternately stacked. Of these, every other layer that is spaced and opposed via each dielectric layer 11 is connected by a via electrode 14 provided so as to penetrate the dielectric layer 11 in the stacking direction. In addition, external connection pads 16 are connected to both ends of each via electrode 14. Bumps and the like may be formed on the external connection pads 16 as necessary.

なお、図示において、複数の誘電体層11が別体の層として記載されているが、これらは、後述するように、製造過程において、誘電体層11の前駆層であるセラミックグリーンシート2が多段に積層されたものが焼成処理されて形成されるものであり、焼成によって一体に焼結され、全体として誘電体層10が構成されている。   In the drawing, a plurality of dielectric layers 11 are described as separate layers. However, as will be described later, in the manufacturing process, the ceramic green sheets 2 that are precursor layers of the dielectric layers 11 are multi-staged. The layer laminated on is formed by firing treatment, and is integrally sintered by firing to constitute the dielectric layer 10 as a whole.

次に、上記の本実施形態に係る積層セラミックコンデンサ1の製造方法の一例について説明する。図2及び図3は、積層セラミックコンデンサ1を製造する手順の一例の一部を示す工程図である。   Next, an example of a method for manufacturing the multilayer ceramic capacitor 1 according to the present embodiment will be described. 2 and 3 are process diagrams showing a part of an example of a procedure for manufacturing the multilayer ceramic capacitor 1.

まず、誘電体層11形成用のチタン酸バリウム(BaTiO3)系セラミックを含有するセラミック粉末を調製する。誘電体層11は、チタン酸バリウムを主成分として含有し、さらに、焼結助剤成分その他の副成分を含むものである。より具体的には、例えば、主成分としてチタン酸バリウムを、副成分として酸化マグネシウム、酸化イットリウム、酸化ジスプロシウム、及び酸化ホルミウムから選ばれる少なくとも1種以上とを含有する。さらに、他の副成分として、酸化バリウム、酸化ストロンチウム、及び酸化カルシウムから選択される少なくとも1種以上と、酸化ケイ素と、酸化マンガン及び酸化クロムから選択される少なくとも1種以上と、酸化バナジウム、酸化モリブデン、及び酸化タングステンから選択される少なくとも1種以上とを含有してもよい。 First, to prepare a ceramic powder containing barium titanate (BaTiO 3) -based ceramic for dielectric layer 11 is formed. The dielectric layer 11 contains barium titanate as a main component, and further contains a sintering aid component and other subcomponents. More specifically, for example, it contains barium titanate as a main component and at least one or more selected from magnesium oxide, yttrium oxide, dysprosium oxide, and holmium oxide as subcomponents. Further, as other subcomponents, at least one selected from barium oxide, strontium oxide, and calcium oxide, at least one selected from silicon oxide, manganese oxide, and chromium oxide, vanadium oxide, oxidation It may contain at least one selected from molybdenum and tungsten oxide.

かかる組成を有する誘電体層11用のセラミック粉末の調製方法としては、例えば、水熱合成法により製造したBa1.005TiO3に、(MgCO34・Mg(OH)2・5H2O、MnCO3、BaCO3、CaCO3、SiO2、Y23、V25を添加してボールミルにより十数時間程度湿式混合し、最終組成として、Ba1.005TiO3に、MgO、MnO、Y23、(Ba0.6,Ca0.4)SiO3、V25を含有する原料粉末を得る方法を用いることができる。組成の一例としては、Ba1.005TiO3に、MgO:0.5mol%、MnO:0.4mol%、Y23:1.0mol%、(Ba0.6,Ca0.4)SiO3:1.0mol%、V25:0.05mol%を含有するもの挙げられる。 As a method for preparing the ceramic powder for the dielectric layer 11 having such a composition, for example, Ba 1.005 TiO 3 manufactured by a hydrothermal synthesis method is added to (MgCO 3 ) 4 .Mg (OH) 2 .5H 2 O, MnCO. 3 , BaCO 3 , CaCO 3 , SiO 2 , Y 2 O 3 , V 2 O 5 are added and wet-mixed by a ball mill for about ten hours or more, and the final composition is Ba 1.005 TiO 3 with MgO, MnO, Y 2. A method of obtaining a raw material powder containing O 3 , (Ba 0.6 , Ca 0.4 ) SiO 3 , and V 2 O 5 can be used. As an example of the composition, Ba 1.005 TiO 3 , MgO: 0.5 mol%, MnO: 0.4 mol%, Y 2 O 3 : 1.0 mol%, (Ba 0.6 , Ca 0.4 ) SiO 3 : 1.0 mol% V 2 O 5 : 0.05 mol%.

次いで、得られた原料粉末と、有機溶剤、有機バインダ、及び、必要に応じて可塑剤、帯電防止剤、分散剤、消泡剤、界面活性剤、湿潤剤、その他の添加剤等を混合してセラミックスラリーとした後、それをドクターブレード法、ノズルコーター等を用いて成形し、図2に示す如くポリエチレンテレフタレート(PET)といった樹脂フィルム等の基材P上に、シート状のセラミックグリーンシート2を形成する。   Next, the obtained raw material powder is mixed with an organic solvent, an organic binder, and, if necessary, a plasticizer, an antistatic agent, a dispersant, an antifoaming agent, a surfactant, a wetting agent, and other additives. After forming a ceramic slurry, it is molded using a doctor blade method, a nozzle coater or the like, and a sheet-like ceramic green sheet 2 is formed on a substrate P such as a resin film such as polyethylene terephthalate (PET) as shown in FIG. Form.

ここで、有機溶剤としては、特に限定されず、例えば、エタノール、ブタノール、プロパノール、アセトン、ジアセトン、メチルエチルケトン、メチルイソブチルケトン、ベンゼン、ブロムクロロメタン、トルエン、キシレン等が挙げられる。また、有機バインダの種類も、特に制限されず、例えば、ポリビニルブチラール系、ポリビニルアルコール系、ポリエチレン系、エチルセルロース系、アクリル系、アクリルニトリル系のバインダが挙げられ、これらのなかでは、ポリビニルブチラール系がより好ましい。また、可塑剤としては、例えば、フタレートやフタル酸エステル、その誘導体、ポリエチレングリコール誘導体等が挙げられる。   Here, the organic solvent is not particularly limited, and examples thereof include ethanol, butanol, propanol, acetone, diacetone, methyl ethyl ketone, methyl isobutyl ketone, benzene, bromochloromethane, toluene, and xylene. The type of the organic binder is not particularly limited, and examples thereof include polyvinyl butyral, polyvinyl alcohol, polyethylene, ethyl cellulose, acrylic, and acrylonitrile binders. Among these, polyvinyl butyral is used. More preferred. Examples of the plasticizer include phthalate and phthalate esters, derivatives thereof, and polyethylene glycol derivatives.

さらに、図3に示すように、セラミックグリーンシート2上における、積層セラミックコンデンサ1を形成するための複数の個片領域3のそれぞれに、高融点金属(第1の金属)を主として含有する導電性ペーストをスクリーン印刷することにより、図1に示す内部電極12形成用のパターンを形成する。導電性ペーストは、Ni、Pt、Pd、それら各金属を主成分とする合金粉末や複合金属等の粒子後述するセラミックグリーンシート2の焼成温度よりも融点が高い金属の粒子を含む導体粉末を、共材、有機バインダ、有機溶剤、及び必要に応じて可塑剤、分散剤、消泡剤、添加剤等と混合することにより調製できる。共材としては、セラミックグリーンシート2に含まれるものと同種のセラミックを用いることが好ましく、適宜の添加剤を含んでいてもよい。有機バインダの種類としては、特に制限されず、例えば、エチルセルロース系、ポリビニルブチラール系、アクリニトリル系等が挙げられ、これらのなかでは、エチルセルロース系がより好ましい。   Further, as shown in FIG. 3, a conductive material mainly containing a refractory metal (first metal) in each of the plurality of individual regions 3 for forming the multilayer ceramic capacitor 1 on the ceramic green sheet 2. A pattern for forming the internal electrode 12 shown in FIG. 1 is formed by screen printing the paste. The conductive paste is made of Ni, Pt, Pd, alloy powder or composite metal particles containing these metals as main components, and conductive powder containing metal particles having a melting point higher than the firing temperature of the ceramic green sheet 2 described later. It can be prepared by mixing with a co-material, an organic binder, an organic solvent, and, if necessary, a plasticizer, a dispersant, an antifoaming agent, an additive and the like. As the co-material, it is preferable to use the same type of ceramic as that contained in the ceramic green sheet 2 and may contain an appropriate additive. The type of the organic binder is not particularly limited, and examples thereof include ethyl cellulose, polyvinyl butyral, and acrylonitrile. Among these, ethyl cellulose is more preferable.

次に、複数の個片分の内部電極12形成用のパターンが形成されたセラミックグリーンシート2と、そのパターンが形成されていないセラミックグリーンシート2を交互に適宜の方法で積層して、図1に示す積層セラミックコンデンサ1の基板構造(図1においてビア電極14及び外部接続用パッド16が形成されていない状態の構造)が複数形成された積層構造体を得る。このときの積層方法としては、例えば、図3に示すセラミックグリーンシート2の上に、さらに図2に示すセラミックグリーンシート2をドクターブレード法、ノズルコーター等を用いて形成し、さらに、図3に示す複数の個片分の内部電極12形成用のパターンを印刷する方法、図3に示すセラミックグリーンシート2の上に、図3に示すセラミックグリーンシート2からPETフィルム等の基材Pを剥離したものを順次積層していく方法等が挙げられる。このとき、基材Pを剥離する前に積層し、その後、一方又は双方の基材Pを剥離してもよい。また、積層毎に熱又は加圧等により圧着等してもよい。   Next, the ceramic green sheets 2 on which the patterns for forming the internal electrodes 12 for a plurality of pieces are formed and the ceramic green sheets 2 on which the patterns are not formed are alternately laminated by an appropriate method, and FIG. A multilayer structure in which a plurality of substrate structures of the multilayer ceramic capacitor 1 shown in FIG. 1 (a structure in which the via electrode 14 and the external connection pad 16 are not formed in FIG. 1) is formed is obtained. As a lamination method at this time, for example, the ceramic green sheet 2 shown in FIG. 2 is further formed on the ceramic green sheet 2 shown in FIG. 3 by using a doctor blade method, a nozzle coater or the like. The method of printing the pattern for forming the internal electrode 12 for a plurality of individual pieces shown, the substrate P such as a PET film was peeled from the ceramic green sheet 2 shown in FIG. 3 on the ceramic green sheet 2 shown in FIG. The method of laminating things sequentially is mentioned. At this time, it may laminate | stack before peeling the base material P, and may peel the one or both base materials P after that. Moreover, you may press-fit etc. by a heat | fever or pressurization etc. for every lamination | stacking.

次に、金型プレス、静水圧プレス(SIP)、加温静水圧プレス(WIP)等の各種プレス方式を単独で、或いは、複数組み合わせて用い、その積層構造体を更に圧着する(グリーンプレス)。それから、圧着した積層構造体において、ビア電極14を設ける位置に、ビアホール(スルーホール)を穿設する。ビアホールの形成方法としては、例えば、マイクロドリルを用いる方法、メカニカルパンチを用いる方法、レーザーアブレーションによる方法等が挙げられるが、これらのなかでは、以下の理由により、マイクロドリルを用いる方法が好ましい。すなわち、積層構造体の厚さによっては、メカニカルパンチではパンチ強度が不足してしまい、積層構造体やパンチ自体が折れ曲がる等の事象が生じることがあり、一方、レーザーを用いた一括加工の場合には、積層構造体表面の孔径(レーザーのビーム径)に比して内部にいくほど径が小さくなることがあり、マイクロドリルを用いる場合に比してコストが嵩んでしまう。よって、このような不都合が生じ難いマイクロドリルによる方法が好適である。   Next, using various press methods such as a die press, hydrostatic press (SIP), and heated isostatic press (WIP) alone or in combination, the laminated structure is further pressed (green press). . Then, a via hole (through hole) is formed at a position where the via electrode 14 is provided in the pressure-bonded laminated structure. Examples of the method for forming a via hole include a method using a micro drill, a method using a mechanical punch, a method using laser ablation, and the like. Among these, a method using a micro drill is preferable for the following reasons. In other words, depending on the thickness of the laminated structure, the mechanical punch may have insufficient punch strength, and the laminated structure or the punch itself may be bent.On the other hand, in the case of batch processing using a laser, May have a smaller diameter as it goes inside compared to the hole diameter (laser beam diameter) on the surface of the laminated structure, which increases the cost compared to the case of using a micro drill. Therefore, a method using a micro drill that hardly causes such inconvenience is preferable.

次いで、ビアホールが形成された積層構造体をチップに切断・分割する。切断方法は特に制限されず、例えば、ダイサーを用いたダイシングを用いることができる。それから、個片に分割された積層構造体を、例えば数百℃程度のH2/N2の還元雰囲気中、不活性ガス雰囲気中、又は大気中で脱バインダ処理した後、例えば1100℃〜1400℃程度の還元性雰囲気(例えば、酸素分圧1.0×10-2Pa未満の雰囲気、H2/N2雰囲気)中において所定時間焼成を行う。さらに、例えば900〜1200℃において、前記の還元性雰囲気よりも高い、例えば酸素分圧1.0×10-8Pa以上を有する雰囲気(N2雰囲気)中で所定時間、再酸化処理(アニール)を施し、ビアホールが開口した状態でセラミックグリーンシート2が焼結された焼結構造体を得る。 Next, the stacked structure in which the via hole is formed is cut and divided into chips. The cutting method is not particularly limited, and for example, dicing using a dicer can be used. Then, after the laminated structure divided into individual pieces is subjected to a binder removal treatment in a reducing atmosphere of H 2 / N 2 at about several hundred degrees C, an inert gas atmosphere, or the atmosphere, for example, 1100 ° C. to 1400 Firing is performed for a predetermined time in a reducing atmosphere of about 0 ° C. (for example, an atmosphere having an oxygen partial pressure of less than 1.0 × 10 −2 Pa, an H 2 / N 2 atmosphere). Furthermore, for example, at 900 to 1200 ° C., reoxidation treatment (annealing) for a predetermined time in an atmosphere (N 2 atmosphere) having an oxygen partial pressure of 1.0 × 10 −8 Pa or higher, for example, higher than the reducing atmosphere. To obtain a sintered structure in which the ceramic green sheet 2 is sintered with the via hole opened.

次に、各個片の焼結構造体のビアホールの内部に、ビア電極14を形成するための導電性ペーストを充填する。導電性ペーストは、例えば、主としてCu、Ag、及びAuのうちの少なくとも一種の金属、又は、それら各金属を主成分とする合金や複合金属(第2の金属)の粒子を含み、さらに、Ni、Pt、及びPdのうちの少なくとも一種の金属、又は、それら各金属を主成分とする合金や複合金属(第3の金属)の粒子を含む導体粉末を、有機バインダと混合して調製することができ、導体粉末としては、Cu粉末(Cuを主成分とする合金粉末や複合金属粉末を含む。以下同様。)を主として含有し、それにNi粉末(Niを主成分とする合金粉末や複合金属粉末を含む。以下同様。)が添加混合されたものがより好ましい。また、有機バインダの種類としては、特に限定されず、例えば、エチルセルロース系、ポリビニルブチラール系、アクリニトリル系等が挙げられ、これらのなかでは、エチルセルロース系がより好ましい。さらに、誘電体層11とビア電極14との密着性を向上させる観点から、導電性ペーストに、補助剤としてガラスフリットを添加してもよい。   Next, a conductive paste for forming the via electrode 14 is filled in the via hole of each sintered structure. The conductive paste includes, for example, particles of mainly at least one metal of Cu, Ag, and Au, or an alloy or a composite metal (second metal) containing each of these metals as a main component. , Pt, and Pd, or a conductive powder containing particles of an alloy or composite metal (third metal) containing each of these metals as a main component is mixed with an organic binder to prepare. The conductor powder mainly contains Cu powder (including alloy powder and composite metal powder containing Cu as a main component; the same shall apply hereinafter), and Ni powder (alloy powder and composite metal containing Ni as a main component). It is more preferable to add and mix powder. Moreover, it does not specifically limit as a kind of organic binder, For example, an ethylcellulose type | system | group, a polyvinyl butyral type | system | group, an acrylonitrile type | system | group etc. are mentioned, Among these, an ethylcellulose type | system | group is more preferable. Furthermore, from the viewpoint of improving the adhesion between the dielectric layer 11 and the via electrode 14, glass frit may be added as an auxiliary agent to the conductive paste.

ここで、導体粉末に含まれるCu粒子やNi粒子の形状は、特に制限されず、球状、角状、扁平状等が挙げられ、これらのなかでは球状が好ましくい。また、それらの粒径及び粒径分布も特に制限されず、例えば、平均粒径がサブミクロンオーダーから数十ミクロンオーダーのものを用いることができる。   Here, the shape of the Cu particles and Ni particles contained in the conductor powder is not particularly limited, and examples thereof include a spherical shape, a square shape, and a flat shape. Among these, a spherical shape is preferable. Further, their particle size and particle size distribution are not particularly limited. For example, those having an average particle size of submicron order to several tens of microns order can be used.

ここで、Cu粉末にNi粉末が添加された混合導体粉末を用いる場合を例にして説明すると、その混合導体粉末におけるNiのCuに対する含有割合が、0より大きく40質量%未満であると好ましく、2質量%〜30質量%であるとより好適である。この含有割合が0より大きい、すなわち、Cu粉末にNi粉末がわずかにでも含まれていると、最終的に形成される積層セラミックコンデンサ1において、ビアホールがビア電極14によって十分に充填され、内部電極12とビア電極14とを確実に導通させ易くなるとともに、構造欠陥の発生を抑止し易くなり、さらに、耐湿性を向上させ易くなる利点がある。一方、その含有割合が40質量%未満であれば、内部電極12とビア電極14との導通性能をより確実に高めることができ、加えて、構造欠陥の発生を更に一層確実に防止することができる。さらに、その含有割合が2質量%以上30質量%以下であると、積層セラミックコンデンサ1の耐湿性をより一層確実に向上させることができる点において有用である。   Here, the case of using a mixed conductor powder in which Ni powder is added to Cu powder will be described as an example. The content ratio of Ni to Cu in the mixed conductor powder is preferably greater than 0 and less than 40% by mass, It is more preferable that it is 2 to 30% by mass. If this content ratio is greater than 0, that is, if the Ni powder is contained in the Cu powder, the via hole is sufficiently filled with the via electrode 14 in the finally formed multilayer ceramic capacitor 1, and the internal electrode 12 and the via electrode 14 can be reliably connected to each other, the occurrence of structural defects can be easily suppressed, and the moisture resistance can be easily improved. On the other hand, if the content ratio is less than 40% by mass, the conduction performance between the internal electrode 12 and the via electrode 14 can be more reliably improved, and in addition, the occurrence of structural defects can be more reliably prevented. it can. Furthermore, when the content ratio is 2% by mass or more and 30% by mass or less, it is useful in that the moisture resistance of the multilayer ceramic capacitor 1 can be further reliably improved.

またさらに、Cu粉末及びNi粉末を含む導体粉末を用いる場合を例にして説明すると、Cu粒子の平均粒径が、Ni粒子の平均粒径の2倍以上であると、積層セラミックコンデンサ1におけるデラミネーションの発生を防止し易くなるので好適である。また、内部電極12の導体材料の主成分としてNiを用い、ビア電極14の導体材料の主成分としてCuを用いる組み合わせは、NiとCuの合金反応の活性が高く(反応が密)、両者の結合が強固となり導通が確保され易いので好ましい。これに対し、例えば、内部電極12の導体材料の主成分としてNiを用い、ビア電極14の導体材料の主成分としてもNiを用いると、焼付処理が施された内部電極12のNiと、ビア電極14の導体材料中のNiとの反応が比較的、疎であるので、両者の導通を確保し難い傾向にある。   Further, the case of using a conductor powder containing Cu powder and Ni powder will be described as an example. When the average particle size of Cu particles is twice or more than the average particle size of Ni particles, the multilayer ceramic capacitor 1 has a This is preferable because it is easy to prevent the occurrence of lamination. Further, the combination of using Ni as the main component of the conductor material of the internal electrode 12 and Cu as the main component of the conductor material of the via electrode 14 has a high activity of the alloy reaction between Ni and Cu (the reaction is dense). This is preferable because the coupling is strong and conduction is easily ensured. On the other hand, for example, when Ni is used as the main component of the conductive material of the internal electrode 12 and Ni is also used as the main component of the conductive material of the via electrode 14, the Ni of the internal electrode 12 subjected to the baking treatment and the via Since the reaction with Ni in the conductive material of the electrode 14 is relatively sparse, it tends to be difficult to ensure conduction between the two.

また、この導電性ペーストを焼結構造体のビアホール内に充填する方法は、その充填を十分に行うことができる方法であれば、特に限定されず、加圧印刷、手刷り印刷、真空吸引、スキージで押し込む等の手法を例示できる。   Further, the method of filling the conductive paste into the via hole of the sintered structure is not particularly limited as long as the method can sufficiently perform the filling, and pressure printing, hand printing, vacuum suction, A technique such as pushing in with a squeegee can be exemplified.

次に、導電性ペーストがビアホール内に充填された状態の焼結構造体を、例えば数百℃程度のH2/N2の還元雰囲気中、不活性ガス雰囲気中、又は大気中で脱バインダ処理した後、例えば700℃〜900℃程度のH2/N2還元雰囲気、あるいは主成分としてN2 ガスを含み、H2 、H2 O、CO2 およびCOのうちの少なくとも1種のガスによって酸素分圧がコントロールした雰囲気において所定時間、焼付処理を施し、ビア電極14が形成された構造体(図1に示す積層セラミックコンデンサ1において外部接続用パッド16が形成されていない状態のもの)を得る。 Next, the binder structure in which the conductive paste is filled in the via hole is removed from the binder in, for example, an H 2 / N 2 reducing atmosphere, an inert gas atmosphere, or the atmosphere of about several hundred degrees Celsius. Then, for example, an H 2 / N 2 reducing atmosphere of about 700 ° C. to 900 ° C. or N 2 gas as a main component, and oxygen is added by at least one kind of gas of H 2 , H 2 O, CO 2 and CO. A baking process is performed for a predetermined time in an atmosphere in which the partial pressure is controlled to obtain a structure in which the via electrode 14 is formed (in the state where the external connection pad 16 is not formed in the multilayer ceramic capacitor 1 shown in FIG. 1). .

そして、その構造体の上壁面及び底壁面におけるビア電極14の両端部上に、適宜の導体を含む導電性ペーストを塗布する等の方法によってパターンニングし、それを適宜の雰囲気中、所定温度で所定時間焼成して外部接続用パッド16を形成し、図1に示す積層セラミックコンデンサ1を得る。   Then, patterning is performed by a method such as applying a conductive paste containing an appropriate conductor on both end portions of the via electrode 14 on the upper wall surface and the bottom wall surface of the structure, and this is performed at a predetermined temperature in an appropriate atmosphere. The external connection pad 16 is formed by firing for a predetermined time to obtain the multilayer ceramic capacitor 1 shown in FIG.

以上説明した本発明による積層セラミックコンデンサ1及びその製造方法によれば、セラミックグリーンシート2と、内部電極12形成用の導電性ペーストのパターンとの積層構造体にビアホールを形成したものに焼成処理を施した後、そのビアホールにビア電極14形成用の導電性ペーストを充填し、その焼付処理を行う、すなわち、ビア電極14形成用の導電性ペーストの焼付処理を行うときには、セラミックグリーンシート2の焼結体である誘電体層11(一体化された誘電体層10)が既に形成されているので、焼付温度を、上述の如く、セラミックグリーンシート2の焼成温度に比して十分に低い導体材料の融点以下とすることができ、これにより、誘電体層11の膨張及び収縮の程度を十分に小さく抑えることができる。   According to the multilayer ceramic capacitor 1 and the method of manufacturing the same according to the present invention described above, the firing process is performed on the multilayer structure of the ceramic green sheet 2 and the pattern of the conductive paste for forming the internal electrode 12 in which the via hole is formed. After the application, the via hole is filled with a conductive paste for forming the via electrode 14 and the baking process is performed. That is, when the conductive paste for forming the via electrode 14 is subjected to the baking process, the ceramic green sheet 2 is baked. Since the dielectric layer 11 (integrated dielectric layer 10) which is a bonded body has already been formed, the conductor material has a baking temperature sufficiently lower than the firing temperature of the ceramic green sheet 2 as described above. Therefore, the degree of expansion and contraction of the dielectric layer 11 can be suppressed sufficiently small.

したがって、この状態で、ビア電極14形成用の導電性ペーストの焼き付けが行われても、誘電体層11及び内部電極12とビア電極14との相対的な伸縮の程度の差異が軽減され、その結果、誘電体層11及び内部電極12とビア電極14とが離間して両者の間に間隙が生じてしまうことを有効に防止することができる。そして、これにより、ビア電極14と内部電極12とを確実に導通させることが可能となる。また、ビアホール内に間隙が発生することが防止され、ビアホールがビア電極14で十分に充填されているので、耐湿性が向上されて経時劣化が少ない製品を得ることができる。   Therefore, even if the conductive paste for forming the via electrode 14 is baked in this state, the difference in the degree of relative expansion and contraction between the dielectric layer 11 and the internal electrode 12 and the via electrode 14 is reduced. As a result, it is possible to effectively prevent the dielectric layer 11 and the internal electrode 12 and the via electrode 14 from being separated to generate a gap therebetween. As a result, the via electrode 14 and the internal electrode 12 can be reliably conducted. In addition, generation of a gap in the via hole is prevented, and the via hole is sufficiently filled with the via electrode 14, so that a product with improved moisture resistance and less deterioration with time can be obtained.

さらに、誘電体層11及び内部電極12が、ビア電極14形成用の導電性ペーストの焼き付け前に焼成形成されていることにより、セラミックグリーンシート2の焼成温度に比して十分に低温で焼き付けることが可能となり、従来の同時焼成処理において生じ得るような内部電極12形成用及びビア電極14形成用の導電性ペーストとセラミックグリーンシート2との相対的な伸縮挙動を軽減することができるので、誘電体層11にクラックが入ったり、デラミネーションが生じたりといった構造欠陥を十分に抑制することが可能となる。   Furthermore, since the dielectric layer 11 and the internal electrode 12 are formed by baking before baking the conductive paste for forming the via electrode 14, the baking is performed at a temperature sufficiently lower than the baking temperature of the ceramic green sheet 2. It is possible to reduce the relative expansion and contraction behavior of the conductive paste for forming the internal electrode 12 and the via electrode 14 and the ceramic green sheet 2 that can occur in the conventional simultaneous firing process. Structural defects such as cracks in the body layer 11 and delamination can be sufficiently suppressed.

またさらに、ビア電極14形成用の導電性ペーストとして、Cu等の金属粉末に加え、よりも高い融点を有するNi等の金属粉末を含む混合導体粉末を用いると、高融点のNi等の粒子が、低融点のCu等の粒子間に介在した状態でそれらと結合し、それらCu等の粒子に対してピン止め作用を奏するので、Cu等の粒子間の金属反応の進行を適度に抑制することができる。これにより、Cu等の金属同士の反応が過度に進行して占有容積が減少することに起因してビアホール内のCu等による空間充填率が過度に低下してしまうことを有効に抑止することができるので、内部電極12とビア電極14との導通をより一層確実に実現することができる。   Further, when a mixed conductor powder containing a metal powder such as Ni having a higher melting point is used in addition to a metal powder such as Cu as the conductive paste for forming the via electrode 14, particles such as Ni having a high melting point are formed. Bonding with them in the state of being interposed between particles of low melting point Cu, etc., and exerting a pinning action on the particles of Cu, etc., so that the progress of the metal reaction between the particles of Cu, etc. is moderately suppressed Can do. As a result, it is possible to effectively prevent the space filling rate due to Cu or the like in the via hole from being excessively decreased due to excessive reaction between metals such as Cu and a decrease in occupied volume. Therefore, the conduction between the internal electrode 12 and the via electrode 14 can be realized more reliably.

以上のことから、優れた性能を有する積層セラミックコンデンサ1を高い歩留まりで効率良く製造することができるので、生産性及び経済性をも向上させることが可能となる。   As described above, since the multilayer ceramic capacitor 1 having excellent performance can be efficiently manufactured with high yield, productivity and economy can be improved.

なお、上述したとおり、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内において適宜変更を加えることが可能である。例えば、上記実施形態において適宜例示したことに加え、本発明における積層セラミック電子部品の製造方法は、積層セラミックコンデンサの製造に限定されず、積層セラミックインダクタ等の他の積層セラミック電子部品の製造にも適用可能である。   In addition, as above-mentioned, this invention is not limited to the said embodiment, In the range which does not deviate from the summary, it can add suitably. For example, in addition to the examples illustrated in the above embodiments, the method for manufacturing a multilayer ceramic electronic component in the present invention is not limited to the manufacture of a multilayer ceramic capacitor, but also for manufacturing other multilayer ceramic electronic components such as a multilayer ceramic inductor. Applicable.

以下、本発明の実施例について説明するが、本発明はこれら実施例に限定されるものではない。   Examples of the present invention will be described below, but the present invention is not limited to these examples.

(積層セラミックコンデンサの製造)
まず、上述した製造手順と同様にして、図1に示すのと同様の構造を有する積層セラミックコンデンサを製造した。このときの具体的な主なプロセス条件は、以下のとおりであった。すなわち、まず、乾燥後のセラミックグリーンシートの厚さを約5μmとした。また、セラミックグリーンシート上に形成した内部電極形成用の導電性ペーストのパターンの厚さを約1.2μmとした。さらに、積層構造体に形成したビアホールは、マイクロドリル(ドリル径150μm、回転数10万rpm)を用いて穿設した。またさらに、個片への分割は、0.35mm厚の切断刃を有するダイサーを用いて行った。また、ビアホールを形成した積層構造体の脱バインダは、400℃のH2/N2還元雰囲気中で行い、その後の焼成は、1150℃〜1300℃のH2/N2強還元雰囲気中において2時間行った。さらに、ビアホールへのビア電極形成用導電性ペーストの充填(ビアフィル)は、真空吸引印刷を5回繰り返して実施した。
(Manufacture of multilayer ceramic capacitors)
First, a multilayer ceramic capacitor having the same structure as that shown in FIG. 1 was manufactured in the same manner as the manufacturing procedure described above. The specific main process conditions at this time were as follows. That is, first, the thickness of the dried ceramic green sheet was about 5 μm. Further, the thickness of the pattern of the conductive paste for forming the internal electrode formed on the ceramic green sheet was set to about 1.2 μm. Furthermore, the via hole formed in the laminated structure was drilled using a micro drill (drill diameter 150 μm, rotation speed 100,000 rpm). Furthermore, the division into pieces was performed using a dicer having a cutting blade having a thickness of 0.35 mm. Further, the binder removal of the laminated structure in which the via holes are formed is performed in a H 2 / N 2 reducing atmosphere at 400 ° C., and the subsequent firing is performed in a strong H 2 / N 2 reducing atmosphere at 1150 ° C. to 1300 ° C. Went for hours. Furthermore, filling the via hole with the conductive paste for forming the via electrode (via fill) was performed by repeating vacuum suction printing five times.

また、内部電極の形成には、Ni粉末を主成分として含有する導電性ペーストを用いた。一方、ビア電極の形成には、Cu粉末を主成分として含有し、Ni粉末が添加された混合導体粉末を含有する導電性ペーストを用いた。このとき、ビア電極形成用の導電性ペーストに含まれるCu粒子の平均粒径、Ni粒子の平均粒径、混合導体粉末におけるNiのCuに対する含有割合(質量%)を種々変化させ、複数の積層セラミックコンデンサを製造した。   For the formation of the internal electrode, a conductive paste containing Ni powder as a main component was used. On the other hand, for forming the via electrode, a conductive paste containing Cu powder as a main component and mixed conductor powder to which Ni powder was added was used. At this time, the average particle diameter of Cu particles, the average particle diameter of Ni particles, and the content ratio (% by mass) of Ni in the mixed conductor powder included in the conductive paste for forming the via electrode are variously changed, and a plurality of laminated layers A ceramic capacitor was manufactured.

(評価1)
得られた種々の積層セラミックコンデンサに対し、(1)導通率、(2)クラック発生率、(3)デラミネーション発生率、及び、(4)耐湿負荷試験不良発生率を評価した。
(Evaluation 1)
The various multilayer ceramic capacitors thus obtained were evaluated for (1) conductivity, (2) crack generation rate, (3) delamination generation rate, and (4) moisture resistance load test failure rate.

まず、(1)導通率の評価は、積層セラミックコンデンサの所期の容量(設計仕様値)に対する容量の実測値の比(百分率%)を指標として用いた。これは、導通の有無は、電流−抵抗測定によっても確認することができるものの、容量の測定は、抵抗測定に比して読み取り感度が高いため、より正確な評価ができることから、容量による測定評価を採用した。   First, (1) the conductivity was evaluated by using, as an index, the ratio (percentage%) of the measured value of the capacitance to the expected capacitance (design specification value) of the multilayer ceramic capacitor. Although the presence or absence of continuity can be confirmed by current-resistance measurement, since the measurement of capacitance is higher in reading sensitivity than resistance measurement, more accurate evaluation can be performed. It was adopted.

また、(2)クラック発生率の評価は、得られた積層セラミックコンデンサの平面、側面、及び端面の6面を、実体顕微鏡で10倍に拡大して観察し、誘電体層にクラックが生じているものの数量を計数し、観察に供したサンプル母体数に対するクラックが発生した個体数の割合(百分率%)を算出し、これを指標として用いた。   Also, (2) the crack generation rate was evaluated by observing the plane, side surface, and end surface of the obtained multilayer ceramic capacitor 10 times with a stereomicroscope and cracking the dielectric layer. The ratio of the number of individuals with cracks to the number of sample bases used for observation was calculated (percent%) and used as an index.

さらに、(3)デラミネーション発生率の評価は、同一条件で作製した複数の積層セラミックコンデンサのサンプルの側面を、そのビア断面が全て見えるように研磨し、サンプル断面の顕微鏡観察から、層間剥がれ(デラミネーション)が生じているものの数量を計数し、観察に供したサンプル母体数に対するデラミネーションが発生した個体数の割合(百分率%)を算出し、これを指標として用いた。   Furthermore, (3) the delamination occurrence rate is evaluated by polishing the side surfaces of a plurality of multilayer ceramic capacitor samples manufactured under the same conditions so that the entire via cross section can be seen. The number of those with delamination) was counted, and the ratio (percentage%) of the number of individuals with delamination to the number of sample bases subjected to observation was calculated and used as an index.

またさらに、(4)耐湿負荷試験不良発生率の評価は、得られた積層セラミックコンデンサに対して121℃−95%湿度環境下で定格電圧の2倍の電圧を3時間印加した後の漏れ電流値が、試験開始時の漏れ電流値に対して1桁以上大きくなった場合を不良として計数し、観察に供したサンプル母体数に対する不良数の割合(百分率%)を算出し、これを指標として用いた。   Furthermore, (4) the rate of occurrence of a moisture resistance load test failure is evaluated by measuring the leakage current after applying twice the rated voltage for 3 hours in a 121 ° C.-95% humidity environment to the obtained multilayer ceramic capacitor. When the value is one digit or more larger than the leakage current value at the start of the test, it is counted as a defect, and the ratio (percentage%) of the number of defects to the number of sample bases used for observation is calculated. Using.

各種製造条件及び各種評価結果をまとめて表1に示す。   Various manufacturing conditions and various evaluation results are summarized in Table 1.

Figure 2010045209
Figure 2010045209

表1に示す結果より、本発明による積層セラミック電子部品の製造方法によれば、導通率が十分に高く、また、クラックやデラミネーションといった構造欠陥の発生率も少なく、さらに、耐湿負荷試験における不良発生率も十分に低く抑えられることが確認された。   From the results shown in Table 1, according to the method for manufacturing a multilayer ceramic electronic component according to the present invention, the conductivity is sufficiently high, the occurrence rate of structural defects such as cracks and delamination is small, and further, the defect in the moisture resistance load test It was confirmed that the incidence was also sufficiently low.

(評価2)
ビア電極形成用の導電性ペーストとして、平均粒径20μmのCu粒子と、平均粒径1μmのNi粒子を、Ni/Cuの含有比率が10質量%のとCu積層セラミックコンデンサのサンプルの側面を、そのビア断面が全て見えるように研磨し、さらに、1000番程度のサンドペーパーで研磨した後、その面に対して、1μm/0.4μmのダイヤモンドペーストを用いて鏡面処理(1μmで粗仕上げ後、0.4μmで本仕上げ)を行った。そして、そのビア断面をEPMA(Electron-Probe Microanalyzer)を用いて元素のマッピングを行った結果、Ni粒子がCu粒子間に介在した状態でそれらのCu粒子と結合していることが確認された。
(Evaluation 2)
As a conductive paste for forming a via electrode, Cu particles having an average particle diameter of 20 μm, Ni particles having an average particle diameter of 1 μm, a Ni / Cu content ratio of 10% by mass, a side surface of a Cu multilayer ceramic capacitor sample, After polishing so that the entire cross section of the via can be seen, and further polishing with about 1000 sandpaper, the surface is mirror-finished using a 1 μm / 0.4 μm diamond paste (after rough finishing at 1 μm, Final finishing was performed at 0.4 μm. As a result of element mapping of the via cross section using EPMA (Electron-Probe Microanalyzer), it was confirmed that Ni particles were bonded to the Cu particles in a state of being interposed between the Cu particles.

本発明は、誘電体層とビア電極との間の間隙の発生を防止してビア電極と内部電極とを確実に導通させることができるとともに、誘電体層等における構造欠陥の発生を有効に防止することができ、これらにより、優れた性能を有する積層セラミック電子部品を高い歩留まりで製造することができるので、積層セラミックコンデンサや積層セラミックインダクタ等の積層セラミック電子部品、それらを備える機器、装置、システム、設備等、及び、それらの製造に広く有効に利用することができる。   The present invention can prevent the formation of a gap between the dielectric layer and the via electrode to ensure conduction between the via electrode and the internal electrode, and effectively prevent the occurrence of structural defects in the dielectric layer and the like. Therefore, it is possible to manufacture a multilayer ceramic electronic component having excellent performance with a high yield. Therefore, a multilayer ceramic electronic component such as a multilayer ceramic capacitor or a multilayer ceramic inductor, and a device, apparatus, or system including the multilayer ceramic electronic component It can be used widely and effectively in facilities, etc. and their production.

本発明による積層セラミック電子部品の製造方法を用いて得られる積層セラミック電子部品の一例の概略構造を示す断面図である。It is sectional drawing which shows schematic structure of an example of the multilayer ceramic electronic component obtained using the manufacturing method of the multilayer ceramic electronic component by this invention. 積層セラミックコンデンサ1を製造する手順の一例の一部を示す工程図である。FIG. 3 is a process diagram showing a part of an example of a procedure for manufacturing the multilayer ceramic capacitor 1. 積層セラミックコンデンサ1を製造する手順の一例の一部を示す工程図である。FIG. 3 is a process diagram showing a part of an example of a procedure for manufacturing the multilayer ceramic capacitor 1.

符号の説明Explanation of symbols

1…積層セラミックコンデンサ(積層セラミック電子部品)、2…セラミックグリーンシート、3…個片領域、10,11…誘電体層、12…内部電極、14…ビア電極、16…外部接続用パッド、P…基材。   DESCRIPTION OF SYMBOLS 1 ... Multilayer ceramic capacitor (multilayer ceramic electronic component), 2 ... Ceramic green sheet, 3 ... Piece area, 10, 11 ... Dielectric layer, 12 ... Internal electrode, 14 ... Via electrode, 16 ... Pad for external connection, P …Base material.

Claims (4)

誘電体層形成用のセラミック材料を含む少なくとも一つのセラミック層と、内部電極形成用の導体材料を含む少なくとも一つの導体層とを積層して積層体を形成する工程と、
前記セラミック層の少なくとも一つ、及び、前記導体層の少なくとも一つを貫通するビアホールを形成する工程と、
前記ビアホールが形成された前記積層体に焼成処理を施すことにより、誘電体層と内部電極とが形成された積層体を得る工程と、
前記誘電体層と内部電極とが形成された積層体における前記ビアホールの内部に、ビア電極形成用の導体材料を充填する工程と、
前記導体材料が前記ビアホールの内部に充填された前記積層体に、焼付処理を施すことにより、ビア電極が形成する工程と、
を含む積層セラミック電子部品の製造方法。
Laminating at least one ceramic layer containing a ceramic material for forming a dielectric layer and at least one conductor layer containing a conductor material for forming an internal electrode;
Forming a via hole penetrating at least one of the ceramic layers and at least one of the conductor layers;
A step of obtaining a laminate in which a dielectric layer and an internal electrode are formed by performing a firing process on the laminate in which the via hole is formed;
Filling the via hole in the laminate in which the dielectric layer and the internal electrode are formed with a conductive material for forming a via electrode;
A step of forming a via electrode by subjecting the laminated body filled with the conductor material to the via hole to a baking treatment;
A method for manufacturing a multilayer ceramic electronic component comprising:
前記内部電極形成用の導体材料として、前記誘電体層を形成するために必要な前記セラミック材料の焼成温度よりも融点が高い第1の金属の粒子を含むものを用い、
前記ビア電極形成用の導体材料として、前記誘電体層を形成するために必要な前記セラミック材料の焼成温度よりも融点が低い第2の金属の粒子、及び、該第2の金属よりも融点が高い第3の金属の粒子を含むものを用いる、
請求項1記載の積層セラミック電子部品の製造方法。
As the conductor material for forming the internal electrode, a material containing a first metal particle having a melting point higher than the firing temperature of the ceramic material necessary for forming the dielectric layer,
As the conductor material for forming the via electrode, second metal particles having a melting point lower than the firing temperature of the ceramic material necessary for forming the dielectric layer, and a melting point lower than that of the second metal Using high third metal particles,
The method for producing a multilayer ceramic electronic component according to claim 1.
前記第2の金属が、Cu、Ag、及びAuのうちの少なくとも一種の金属であり、
前記第3の金属が、Ni、Pt、及びPdのうちの少なくとも一種の金属である、
請求項2記載の積層セラミック電子部品の製造方法。
The second metal is at least one of Cu, Ag, and Au;
The third metal is at least one metal of Ni, Pt, and Pd;
The manufacturing method of the multilayer ceramic electronic component of Claim 2.
前記第2の金属が、Cuであり、
前記第3の金属が、Niである、
請求項2記載の積層セラミック電子部品の製造方法。
The second metal is Cu;
The third metal is Ni;
The manufacturing method of the multilayer ceramic electronic component of Claim 2.
JP2008208459A 2008-08-13 2008-08-13 Method of manufacturing laminated ceramic electronic component Pending JP2010045209A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008208459A JP2010045209A (en) 2008-08-13 2008-08-13 Method of manufacturing laminated ceramic electronic component
US12/461,372 US20100038120A1 (en) 2008-08-13 2009-08-10 Layered ceramic electronic component and manufacturing method therefor
KR1020090073771A KR101076643B1 (en) 2008-08-13 2009-08-11 Layered ceramic electronic component and manufacturing method therefor
CN200910165207A CN101651044A (en) 2008-08-13 2009-08-13 Layered ceramic electronic component and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008208459A JP2010045209A (en) 2008-08-13 2008-08-13 Method of manufacturing laminated ceramic electronic component

Publications (1)

Publication Number Publication Date
JP2010045209A true JP2010045209A (en) 2010-02-25

Family

ID=41673246

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008208459A Pending JP2010045209A (en) 2008-08-13 2008-08-13 Method of manufacturing laminated ceramic electronic component

Country Status (2)

Country Link
JP (1) JP2010045209A (en)
CN (1) CN101651044A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9144166B2 (en) 2012-08-09 2015-09-22 Tdk Corporation Electronic component
US9320146B2 (en) 2012-08-09 2016-04-19 Tdk Corporation Electronic circuit module component
JP2020532144A (en) * 2017-08-25 2020-11-05 サビック グローバル テクノロジーズ ビー.ブイ. Substrate containing polymer and ceramic cold sintered materials

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496087B2 (en) 2012-06-21 2016-11-15 Kyocera Corporation Multilayer ceramic capacitor
CN104282998B (en) * 2013-07-03 2020-11-06 深圳光启高等理工研究院 Metamaterial and preparation method thereof
KR101963283B1 (en) * 2017-02-10 2019-03-28 삼성전기주식회사 Capacitor Component
CN106847507B (en) * 2017-03-22 2019-04-23 中国工程物理研究院化工材料研究所 A kind of ultra-thin impulse capacitor and preparation method thereof
US10804411B2 (en) 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the same
KR20190116122A (en) * 2019-07-04 2019-10-14 삼성전기주식회사 Multi-layered ceramic capacitor
CN110606663B (en) * 2019-10-18 2022-04-12 维达力实业(赤壁)有限公司 Composite microcrystalline glass and preparation method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142803A (en) * 1986-12-05 1988-06-15 日本電気株式会社 Laminated ceramic capacitor and manufacture of the same
JPH02128414A (en) * 1988-11-07 1990-05-16 Murata Mfg Co Ltd Laminated capacitor
JPH08161931A (en) * 1994-12-02 1996-06-21 Murata Mfg Co Ltd Conductive paste, and conductive body and multilayer ceramic board using it
JPH09180541A (en) * 1995-12-27 1997-07-11 Murata Mfg Co Ltd Conductive paste, conductive body using it, and ceramic substrate
JP2005136231A (en) * 2003-10-30 2005-05-26 Kyocera Corp Ceramic electronic component and ceramic capacitor
JP2008078622A (en) * 2006-08-21 2008-04-03 Murata Mfg Co Ltd Laminated capacitor, circuit board, and circuit module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142803A (en) * 1986-12-05 1988-06-15 日本電気株式会社 Laminated ceramic capacitor and manufacture of the same
JPH02128414A (en) * 1988-11-07 1990-05-16 Murata Mfg Co Ltd Laminated capacitor
JPH08161931A (en) * 1994-12-02 1996-06-21 Murata Mfg Co Ltd Conductive paste, and conductive body and multilayer ceramic board using it
JPH09180541A (en) * 1995-12-27 1997-07-11 Murata Mfg Co Ltd Conductive paste, conductive body using it, and ceramic substrate
JP2005136231A (en) * 2003-10-30 2005-05-26 Kyocera Corp Ceramic electronic component and ceramic capacitor
JP2008078622A (en) * 2006-08-21 2008-04-03 Murata Mfg Co Ltd Laminated capacitor, circuit board, and circuit module

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9144166B2 (en) 2012-08-09 2015-09-22 Tdk Corporation Electronic component
US9320146B2 (en) 2012-08-09 2016-04-19 Tdk Corporation Electronic circuit module component
JP2020532144A (en) * 2017-08-25 2020-11-05 サビック グローバル テクノロジーズ ビー.ブイ. Substrate containing polymer and ceramic cold sintered materials

Also Published As

Publication number Publication date
CN101651044A (en) 2010-02-17

Similar Documents

Publication Publication Date Title
KR101076643B1 (en) Layered ceramic electronic component and manufacturing method therefor
JP2010045209A (en) Method of manufacturing laminated ceramic electronic component
JP5397553B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
JP3785966B2 (en) Manufacturing method of multilayer ceramic electronic component and multilayer ceramic electronic component
JP5423977B2 (en) Manufacturing method of multilayer ceramic electronic component
JP2012169620A (en) Multilayer ceramic electronic component and method for manufacturing the same
JP2007123389A (en) Laminated electronic component
JP6728859B2 (en) Ceramic substrate and manufacturing method thereof
JP4688326B2 (en) Ceramic laminate and manufacturing method thereof
JP3955389B2 (en) Capacitor-embedded substrate and manufacturing method thereof
JPH11354370A (en) Layered ceramic electronic parts
JP2010045212A (en) Laminated ceramic electronic component and its manufacturing method
JP2003115416A (en) Conductive paste, method of manufacturing laminated ceramic electronic component, and laminated ceramic electronic component
JP2008153309A (en) Method for manufacturing laminated ceramic electronic part
JP4022162B2 (en) Multilayer electronic component and manufacturing method thereof
JP4688460B2 (en) Glass ceramic multilayer wiring board with built-in capacitor
JP6189742B2 (en) Multilayer electronic component and manufacturing method thereof
JP5110420B2 (en) Ag powder, conductor paste, multilayer ceramic substrate and manufacturing method thereof
JP4626455B2 (en) Manufacturing method of multilayer electronic component
JP5429393B2 (en) Multilayer ceramic electronic component and method of manufacturing multilayer ceramic electronic component
JP5110419B2 (en) Ag powder, conductor paste, multilayer ceramic substrate and manufacturing method thereof
JP5164024B2 (en) Manufacturing method of multilayer ceramic electronic component
JP2006179844A (en) Wiring board with built-in capacitor
JP2008037675A (en) Low temperature-sinterable ceramic composition, ceramic substrate, method for manufacturing the same, and electronic component
JP4658465B2 (en) Glass ceramic multilayer wiring board with built-in capacitor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110322

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120613

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130712