JP2010032490A - 抵抗測定装置 - Google Patents

Abstract

【課題】Ｑの高いバンドパスフィルタの使用を回避して高精度で抵抗値を測定する。
【解決手段】電圧注入部４１は、基準クロックＣＬＫに同期して振幅が変化する三角波信号Ｖｔを交流電圧Ｖ１として生成し、これを第１巻線１３に印加することで測定対象回路５に検査用交流信号Ｖｘを注入する。コンパレータ７１は二値化信号Ｓｒ０を生成し、ＤＦＦ７２は二値化信号Ｓｒ０を基準クロックＣＬＫに同期させて基準信号Ｓｒとする。電流測定部４２は、検査用交流信号Ｖｘの注入に起因して第２巻線２３に流れる検出電流Ｉ１を電圧信号Ｖｂ１，Ｖｃ１に変換して基準信号Ｓｒで同期検波し、同期検波によって得られた信号Ｖｆに基づいて交流電流Ｉｘの電流値を測定する。処理部４３は検査用交流信号Ｖｘの電圧値および交流電流Ｉｘの電流値に基づいて測定対象回路５の抵抗値Ｒｘを算出する。
【選択図】図１

Description

本発明は、測定対象回路の抵抗値を測定する抵抗測定装置に関するものである。

この種の抵抗測定装置として、下記の特許文献１に開示された抵抗測定装置が知られている。この抵抗測定装置は、測定回路網の接続導線をクリップして測定回路網（測定対象）に流れる第１周波数の電流と弁別し得る第２周波数の電流を測定回路網に注入する注入用変成器と、測定回路網に流れている上記の２種類の電流を接続導線にクリップして検出する検出用変成器と、検出用変成器の出力のうち第２周波数の成分を取り出す周波数選択回路と、周波数選択回路の出力を表示する表示手段を具備し、さらに、注入用変成器は、発振器の出力電圧が与えられて第２周波数の電流を測定回路網に注入する注入コイル、および帰還コイルを有し、帰還コイルに誘起する電圧が一定値に制御されるように注入コイルに供給される電圧を可変するようにした帰還ループを備えて構成されている。この抵抗測定装置では、帰還コイルに誘起する電圧を測定回路網の接続導線数（クリップされる本数。１本）に対する帰還コイルの巻線数の比で除算して得られる注入電圧についても一定値に制御されるため、検出用変成器に流れる電流に起因してこの検出用変成器に接続された抵抗に発生する電圧を検出することにより、この検出用変成器に接続された抵抗の抵抗値、この抵抗に発生する電圧、帰還コイルに発生する電圧、注入用変成器の巻数および検出用変成器の巻数に基づいて、測定回路網に接続された抵抗素子の値（被測定抵抗）を測定することが可能となっている。

特公平２−７０３１号公報（第１−４頁、第２図）

ところが、上記の抵抗測定装置には、以下の問題点が存在する。すなわち、この抵抗測定装置では、周波数選択回路において、検出用変成器の出力から不要な周波数成分を除去して第２周波数の成分を取り出している。この場合、第２の周波数の成分を高精度で取り出すためには、急峻なバンドパスフィルタ（Ｑの高いバンドパスフィルタ）で周波数選択回路を構成する必要があるが、このような周波数選択回路を実現するためには高精度の部品を使用しなければならず、このような高精度な部品は一般的に高価であるため、製品コストが上昇するという問題点が存在している。また、バンドパスフィルタでは、周囲温度の影響を受けて中心周波数がシフトすることは避けられないが、Ｑの高いバンドパスフィルタの場合には中心周波数のシフトの影響が極めて大きく、中心周波数のシフトが精度の大幅な低下をもたらすおそれがあるという問題点も存在している。

本発明は、かかる問題点を解決すべくなされたものであり、Ｑの高いバンドパスフィルタの使用を回避しつつ高精度で抵抗値を測定し得る抵抗測定装置を提供することを主目的とする。

上記目的を達成すべく請求項１記載の抵抗測定装置は、注入コイルに交流電圧を印加することによって測定対象回路に検査用交流信号を注入する電圧注入部と、前記検査用交流信号の注入に起因して前記測定対象回路に流れる交流電流を検出コイルで検出して測定する電流測定部と、前記注入された検査用交流信号の電圧値および前記測定された交流電流の電流値に基づいて前記測定対象回路の抵抗値を算出する処理部とを備えた抵抗測定装置であって、前記電圧注入部は、基準クロックに同期して振幅が変化する階段波を生成すると共に当該階段波に基づく信号を前記交流電圧として印加し、前記交流電圧と同一周期の二値化信号を前記基準クロックに同期させて基準信号として出力する基準信号生成部を備え、前記電流測定部は、前記検査用交流信号の注入に起因して前記検出コイルに流れる電流を電圧信号に変換すると共に当該電圧信号を前記基準信号を用いて同期検波し、当該同期検波によって得られた信号に基づいて前記交流電流の電流値を測定する。

また、請求項２記載の抵抗測定装置は、請求項１記載の抵抗測定装置において、前記電圧注入部は、前記階段波をフィルタリング処理すると共に、当該階段波をフィルタリング処理した信号を前記交流電圧として前記注入コイルに印加する。

また、請求項３記載の抵抗測定装置は、請求項１または２記載の抵抗測定装置において、前記基準信号生成部は、前記二値化信号を前記基準クロックに同期させて前記基準信号として出力するフリップフロップを有している。

また、請求項４記載の抵抗測定装置は、請求項１から３のいずれかに記載の抵抗測定装置において、前記基準信号生成部は、前記交流電圧に基づいて前記二値化信号を生成するコンパレータを有している。

また、請求項５記載の抵抗測定装置は、請求項４記載の抵抗測定装置において、前記コンパレータは、ヒステリシス型のコンパレータで構成されている。

また、請求項６記載の抵抗測定装置は、請求項１から５のいずれかに記載の抵抗測定装置において、前記電圧注入部は、前記階段波に基づく前記信号を増幅して前記交流電圧を生成するＤ級アンプを備えている。

また、請求項７記載の抵抗測定装置は、請求項１から６のいずれかに記載の抵抗測定装置において、前記電圧注入部は、前記基準クロックに同期してカウント値を予め規定されたスタート値とエンド値との間で変化させるカウンタと、当該カウント値に基づいて前記階段波を生成するＤ／Ａ変換回路とを備えている。

また、請求項８記載の抵抗測定装置は、請求項７記載の抵抗測定装置において、前記Ｄ／Ａ変換回路は、ラダー抵抗回路で構成されている。

請求項１記載の抵抗測定装置では、電圧注入部が、基準クロックに同期して振幅が変化する階段波を生成すると共にこの階段波に基づく信号を交流電圧として注入コイルに印加する。これにより、検査用交流信号が測定対象回路に注入される。一方、同期回路部が交流電圧と同一周期の二値化信号を基準クロックに同期させて基準信号として出力する。電流測定部は、検査用交流信号の注入に起因して検出コイルに流れる電流を電圧信号に変換すると共にこの電圧信号を基準信号を用いて同期検波し、この同期検波によって得られた信号に基づいて測定対象回路に流れる交流電流の電流値を測定する。

したがって、この抵抗測定装置によれば、注入コイルに印加される交流電圧の基準クロックに対する位相が温度や湿度の変化に起因して変化したときであっても、その変化量が基準クロックの１周期以内であれば、基準信号の立ち上がりおよび立ち下がりを基準クロックの立ち上がり（または立ち下がり）に強制的に同期させることができる。このため、温度や湿度の変化に起因した基準信号の基準クロックに対する位相のずれを大幅に低減させることができる、つまり、基準信号のデューティ比のゆらぎを大幅に低減させることができる。したがって、この抵抗測定装置によれば、検出コイルに流れる電流から変換された電圧信号を基準信号を用いて精度良く同期検波できるため、Ｑの高いバンドパスフィルタの使用を回避しつつ、この同期検波によって得られた信号に基づいて、測定対象回路に流れる交流電流の電流値を高い精度で測定でき、これによって測定対象回路の抵抗値の測定精度を十分に向上させることができる。

また、請求項２記載の抵抗測定装置によれば、電圧注入部が階段波をフィルタリング処理すると共に、フィルタリング処理した階段波を交流電圧として印加することにより、階段波の基本周波数成分以外の周波数成分を減衰させた状態で注入コイルに印加することができる。

また、請求項３記載の抵抗測定装置によれば、二値化信号を基準クロックに同期させて基準信号として出力するフリップフロップを有して基準信号生成部を構成したことにより、二値化信号を基準クロックに確実に同期させて基準信号として出力することができる。

また、請求項４記載の抵抗測定装置によれば、交流電圧に基づいて二値化信号を生成するコンパレータを有して基準信号生成部を構成したことにより、簡易な構成で交流電圧から二値化信号を確実に生成することができる。

また、請求項５記載の抵抗測定装置によれば、ヒステリシス型のコンパレータを用いたことにより、ノイズの影響を低減して測定対象回路の抵抗値の測定精度をさらに向上させることができる。

また、請求項６記載の抵抗測定装置によれば、電圧注入部の電力増幅部をＤ級アンプで構成したことにより、増幅された交流電圧を低損失で生成することができる結果、装置の効率を十分に向上させることができる。また、Ｄ級アンプで電力増幅部を構成した場合には、高周波ノイズが交流電圧内に多く含まれることになる。しかしながら、電力増幅部で増幅される交流電圧および同期検波用の基準信号が共に基準クロックに同期して生成されるため、検査用交流信号の注入に起因して検出コイルに流れる電流が電圧に変換されてなる電圧信号を基準信号を用いて正確に同期検波できる結果、ノイズに対する耐性を高めることができる。

また、請求項７記載の抵抗測定装置によれば、基準クロックに同期してカウント値を予め規定されたスタート値とエンド値との間で変化させるカウンタと、このカウント値に基づいて階段波を生成するＤ／Ａ変換回路とを用いて電圧注入部を構成したことにより、簡単な回路構成で所望の階段波を確実に生成させることができる。

また、請求項８記載の抵抗測定装置によれば、Ｄ／Ａ変換回路をラダー抵抗回路で構成したことにより、Ｄ／Ａ変換回路を安価に構成することができる。

抵抗測定装置１の構成を示す構成図である。 Ａ／Ｄ変換部６８を除く電流測定部４２の回路図である。 電流測定部４２の動作を説明するための波形図である。 抵抗測定装置１による抵抗測定処理を説明するためのフローチャートである。 階段波生成部５１の回路図である。 階段波生成部５１から出力される鋸歯状に変化する階段波である三角波信号Ｖｔの波形図である。 階段波生成部５１から出力される鋸歯状に変化する階段波である他の三角波信号Ｖｔの波形図である。 階段波生成部５１から出力される階段波である矩形波Ｖｔの波形図である。 階段波生成部５１から出力される階段波である擬似正弦波Ｖｔの波形図である。

以下、本発明に係る抵抗測定装置の実施の形態について、添付図面を参照して説明する。

最初に、本発明に係る抵抗測定装置１の構成について、図面を参照して説明する。

図１に示す抵抗測定装置１は、クランプ部２、およびクランプ部２とケーブル３を介して接続された装置本体部４を備え、測定対象回路５の抵抗（ループ抵抗）の抵抗値Ｒｘを測定可能に構成されている。

クランプ部２は、図１に示すように、注入クランプ部１１、検出クランプ部２１およびハウジング３１を備えて構成されている。一例として、本例では、注入クランプ部１１は、２つに分割された第１環状コア１２、および第１環状コア１２に巻回された注入コイルとしての第１巻線１３（既知のターン数：Ｎ１）を有している。また、検出クランプ部２１は、２つに分割された第２環状コア２２、および第２環状コア２２に巻回された第２巻線２３（本発明における検出コイル（既知のターン数：Ｎ２））を有している。また、注入クランプ部１１および検出クランプ部２１は、先端が開閉自在なクランプ型の樹脂製のハウジング３１に共に収容されて、このハウジング３１の開閉動作に伴い、それぞれの第１環状コア１２および第２環状コア２２が同時に開閉するように構成されている。この構成により、ハウジング３１を開状態としてその内側に測定対象回路５の一部を構成する配線５ａを導入することで、開状態となった第１環状コア１２および第２環状コア２２のそれぞれの内側にも配線５ａが導入され、この状態においてハウジング３１を閉状態とすることで、閉状態となった第１環状コア１２および第２環状コア２２によって配線５ａが同時にクランプされた状態、すなわちクランプ部２によって配線５ａがクランプされた状態となる。この場合、配線５ａは、第１環状コア１２および第２環状コア２２において１ターンの巻線として機能する。

装置本体部４は、図１に示すように、電圧注入部４１、電流測定部４２、処理部４３、出力部４４および基準信号生成部４５を備えている。電圧注入部４１は、階段波生成部５１、ローパスフィルタ（以下、「ＬＰＦ」ともいう）５２、電力増幅部５３および注入クランプ部１１を備えて構成されている。この場合、階段波生成部５１は、所定周期Ｔ（周波数ｆ）の三角波信号Ｖｔを生成して出力する。この三角波信号Ｖｔは、本発明における階段波の一例であって、同図に示すように、基準クロックＣＬＫの周期Ｔｃで段階的（ステップ的）に振幅が変化しつつ、全体として三角波の形状となる信号である。

この階段波生成部５１は、一例として、図５に示すように、基準クロックＣＬＫに同期して作動すると共に、アップカウント動作およびダウンカウント動作の一方を選択的に実行可能なカウンタ（アップダウンカウンタ。一例として４ビットバイナリアップダウンカウンタ）５１ａと、このカウンタ５１ａに対してアップカウント動作およびダウンカウント動作を繰り返し実行させるためのフリップフロップ（一例としてＤフリップフロップ）５１ｂと、カウンタ５１ａの各カウンタ出力端子Ｄ３〜Ｄ０から出力されるカウント値に基づいて（具体的にはカウンタ値をＤ／Ａ変換して）階段波Ｖｔ０を生成するＤ／Ａ変換回路５１ｃと、階段波Ｖｔ０に含まれる直流成分をカットするコンデンサ５１ｄとで構成されている。

この場合、カウンタ５１ａは、例えば７４ＨＣＴ１９１と、そのリップルクロックを反転して出力するインバータ（例えば７４ＨＣＴ０４）とで構成されて（いずれも図示せず）、クロック入力端子ＣＰに入力される基準クロックＣＬＫに同期して、アップダウン制御端子ＵＤに入力されている信号のレベルに応じたカウント動作（レベル「Ｌｏｗ」のときにはダウンカウント動作、レベル「Ｈｉｇｈ」のときにはアップカウント動作）を実行する。また、カウンタ５１ａは、アップカウント動作時において各カウンタ出力端子Ｄ３〜Ｄ０から出力されているカウント値が「１１１１」（バイナリ）となったとき、およびダウンカウント動作時において各カウンタ出力端子Ｄ３〜Ｄ０から出力されているカウント値が「００００」（バイナリ）となったときに、リップルクロック端子ＲＣから出力されるリップルクロックのレベルを「Ｌｏｗ」から「Ｈｉｇｈ」に移行させる。フリップフロップ５１ｂは、図５に示すように、反転出力端子Ｑ２とデータ入力端子Ｄとが接続され、かつ非反転出力端子Ｑ１がカウンタ５１ａのアップダウン制御端子ＵＤに接続され、かつクロック入力端子ＣＰがカウンタ５１ａのリップルクロック端子ＲＣに接続されている。

この構成により、フリップフロップ５１ｂがクロック入力端子ＣＰにリップルクロックが入力される都度、その立ち上がりに同期して、各出力端子Ｑ１，Ｑ２から出力されている出力信号のレベルをそれぞれ反転させるため、カウンタ５１ａは、アップカウント動作時において各カウンタ出力端子Ｄ３〜Ｄ０から出力されているカウント値が「１１１１」となったときに、そのアップダウン制御端子ＵＤに入力される信号のレベルが「Ｈｉｇｈ」から「Ｌｏｗ」に変化させられてダウンカウント動作に移行する。これにより、カウンタ５１ａは、カウント値を「１１１１」からデクリメントさせる。その後、カウンタ５１ａは、カウント値が「００００」となったときに、そのアップダウン制御端子ＵＤに入力される信号のレベルが「Ｌｏｗ」から「Ｈｉｇｈ」に変化させられて、再度、アップカウント動作に移行する。これにより、カウンタ５１ａは、カウント値を「００００」からインクリメントさせる。このようにして、カウンタ５１ａは、基準クロックＣＬＫが入力されている間、基準クロックＣＬＫに同期して、予め規定されたスタート値（本例では「００００」）とエンド値（本例では「１１１１」）との間でアップ・ダウンカウント動作を繰り返す。

Ｄ／Ａ変換回路５１ｃは、図５に示すように、一例としてラダー抵抗回路（図５において、「Ｒ」および「２Ｒ」はそれぞれ抵抗値を示すものであり、「２Ｒ」は「Ｒ」の二倍の抵抗値であることを示している）で構成されて、直流信号としての階段波Ｖｔ０を生成する。コンデンサ５１ｄは、この階段波Ｖｔ０に含まれる直流成分をカットして、交流信号としての階段波Ｖｔを出力する。ＬＰＦ５２は、三角波信号Ｖｔを入力してその基本周波数成分（周波数ｆ）を主として通過させ、それ以外の周波数成分を減衰させることにより（基本周波数成分を選択的に通過させることにより）、図３に示す交流電圧（擬似正弦波信号）Ｖａに変換して出力する。

電力増幅部５３は、本例では一例としてＤ級アンプとして構成されて、この交流電圧Ｖａを所定の増幅率で増幅して予め規定された電圧値（本例では電圧実効値）の交流電圧Ｖ１を生成すると共に、生成した交流電圧Ｖ１を注入クランプ部１１の第１巻線１３に印加する。図示はしないが、電力増幅部５３は、一例として、一定周波数の鋸歯状信号を生成する信号発生回路と、この鋸歯状信号と交流電圧Ｖａとを比較して、交流電圧Ｖａの振幅に比例してパルス幅（デューティ比）が変化する所定周期のパルス信号（ＰＷＭ信号）を生成するＰＷＭ信号生成回路と、このＰＷＭ信号を電力増幅するＤ級電力増幅回路と、Ｄ級電力増幅回路からの出力信号に対してフィルタリング処理することで交流電圧Ｖ１を生成するローパスフィルタ回路とで構成されている。これにより、注入クランプ部１１を介して測定対象回路５に所定の周波数ｆで、かつ所定の電圧実効値の検査用交流信号Ｖｘが注入される。この場合、上記したように配線５ａが第１環状コア１２において１ターンの巻線として機能するため、測定対象回路５に注入される検査用交流信号Ｖｘは、その電圧値が交流電圧Ｖ１をターン数Ｎ１で除算して得られる電圧値（Ｖｘ＝Ｖ１／Ｎ１）となる。検出クランプ部２１は、第２環状コア２２において配線５ａが１ターンの巻線として機能するため、測定対象回路５に流れる交流電流Ｉｘを検出して、その第２巻線２３に検出電流（本発明における検出コイルに流れる電流）Ｉ１（＝Ｉｘ／Ｎ２）を出力する。

電流測定部４２は、検出クランプ部２１、第１増幅部６１、第１バンドパスフィルタ（以下、「第１ＢＰＦ」ともいう）６２、第１切替部６３、第２増幅部６４、第２バンドパスフィルタ（以下、「第２ＢＰＦ」ともいう）６５、第２切替部６６、第３増幅部６７およびＡ／Ｄ変換部６８を備えている。この場合、第１増幅部６１は、第２巻線２３の一端に接続されて、この一端に発生する検出電流Ｉ１を第１電圧信号Ｖｂ１に変換して出力する。また、第１増幅部６１は、一例として、図２に示すように、第１演算増幅器６１ａ、抵抗６１ｂ，６１ｃ，６１ｄおよび第１コンデンサ６１ｅを備えて構成されている。この場合、第１演算増幅器６１ａは、その反転入力端子が第２巻線２３の一端に直接接続され、反転入力端子と出力端子との間に抵抗６１ｂが帰還抵抗として接続され、非反転入力端子が抵抗６１ｃを介して接地されて（基準電圧（グランド）が入力される一例）、入力した検出電流Ｉ１を電圧信号Ｖｂ（振幅が検出電流Ｉ１の電流値に比例して変化する信号）に変換して出力する。第１コンデンサ６１ｅは、第１演算増幅器６１ａの後段に配設されて（本例では、その一端が第１演算増幅器６１ａの出力端子に直接接続されて）、電圧信号Ｖｂに含まれる直流成分を除去する。また、第１コンデンサ６１ｅは、その他端が抵抗６１ｄを介して接地されている。これにより、第１コンデンサ６１ｅにおいて直流成分が除去された電圧信号Ｖｂは、その直流レベルが接地電位（ゼロボルト）に規定されて、ゼロボルトを中心として変化する交流信号である第１電圧信号Ｖｂ１として第１増幅部６１から出力される。

第１ＢＰＦ６２は、入力した第１電圧信号Ｖｂ１に含まれている交流電圧Ｖａの高調波成分を除去して（フィルタリング処理して）、第１電圧信号Ｖｂ２として出力する。具体的には、第１ＢＰＦ６２は、第１電圧信号Ｖｂ１に含まれている交流電圧Ｖａの基本周波数成分（周波数ｆの成分。検査用交流信号Ｖｘの基本周波数成分でもある）を選択的に（主として）通過させることで、第１電圧信号Ｖｂ２を出力する。第１切替部６３は、例えばアナログスイッチで構成されて、基準信号生成部４５から出力される基準信号Ｓｒ（交流電圧Ｖａに同期し（同位相で）、かつデューティ比が０．５のパルス信号）に同期して、図３に示すように、第１電圧信号Ｖｂ２と第２ＢＰＦ６５から出力される後述の第２電圧信号Ｖｃ２とを半周期ずつ切り替えて出力する（同期検波動作する）。これにより、第１切替部６３は、第１電圧信号Ｖｂ２の正側波形および第２電圧信号Ｖｃ２の正側波形で構成される脈流信号である正極性信号Ｖｄを生成して出力する。

第２増幅部６４は、第２巻線２３の他端に接続されて、この他端に発生する検出電流Ｉ１を第２電圧信号Ｖｃ１に変換して出力する。また、第２増幅部６４は、一例として図２に示すように、第２演算増幅器６４ａ、抵抗６４ｂ，６４ｃ，６４ｄおよび第２コンデンサ６４ｅを備えて、第１増幅部６１と同一に構成されている。この場合、第２演算増幅器６４ａは、その反転入力端子が第２巻線２３の他端に直接接続され、反転入力端子と出力端子との間に抵抗６４ｂが帰還抵抗として接続され、非反転入力端子が抵抗６４ｃを介して接地されて（基準電圧（グランド）が入力される一例）、入力した検出電流Ｉ１を電圧信号Ｖｃ（振幅が検出電流Ｉ１の電流値に比例して変化し、かつ電圧信号Ｖｂと逆極性の信号）に変換して出力する。第２コンデンサ６４ｅは、第２演算増幅器６４ａの後段に配設されて（本例では、その一端が第２演算増幅器６４ａの出力端子に直接接続されて）、電圧信号Ｖｃに含まれる直流成分を除去する。また、第２コンデンサ６４ｅは、その他端が抵抗６４ｄを介して接地されている。これにより、第２コンデンサ６４ｅにおいて直流成分が除去された電圧信号Ｖｃは、その直流レベルが接地電位（ゼロボルト）に規定されて、ゼロボルトを中心として変化する交流信号である第２電圧信号Ｖｃ１として第２増幅部６４から出力される。ここで、第２巻線２３の他端に発生する検出電流Ｉ１は、一端に発生する検出電流Ｉ１と位相が反転したものとなる。このため、第２演算増幅器６４ａは、入力した検出電流Ｉ１を電圧信号Ｖｂと位相が反転した電圧信号Ｖｃに変換して出力する。これにより、第２増幅部６４は、ゼロボルトを中心として変化し、かつ第１電圧信号Ｖｂ１と位相が反転した交流信号である第２電圧信号Ｖｃ１を生成して出力する。

第２ＢＰＦ６５は、第１ＢＰＦ６２と同様のバンドパスフィルタに構成されて、入力した第２電圧信号Ｖｃ１に含まれている交流電圧Ｖａの高調波成分を除去して（フィルタリング処理して）、第２電圧信号Ｖｃ２として出力する。第２切替部６６は、第１切替部６３と同一の構成を備えて、基準信号Ｓｒに同期して、図３に示すように、第１電圧信号Ｖｂ２と第２電圧信号Ｖｃ２とを半周期ずつ切り替えて出力することにより、第１電圧信号Ｖｂ２の負側波形および第２電圧信号Ｖｃ２の負側波形で構成される脈流信号である負極性信号Ｖｅを生成して出力する。

第３増幅部６７は、正極性信号Ｖｄおよび負極性信号Ｖｅを入力して、これらの信号Ｖｄ，Ｖｅの差分を出力する。本例では、第３増幅部６７は、一例として、図２に示すように、演算増幅器６７ａ、第１切替部６３と演算増幅器６７ａの非反転入力端子との間に接続された抵抗６７ｂ、第２切替部６６と演算増幅器６７ａの反転入力端子との間に接続された抵抗６７ｃ、演算増幅器６７ａの反転入力端子と出力端子との間に接続された抵抗６７ｄ、および演算増幅器６７ａの非反転入力端子と基準電圧（この例ではグランド）との間に接続された抵抗６７ｅとを備えて、差動増幅部として構成されている。この構成により、第３増幅部６７は、図３に示すように、正極性信号Ｖｄおよび負極性信号Ｖｅに同期し、かつ正側波形で構成される脈流信号である差分信号Ｖｆを、信号Ｖｄ，Ｖｅの上記差分として演算して出力する。この差分信号Ｖｆは、振幅が検出電流Ｉ１の電流値にそれぞれ比例する電圧信号Ｖｂ，Ｖｃに基づいて上記のように生成されるため、差分信号Ｖｆの振幅も検出電流Ｉ１の電流値に比例したものとなっている。Ａ／Ｄ変換部６８は、この差分信号Ｖｆをデジタルデータに変換して電流データＤｉとして出力する。したがって、Ａ／Ｄ変換部６８から出力される電流データＤｉは、検出電流Ｉ１を表すデータとなる。

基準信号生成部４５は、コンパレータ７１およびＤ型フリップフロップ（本発明における同期回路部の一例であって、以下、「ＤＦＦ」ともいう）７２を備え、交流電圧Ｖ１に基づいて基準信号Ｓｒを生成して出力する。具体的には、コンパレータ７１は、比較用電圧値Ｖｒｅｆがゼロボルトに規定されると共に、本例では、一例としてヒステリシス型に構成されている。この構成により、コンパレータ７１は、擬似正弦波信号である交流電圧Ｖ１と、比較用電圧値Ｖｒｅｆとを比較することにより、交流電圧Ｖ１のゼロクロスで極性が反転し、かつデューティ比が０．５のパルス信号を二値化信号Ｓｒ０として生成して出力する。また、コンパレータ７１がヒステリシス型のため、交流電圧Ｖ１の電圧値が比較用電圧値Ｖｒｅｆを超えたときには、比較用電圧値Ｖｒｅｆがゼロボルトよりも低下することで、交流電圧Ｖ１に重畳しているノイズによって二値化信号Ｓｒ０の極性の不要な反転を回避することができる結果、ノイズの影響を低減して抵抗値Ｒｘの測定精度がより向上されている。ＤＦＦ７２は、Ｄ入力端子に入力される二値化信号Ｓｒ０をクロック端子ＣＫに入力される基準クロックＣＬＫに同期させて（二値化信号Ｓｒ０の立ち上がりおよび立ち下がりを基準クロックＣＬＫの立ち上がり（または立ち下がり）に一致させて）基準信号Ｓｒとして出力する。この場合、ＤＦＦ７２で同期回路部を構成したことにより、二値化信号Ｓｒ０を基準クロックＣＬＫに確実に同期させて生成された基準信号Ｓｒが出力される。

処理部４３は、ＣＰＵおよびメモリ（いずれも図示せず）を備えて構成されて、抵抗測定処理を実行する。出力部４４は、一例としてモニタ装置などで構成されて、抵抗測定処理の結果を表示する。

次に、抵抗測定装置１による抵抗測定処理１００について、図４を参照して説明する。

この抵抗測定処理１００では、処理部４３は、まず、所定の周波数ｆの検査用交流信号Ｖｘを測定対象回路５に注入する注入処理を実行する（ステップ１０１）。具体的には、この注入処理において、処理部４３は、電圧注入部４１に対して交流電圧Ｖａの生成を開始させるため、基準クロックＣＬＫの出力を開始する。この基準クロックＣＬＫは、階段波生成部５１およびＤＦＦ７２に出力される。これにより、電圧注入部４１では、階段波生成部５１が、基準クロックＣＬＫに同期した三角波信号Ｖｔの生成、および生成した三角波信号Ｖｔの出力を開始し、ＬＰＦ５２が三角波信号Ｖｔを交流電圧Ｖａに変換する。電力増幅部５３は、Ｄ級増幅動作を行って、入力した交流電圧Ｖａを所定の増幅率で増幅して予め規定された電圧実効値の交流電圧Ｖ１を生成すると共に、生成した交流電圧Ｖ１を注入クランプ部１１の第１巻線１３に印加する。これにより、注入クランプ部１１から測定対象回路５に検査用交流信号Ｖｘ（周波数ｆ）が注入される。このため、測定対象回路５には、検査用交流信号Ｖｘの注入に起因して、周波数ｆの交流電流Ｉｘが流れる。一方、基準信号生成部４５では、コンパレータ７１が、交流電圧Ｖ１と比較用電圧値Ｖｒｅｆとを比較することにより、交流電圧Ｖ１のゼロクロスで極性が反転し、かつデューティ比が０．５の二値化信号Ｓｒ０の生成を開始する。また、ＤＦＦ７２が、この二値化信号Ｓｒ０を基準クロックＣＬＫに同期させて基準信号Ｓｒとして出力する処理を開始する。これにより、基準信号生成部４５から電流測定部４２の各切替部６３，６６に対して基準信号Ｓｒの供給が開始される。

この周波数ｆの検査用交流信号Ｖｘが測定対象回路５へ注入されている状態において、電流測定部４２は、交流電流Ｉｘを検出して電流データＤｉを生成する処理を実行する。具体的には、電流測定部４２では、検出クランプ部２１が、測定対象回路５に流れる交流電流Ｉｘを検出して、その第２巻線２３から検出電流Ｉ１を出力し、第１および第２増幅部６１，６４が、この検出電流Ｉ１を第１および第２電圧信号Ｖｂ１，Ｖｃ１に変換して出力する。この場合、この電流測定部４２では、従来の構成（検出コイルとしての第２巻線２３をシングルエンドで使用し、電流検出のための抵抗を直列に接続する構成）とは異なり、第２巻線２３の各端部を演算増幅器６１ａ，６４ａの反転入力端子に接続する構成としたことにより、ゲインの低下や周波数特性の劣化を招くおそれのある電流検出用の抵抗（シャント抵抗）を不要とすることができ、十分な検出ゲインを維持しつつ良好な周波数特性が確保されている。

次いで、第１および第２ＢＰＦ６２，６５が、対応する電圧信号Ｖｂ１，Ｖｃ１に含まれている高調波成分を除去して、第１および第２電圧信号Ｖｂ２，Ｖｃ２として出力し、各切替部６３，６６が、この第１および第２電圧信号Ｖｂ２，Ｖｃ２を基準信号Ｓｒに同期して切り替えることにより、正極性信号Ｖｄおよび負極性信号Ｖｅを生成して出力する。この場合、基準信号Ｓｒは、基準信号生成部４５のＤＦＦ７２を介して出力される。このため、交流電圧Ｖ１の基準クロックＣＬＫに対する位相が温度や湿度の変化に起因して変化した場合であっても、その変化量が基準クロックＣＬＫの１周期以内であれば、基準信号Ｓｒは、その立ち上がりおよび立ち下がりが基準クロックＣＬＫの立ち上がり（または立ち下がり）にＤＦＦ７２によって強制的に同期させられる。したがって、温度や湿度の変化に起因した基準信号Ｓｒの基準クロックＣＬＫに対する位相のずれが大幅に低減される、つまり基準信号Ｓｒのデューティ比のゆらぎが大幅に低減される。このため、各切替部６３，６６がこの基準信号Ｓｒに基づいて第１および第２電圧信号Ｖｂ２，Ｖｃ２を安定して切り替えることができる結果、各切替部６３，６６による正極性信号Ｖｄおよび負極性信号Ｖｅの生成の精度が高められている。また、ノーマルモードノイズが検出電流Ｉ１に含まれていたとしても、各切替部６３，６６による基準信号Ｓｒに同期した各信号Ｖｂ２，Ｖｃ２に対する上記の切替動作により、このノーマルモードノイズが除去される。

続いて、第３増幅部６７が、この正極性信号Ｖｄおよび負極性信号Ｖｅの差分を演算して差分信号Ｖｆを生成し、Ａ／Ｄ変換部６８が、この差分信号Ｖｆをデジタルデータに変換して電流データＤｉとして処理部４３に出力する。この場合、電流測定部４２では、第２巻線２３の各端部に接続された第１増幅部６１と第２増幅部６４とが、それぞれが接続された第２巻線２３の端部に発生する検出電流Ｉ１に基づいて、互いの位相が反転する第１電圧信号Ｖｂ１と第２電圧信号Ｖｃ１とを出力し、第３増幅部６７が、これらの信号Ｖｂ１，Ｖｃ１に基づいて各切替部６３，６６で生成される正極性信号Ｖｄおよび負極性信号Ｖｅの差分を演算して差分信号Ｖｆを生成する。このため、検出電流Ｉ１にコモンモードノイズが重畳していたとしても、第３増幅部６７が差分演算を行うことにより、このノイズがキャンセルされる。

次いで、処理部４３は、周波数がｆのときの測定対象回路５の抵抗値Ｒｘを算出する算出処理を実行する（ステップ１０２）。具体的には、この算出処理において、処理部４３は、まず、電流データＤｉに基づいて検出電流Ｉ１の電流値（本例では電流実効値）を算出し、次いで、交流電圧Ｖ１の電圧実効値および第１巻線１３のターン数（Ｎ１）に基づいて検査用交流信号Ｖｘの電圧実効値を算出すると共に、算出した検出電流Ｉ１の電流実効値および第２巻線２３のターン数（Ｎ２）に基づいて交流電流Ｉｘの電流値（本例では電流実効値）を算出する。続いて、処理部４３は、算出した検査用交流信号Ｖｘおよび交流電流Ｉｘの各実効値に基づいて、検査用交流信号Ｖｘの周波数がｆのときの測定対象回路５の抵抗値Ｒｘを算出すると共に、算出した抵抗値Ｒｘを周波数ｆに対応させてメモリに記憶する。本例では一例として、処理部４３は、この抵抗値Ｒｘの算出に際して、抵抗値Ｒｘを複数回算出すると共に、これらの平均（一例として移動平均）を算出して、最終的な抵抗値Ｒｘとする。これにより、抵抗値Ｒｘの算出処理が完了する。最後に、処理部４３は、算出した抵抗値Ｒｘを出力部４４に出力させる（ステップ１０３）。これにより、抵抗測定処理が完了する。

このように、この抵抗測定装置１では、電圧注入部４１が、基準クロックＣＬＫに同期して変化する三角波信号Ｖｔを生成すると共にこの三角波信号ＶｔをＬＰＦ５２でフィルタリング処理することによって交流電圧Ｖ１を生成し、さらに、この交流電圧Ｖ１を第１巻線１３に印加することにより、検査用交流信号Ｖｘを測定対象回路５内に生成させる。また、基準信号生成部４５のコンパレータ７１が交流電圧Ｖ１に基づいて二値化信号Ｓｒ０を生成すると共に、基準信号生成部４５のＤＦＦ７２が二値化信号Ｓｒ０を基準クロックＣＬＫに同期させて基準信号Ｓｒとして出力する。また、電流測定部４２が、検査用交流信号Ｖｘの注入に起因して第２巻線２３に流れる検出電流Ｉ１を各電圧信号Ｖｂ２，Ｖｃ２に変換すると共に各電圧信号Ｖｂ２，Ｖｃ２を基準信号Ｓｒを用いて同期検波し、この同期検波によって得られた差分信号Ｖｆに基づいて検出電流Ｉ１の電流値（すなわち、検出電流Ｉ１の電流値に比例する交流電流Ｉｘの電流値）を測定する。

したがって、この抵抗測定装置１によれば、交流電圧Ｖ１の基準クロックＣＬＫに対する位相が温度や湿度の変化に起因して変化したときであっても、その変化量が基準クロックＣＬＫの１周期以内であれば、基準信号Ｓｒの立ち上がりおよび立ち下がりを基準クロックＣＬＫの立ち上がり（または立ち下がり）に強制的に同期させることができるため、温度や湿度の変化に起因した基準信号Ｓｒの基準クロックＣＬＫに対する位相のずれを大幅に低減させることができる、つまり、基準信号Ｓｒのデューティ比のゆらぎを大幅に低減させることができる。したがって、この抵抗測定装置１によれば、各切替部６３，６６がこの基準信号Ｓｒに基づいて第１および第２電圧信号Ｖｂ２，Ｖｃ２を安定して切り替えることができ、これによって各切替部６３，６６による正極性信号Ｖｄおよび負極性信号Ｖｅの生成の精度を高めることができる結果、Ｑの高いバンドパスフィルタの使用を回避しつつ、抵抗値Ｒｘの測定精度を十分に向上させることができる。

また、この抵抗測定装置１によれば、ＤＦＦ７１で本発明における同期回路部を構成したことにより、二値化信号Ｓｒ０を基準クロックＣＬＫに確実に同期させて基準信号Ｓｒとして出力することができる。

また、この抵抗測定装置１によれば、ヒステリシス型のコンパレータ７１を用いたことにより、ノイズの影響を低減して測定対象回路５の抵抗値Ｒｘの測定精度をさらに向上させることができる。

また、この抵抗測定装置１によれば、電圧注入部４１の電力増幅部５３をＤ級アンプで構成したことにより、低損失で交流電圧Ｖａを交流電圧Ｖ１に増幅することができる結果、装置の効率についても十分に向上させることができる。また、Ｄ級アンプで電力増幅部５３を構成した場合には、高周波ノイズが交流電圧Ｖ１内に多く含まれることになる。しかしながら、電力増幅部５３で増幅される交流電圧Ｖ１および同期検波用の基準信号Ｓｒが共に基準クロックＣＬＫに同期して生成されるため、検査用交流信号Ｖｘの注入に起因して検出コイルとしての第２巻線２３に流れる検出電流Ｉ１が電圧に変換されてなる各電圧信号Ｖｂ２，Ｖｃ２を基準信号Ｓｒを用いて正確に同期検波できる結果、抵抗測定装置１のノイズに対する耐性を高めることができる。

なお、本発明は、上記の構成に限定されない。例えば、上記の構成では、各演算増幅器６１ａ，６４ａの後段にコンデンサ６１ｅ，６４ｅをそれぞれ配設しているが、各演算増幅器６１ａ，６４ａのオフセット電圧が極めて少ないときには、コンデンサ６１ｅ，６４ｅを配設しない構成とすることもできる。この構成では、各抵抗６１ｄ，６４ｄについても不要とすることができる。また、抵抗値Ｒｘの測定精度の向上のために第１および第２ＰＦ６２，６５を使用する構成について上記したが、必要とされる測定精度が確保できるときには、第１および第２ＢＰＦ６２，６５を配設しない構成を採用することもできる。また、電力増幅部５３をＤ級アンプに代えて、Ａ級やＡＢ級のアンプで構成することもできる。また、本発明における同期回路部をＤＦＦ７１以外の各種デジタル回路で構成することもできる。さらに、ヒステリシス型のコンパレータ７１を用いているが、ヒステリシスを有しないコンパレータを用いることもできる。

また、第１電圧信号Ｖｂ２および第２電圧信号Ｖｃ２を基準信号Ｓｒでそれぞれ同期検波する構成の一例として、各切替部６３，６６を使用した構成について上記したが、乗算器を使用して同期検波する構成を採用することもできる。また、検査用交流信号Ｖｘの電圧値としての電圧実効値と交流電流Ｉｘの電流値としての電流実効値とに基づいて抵抗値Ｒｘを算出する例について上記したが、電圧値は電圧実効値に限定されるものではなく、また電流値も電流実効値に限定されるものではない。具体的には、検査用交流信号Ｖｘの電圧値としての電圧平均値と交流電流Ｉｘの電流値としての電流平均値とに基づいて抵抗値Ｒｘを算出する構成や、検査用交流信号Ｖｘの電圧値としてのピークｔｏピーク値（電圧振幅）と交流電流Ｉｘの電流値としてのピークｔｏピーク値（電流振幅）とに基づいて抵抗値Ｒｘを算出する構成や、検査用交流信号Ｖｘの電圧値としての電圧ピーク値と交流電流Ｉｘの電流値としての電流ピーク値とに基づいて抵抗値Ｒｘを算出する構成を採用することもできる。

また、電力増幅部５３から出力される交流電圧Ｖ１に基づき、コンパレータ７１とＤＦＦ７２とを有する基準信号生成部４５で基準信号Ｓｒを生成する構成について上記したが、階段波生成部５１から出力される三角波信号ＶｔおよびＬＰＦ５２から出力される交流電圧（擬似正弦波信号）Ｖａのうちのいずれかに基づき、基準信号生成部４５が基準信号Ｓｒを生成する構成を採用することもできる。また、基準信号Ｓｒを生成する基準信号生成部４５をコンパレータ７１を用いて構成することにより、簡易な構成で交流電圧Ｖ１から二値化信号Ｓｒ０を確実に生成し得るようにした例について上記したが、入力値（交流電圧Ｖ１の電圧値）をしきい値（比較用電圧値Ｖｒｅｆ）と比較して、その比較結果（二値化信号Ｓｒ０）を出力するものであれば、コンパレータ７１に限定されず、種々の回路を採用することができる。また、ＤＦＦ７２に代えて、ＪＫフリップフロップや、ＲＳフリップフロップなどを使用する構成を採用することもできる。

また、上記の例では、アップダウン制御端子ＵＤに入力される信号のレベルを「Ｈｉｇｈ」から「Ｌｏｗ」へ、次いで「Ｌｏｗ」から「Ｈｉｇｈ」へというように周期的（Ｔ／２の周期毎に）に変化させて、階段波生成部５１を構成するカウンタ５１ａに対してアップカウント動作およびダウンカウント動作を繰り返させ、これにより、階段波生成部５１から三角波状（振幅がスタート値からエンド値まで階段状に増加する波形とエンド値からスタート値まで階段状に減少する波形とで構成される三角波状）に変化する階段波である三角波信号Ｖｔ（周期Ｔ）を出力させて、電力増幅部５３から高調波成分のより少ない交流電圧Ｖ１を出力させる構成を採用しているが、これに限らない。例えば、図５において、アップダウン制御端子ＵＤに入力されている信号のレベルを「Ｈｉｇｈ」に固定してカウンタ５１ａに対してアップカウント動作（スタート値からエンド値までカウント値をインクリメントすると共に、エンド値に達したときにカウント値をスタート値にリセットするカウント動作）を周期Ｔで繰り返させることにより、階段波生成部５１から図６に示す鋸歯状に変化する階段波である三角波信号Ｖｔを出力させる構成や、図５において、アップダウン制御端子ＵＤに入力されている信号のレベルを「Ｌｏｗ」に固定してカウンタ５１ａに対してダウンカウント動作（スタート値からエンド値までカウント値をデクリメントすると共に、エンド値に達したときにカウント値をスタート値にリセットするカウント動作）を周期Ｔで繰り返させることにより、階段波生成部５１から図７に示す鋸歯状に変化する階段波である三角波信号Ｖｔを出力させる構成を採用することもできる。これらの構成によれば、図５に示す三角波信号Ｖｔを階段波生成部５１から出力させる構成と比較して、電力増幅部５３から出力される交流電圧Ｖ１に含まれる高調波成分が若干増加するものの、フリップフロップ５１ｂを省くことができるため、部品点数を低減することができ、ひいては製品コストを低下させることができる。また、上記した各例のように、カウンタ５１ａとＤ／Ａ変換回路５１ｃとを用いて階段波生成部５１を構成することにより、簡単な回路構成で所望の階段波を確実に生成させることができる。

また、図５に示すように三角波状に変化する階段波である三角波信号Ｖｔや、図６，７に示すように鋸歯状に変化する階段波である三角波信号Ｖｔに代えて、図８に示すように、基準クロックＣＬＫに同期して振幅が変化する１段の階段波である矩形波（周期Ｔでデューティ比０．５の矩形波）Ｖｔ１を階段波生成部５１で生成させて、ＬＰＦ５２に出力する構成を採用することもできる。この構成の階段波生成部５１は、図示はしないが、基準クロックＣＬＫに同期して基準クロックＣＬＫを分周する分周回路と、矩形波の直流成分をカットするコンデンサとで実現することができる。この構成によれば、階段波生成部５１から鋸歯状に変化する階段波である三角波信号を出力させる構成と比較して、電力増幅部５３から出力される交流電圧Ｖ１に含まれる高調波成分がさらに増加するものの、Ｄ／Ａ変換回路５１ｃを省くことができるため、部品点数を一層低減することができ、製品コストを一層低下させることができる。

また、回路構成は逆に複雑化するものの、階段波生成部５１にＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ。図示せず）を使用する構成を採用することもできる。この構成よれば、三角波信号Ｖｔよりもさらに正弦波に近い図９に示すような階段波を擬似正弦波Ｖｔ２として階段波生成部５１から出力させることができるため、電力増幅部５３から一層高調波成分の少ない交流電圧Ｖ１を出力させることができる。

また、処理部４３とは別個に、階段波生成部５１および基準信号生成部４５を設ける構成について上記したが、ＣＰＵ、Ａ／ＤコンバータおよびＤ／Ａコンバータを少なくとも含むＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で処理部４３を構成することにより、階段波生成部５１および基準信号生成部４５の少なくとも１つの生成部を処理部４３に含める構成を採用することもできる。この構成において、ＣＰＵに対して、基準クロックＣＬＫに同期したアップカウント動作、ダウンカウント動作、およびアップダウンカウント動作のいずれかのカウント動作を繰り返させ、そのカウント値をＤ／Ａコンバータに出力させることにより、階段波生成部５１を構成することができる。また、ＤＳＰ内または外部に設けたメモリに波形用データを記憶させて、この波形用データをＣＰＵが読み出してＤ／Ａコンバータに出力することによっても構成することができる。また、基準信号生成部４５については、ＣＰＵが、上記のカウント動作におけるスタート値とエンド値との中間値を基準として、この中間値をカウント値が横切るタイミングを検出し、検出されたタイミングに同期して立ち上がりと立ち下がりとが交互に繰り返す信号を、基準信号Ｓｒとして生成することにより構成することができる。

また、図１の構成において、各切替部６３，６６を省いて、第１および第２ＢＰＦ６２，６５から出力される第１および第２電圧信号Ｖｂ２，Ｖｃ２を第３増幅部６７に直接入力する構成を採用することもできる。この構成では、図２に示すように差動増幅器として構成された第３増幅部６７が、第１および第２電圧信号Ｖｂ２，Ｖｃ２の差分を増幅することにより、例えば利得が１倍のときには第１および第２電圧信号Ｖｂ２，Ｖｃ２の２倍の振幅の交流信号を差分信号Ｖｆとして出力する。この差分信号Ｖｆは、Ａ／Ｄ変換部６８によってデジタルデータに変換されて電流データＤｉとして処理部４３に入力される。このため、少なくとも基準信号生成部４５をＤＳＰ内に設けておくことにより、各切替部６３，６６が実行していた同期検波については、ＣＰＵが、上記のようにして生成している基準信号Ｓｒの半周期における電流データＤｉに基づいて、検出電流Ｉ１の電流値（本例では電流実効値）を算出することで実現される。以上のようにして、処理部４３をＤＳＰで構成して、階段波生成部５１および基準信号生成部４５の少なくとも１つを処理部４３に含めたり、さらには同期検波回路の機能を処理部４３に持たせたりすることにより、部品点数をさらに削減できるため、製品コストのさらなる低減を図ることができる。

また、上記の例では、階段波生成部５１から出力される三角波信号Ｖｔなどの階段波をＬＰＦ５２に入力して、その基本周波数成分（周波数ｆ）以外の周波数成分を減衰させる好ましい構成を採用したが、基本周波数成分（周波数ｆ）以外の周波数成分が多く含まれていても問題のない場合には、ＬＰＦ５２を省略する構成、つまり階段波に対するフィルタリング処理を実行しない構成を採用することもできる。また、階段波生成部５１に含めるＤ／Ａ変換回路５１ｃを安価なラダー抵抗回路で構成して、製品コストを低減し得る例について上記したが、抵抗ストリング形、電流出力形またはデルタシグマ形の変換回路で構成することもできる。

１ 抵抗測定装置
５ 測定対象回路
１３ 第１巻線（注入コイル）
２３ 第２巻線（検出コイル）
４１ 電圧注入部
４２ 電流測定部
４３ 処理部
４５ 基準信号生成部
７１ コンパレータ
７２ ＤＦＦ
Ｉ１ 検出電流
Ｉｘ 交流電流
Ｒｘ 抵抗
Ｓｒ 基準信号
Ｖ１ 交流電圧
Ｖｔ 三角波信号
Ｖｔ１ 矩形波
Ｖｔ２ 擬似正弦波
Ｖｘ 検査用交流信号

Claims (8)

1. 注入コイルに交流電圧を印加することによって測定対象回路に検査用交流信号を注入する電圧注入部と、前記検査用交流信号の注入に起因して前記測定対象回路に流れる交流電流を検出コイルで検出して測定する電流測定部と、前記注入された検査用交流信号の電圧値および前記測定された交流電流の電流値に基づいて前記測定対象回路の抵抗値を算出する処理部とを備えた抵抗測定装置であって、
   前記電圧注入部は、基準クロックに同期して振幅が変化する階段波を生成すると共に当該階段波に基づく信号を前記交流電圧として印加し、
   前記交流電圧と同一周期の二値化信号を前記基準クロックに同期させて基準信号として出力する基準信号生成部を備え、
   前記電流測定部は、前記検査用交流信号の注入に起因して前記検出コイルに流れる電流を電圧信号に変換すると共に当該電圧信号を前記基準信号を用いて同期検波し、当該同期検波によって得られた信号に基づいて前記交流電流の電流値を測定する抵抗測定装置。
2. 前記電圧注入部は、前記階段波をフィルタリング処理すると共に、当該階段波をフィルタリング処理した信号を前記交流電圧として前記注入コイルに印加する請求項１記載の抵抗測定装置。
3. 前記基準信号生成部は、前記二値化信号を前記基準クロックに同期させて前記基準信号として出力するフリップフロップを有している請求項１または２記載の抵抗測定装置。
4. 前記基準信号生成部は、前記交流電圧に基づいて前記二値化信号を生成するコンパレータを有している請求項１から３のいずれかに記載の抵抗測定装置。
5. 前記コンパレータは、ヒステリシス型のコンパレータで構成されている請求項４記載の抵抗測定装置。
6. 前記電圧注入部は、前記階段波に基づく前記信号を増幅して前記交流電圧を生成するＤ級アンプを備えている請求項１から５のいずれかに記載の抵抗測定装置。
7. 前記電圧注入部は、前記基準クロックに同期してカウント値を予め規定されたスタート値とエンド値との間で変化させるカウンタと、当該カウント値に基づいて前記階段波を生成するＤ／Ａ変換回路とを備えている請求項１から６のいずれかに記載の抵抗測定装置。
8. 前記Ｄ／Ａ変換回路は、ラダー抵抗回路で構成されている請求項７記載の抵抗測定装置。

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