JP2010021208A - 半導体装置及びその配置方法 - Google Patents

Abstract

【課題】インダクタの特性劣化を防止できる配置方法の提供。
【解決手段】外部接続端子の配置を決定する第１ステップと、インダクタの空芯部の最大幅を決定する第２ステップと、第１の方向に隣接する前記外部接続端子の略中央を通る第１の仮想線を描く第３ステップと、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第２の仮想線を描く第４ステップと、前記インダクタと最も近接する前記第１の仮想線及び前記第２の仮想線と、前記インダクタの中心との距離の許容範囲を決定する第５ステップと、前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲に入るように前記インダクタを配置する第６ステップと、を有することを特徴とする半導体装置の配置方法。
【選択図】図６

Description

本発明は、複数の外部接続端子及び複数のインダクタを有する半導体装置、及び、
その配置方法に関する。

近年、半導体応用製品はデジタルカメラや携帯電話などの各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。それに伴い、半導体装置にも小型化、高密度化が要求され、平面視した状態で半導体チップと略同じ大きさとされた所謂チップサイズパッケージ（ＣＳＰ）と呼ばれる半導体装置が提案されている。

以下、図面を参照しながら、従来から提案されている半導体装置について説明する。図１は、従来の半導体装置を例示する断面図である。図１を参照するに、従来の半導体装置１００は、半導体チップ１０１と、内部接続端子１０２と、第１絶縁層１０３と、配線パターン１０４と、第２絶縁層１０５と、外部接続端子１０６とを有する所謂チップサイズパッケージ（ＣＳＰ）と呼ばれる半導体装置である。

半導体チップ１０１は、薄板化された半導体基板２００と、半導体集積回路２０１と、電極パッド２０２と、インダクタ２０３と、保護膜２０４とを有する。半導体基板２００は、例えば、薄板化されたＳｉウエハが個片化されたものである。

半導体集積回路２０１は、半導体基板２００の表面側に設けられている。半導体集積回路２０１は、拡散層、絶縁層、ビア、及び配線等（図示せず）から構成されている。電極パッド２０２及びインダクタ２０３は、半導体集積回路２０１上に設けられている。電極パッド２０２及びインダクタ２０３は、半導体集積回路２０１に設けられた配線（図示せず）と電気的に接続されている。保護膜２０４は、半導体集積回路２０１上に設けられている。保護膜２０４は、半導体集積回路２０１を保護するための膜である。

内部接続端子１０２は、電極パッド２０２上に設けられている。内部接続端子１０２の上端部は、第１絶縁層１０３から露出されている。内部接続端子１０２の上端部は、配線パターン１０４と接続されている。第１絶縁層１０３は、内部接続端子１０２が設けられた側の半導体チップ１０１を覆うように設けられている。配線パターン１０４は、第１絶縁層１０３上に設けられている。配線パターン１０４は、内部接続端子１０２と接続されている。配線パターン１０４は、内部接続端子１０２を介して、電極パッド２０２と電気的に接続されている。

第２絶縁層１０５は、配線パターン１０４を覆うように、第１絶縁層１０３上に設けられている。第２絶縁層１０５は開口部１０５ｘを有し、開口部１０５ｘは配線パターン１０４の一部を露出する。外部接続端子１０６は、開口部１０５ｘ内の配線パターン１０４上に設けられている。外部接続端子１０６は、配線パターン１０４と接続されている（例えば、特許文献１参照）。
特開２００６−３２４５７２号公報

しかしながら、従来の半導体装置１００では、インダクタ２０３の配置が最適化されていないため、図１に示すように、インダクタ２０３と外部接続端子１０６とが平面視において重複する位置に存在する場合があり得る。このような場合には、インダクタ２０３に電流が流れることにより発生する磁束が外部接続端子１０６を貫き、外部接続端子１０６に渦電流を発生させる。その結果、インダクタ２０３と外部接続端子１０６との間に磁性の結合が生じ、インダクタ２０３の特性を劣化させるという問題があった。

このような問題は、インダクタ２０３の巻き数を増やすことにより改善することはできるが、根本的な解決手段とはならない。なぜなら、インダクタ２０３の巻き数を増やすと、インダクタ２０３を形成する部分の面積の増大、インダクタ２０３に生じる抵抗成分の増大、渦電流との相互インダクタンスの増大等を招き、インダクタ２０３のＱ値を劣化させることになるからである。

本発明は、上記に鑑みてなされたもので、インダクタと外部接続端子との間の磁性の結合によるインダクタの特性劣化を防止できる半導体装置、及び、その配置方法を提供することを目的とする。

上記目的を達成するため、第１の発明は、複数の外部接続端子（１６）と、複数のインダクタ（２３）とを有し、前記外部接続端子（１６）が所定のピッチ（ｌ）で格子状に配置されている半導体装置（１０）の配置方法であって、前記外部接続端子（１６）の配置を決定する第１ステップと、前記インダクタ（２３）の空芯部（２３ａ）の最大幅を決定する第２ステップと、第１の方向に隣接する前記外部接続端子（１６）の略中央を通る第１の仮想線（２６ａ）を描く第３ステップと、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子（１６）の略中央を通る第２の仮想線（２６ｂ）を描く第４ステップと、前記インダクタ（２３）と最も近接する前記第１の仮想線（２６ａ）及び前記第２の仮想線（２６ｂ）と、前記インダクタ（２３）の中心（２３ｂ）との距離（ｎａ、ｎｂ）の許容範囲を決定する第５ステップと、前記インダクタ（２３）と最も近接する前記第１の仮想線（２６ａ）と前記インダクタ（２３）の中心（２３ｂ）との距離（ｎａ）、前記インダクタ（２３）と最も近接する前記第２の仮想線（２６ｂ）と前記インダクタ（２３）の中心（２３ｂ）との距離（ｎｂ）の少なくとも何れか一方の距離が、前記許容範囲に入るように前記インダクタ（２３）を配置する第６ステップと、を有することを特徴とする。

第２の発明は、複数の外部接続端子（１６）と、複数のインダクタ（２３、２９）とを有し、前記外部接続端子（１６）が第１のピッチ（ｌ_１）で格子状に配置されている第１の領域と、前記外部接続端子（１６）が前記第１のピッチ（ｌ_１）よりも広い第２のピッチ（ｌ_２）で格子状に配置されている第２の領域とを備えた半導体装置（４０）の配置方法であって、前記第１の領域及び前記第２の領域において、前記外部接続端子（１６）の配置を決定する第１ステップと、前記第１の領域に配置される前記インダクタ（２３）の空芯部（２３ａ）の最大幅と、前記第２の領域に配置される前記インダクタ（２９）の空芯部（２９ａ）の最大幅とを決定する第２ステップと、前記第１の領域において、第１の方向に隣接する前記外部接続端子（１６）の略中央を通る第１の仮想線（２６ａ）を描き、前記第２の領域において、第１の方向に隣接する前記外部接続端子（１６）の略中央を通る第３の仮想線（２６ｃ）を描く第３ステップと、前記第１の領域において、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子（１６）の略中央を通る第２の仮想線（２６ｂ）を描き、前記第２の領域において、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子（１６）の略中央を通る第４の仮想線（２６ｄ）を描く第４ステップと、前記第１の領域において、前記インダクタ（２３）と最も近接する前記第１の仮想線（２６ａ）及び前記第２の仮想線（２６ｂ）と、前記インダクタ（２３）の中心（２３ｂ）との距離（ｎａ_１、ｎｂ_１）の許容範囲Ａを算出し、前記第２の領域において、前記インダクタ（２９）と最も近接する前記第３の仮想線（２６ｃ）及び前記第４の仮想線（２６ｄ）と、前記インダクタ（２９）の中心（２９ｂ）との距離（ｎａ_２、ｎｂ_２）の許容範囲Ｂを算出する第５ステップと、前記第１の領域において、前記インダクタ（２３）と最も近接する前記第１の仮想線（２６ａ）と前記インダクタ（２３）の中心（２３ｂ）との距離（ｎａ_１）、前記インダクタ（２３）と最も近接する前記第２の仮想線（２６ｂ）と前記インダクタ（２３）の中心（２３ｂ）との距離（ｎｂ_１）の少なくとも何れか一方の距離が、前記許容範囲Ａに入るように前記インダクタ（２３）を配置し、前記第２の領域において、前記インダクタ（２９）と最も近接する前記第３の仮想線（２６ｃ）と前記インダクタ（２９）の中心（２９ｂ）との距離（ｎａ_２）、前記インダクタ（２９）と最も近接する前記第４の仮想線（２６ｄ）と前記インダクタ（２９）の中心（２９ｂ）との距離（ｎｂ_２）の少なくとも何れか一方の距離が、前記許容範囲Ｂに入るように前記インダクタ（２９）を配置する第６ステップと、を有することを特徴とする。

第３の発明は、複数の外部接続端子（１６）と、複数のインダクタ（２３）とを有し、前記外部接続端子（１６）は、所定のピッチ（ｌ）で格子状に配置されている半導体装置（１０）であって、前記インダクタ（２３）は、前記インダクタ（２３）の空芯部（２３ａ）の最大幅をｄ、第１の方向に隣接する前記外部接続端子（１６）の略中央を通る、前記インダクタ（２３）と最も近接する第１の仮想線（２６ａ）と、前記インダクタ（２３）の中心（２３ｂ）との距離をｎａ、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子（１６）の略中央を通る、前記インダクタ（２３）と最も近接する第２の仮想線（２６ｂ）と、前記インダクタ（２３）の中心（２３ｂ）との距離をｎｂとしたときに、前記ｄは式（１）を満足し、前記ｎａ及び／又は前記ｎｂは式（２）及び／又は式（３）を満足することを特徴とする。

ｄ≦ｌ−ｒ・・・・・・・・・・・・・（１）
ｎａ≦｛ｌ−（ｄ＋ｒ）｝／２・・・・・（２）
ｎｂ≦｛ｌ−（ｄ＋ｒ）｝／２・・・・・（３）
但し、ｌは前記第１の方向及び前記第２の方向に隣接する前記外部接続端子（１６）のピッチ、ｒは前記外部接続端子（１６）の平面視における最大径を示す。

第４の発明は、複数の外部接続端子（１６）と、複数のインダクタ（２３、２９）とを有し、前記外部接続端子（１６）が第１のピッチ（ｌ_１）で格子状に配置されている第１の領域と、前記外部接続端子（１６）が前記第１のピッチ（ｌ_１）よりも広い第２のピッチ（ｌ_２）で格子状に配置されている第２の領域とを備えた半導体装置（４０）であって、前記第１の領域における前記インダクタ（２３）の空芯部（２３ａ）の最大幅をｄ_１、前記第１の領域における、第１の方向に隣接する前記外部接続端子（１６）の略中央を通る、前記インダクタ（２３）と最も近接する第１の仮想線（２６ａ）と、前記インダクタ（２３）の中心（２３ｂ）との距離をｎａ_１、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子（１６）の略中央を通る、前記インダクタと最も近接する第２の仮想線（２６ｂ）と、前記インダクタ（２３）の中心（２３ｂ）との距離をｎｂ_１としたときに、前記ｄ_１は式（４）を満足し、前記ｎａ_１及び／又は前記ｎｂ_１は式（５）及び／又は式（６）を満足し、前記第２の領域における前記インダクタ（２９）の空芯部（２９ａ）の最大幅をｄ_２、前記第２の領域における、第１の方向に隣接する前記外部接続端子（１６）の略中央を通る、前記インダクタ（２９）と最も近接する第３の仮想線（２６ｃ）と、前記インダクタ（２９）の中心（２９ｂ）との距離をｎａ_２、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子（１６）の略中央を通る、前記インダクタ（２９）と最も近接する第４の仮想線（２６ｄ）と、前記インダクタ（２９）の中心（２９ｂ）との距離をｎｂ_２としたときに、前記ｄ_２は式（７）を満足し、前記ｎａ_２及び／又は前記ｎｂ_２は式（８）及び／又は式（９）を満足することを特徴とする。

ｄ１≦ｌ１−ｒ・・・・・・・・・・・・・（４）
ｎａ１≦｛ｌ１−（ｄ１＋ｒ）｝／２・・・・（５）
ｎｂ１≦｛ｌ１−（ｄ１＋ｒ）｝／２・・・・（６）
ｄ２≦ｌ２−ｒ・・・・・・・・・・・・・（７）
ｎａ２≦｛ｌ２−（ｄ２＋ｒ）｝／２・・・・（８）
ｎｂ２≦｛ｌ２−（ｄ２＋ｒ）｝／２・・・・（９）
但し、ｌ_１は前記第１の領域における前記第１の方向及び前記第２の方向に隣接する前記外部接続端子（１６）のピッチ、ｌ_２は前記第２の領域における前記第１の方向及び前記第２の方向に隣接する前記外部接続端子（１６）のピッチ、ｒは前記外部接続端子（１６）の平面視における最大径を示す。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、インダクタと外部接続端子との間の磁性の結合によるインダクタの特性劣化を防止できる半導体装置、及び、その配置方法を提供することができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

〈第１の実施の形態〉
図２は、本発明の第１の実施の形態に係る半導体装置を例示する断面図である。図２を参照するに、半導体装置１０は、半導体チップ１１と、内部接続端子１２と、第１絶縁層１３と、配線パターン１４と、第２絶縁層１５と、外部接続端子１６とを有する所謂ウェハレベルチップサイズパッケージ（ＷＬＣＳＰ）と呼ばれる半導体装置である。ウェハレベルチップサイズパッケージ（ＷＬＣＳＰ）は、チップサイズパッケージ（ＣＳＰ）の一種で、半導体チップを形成する半導体基板（例えば、シリコンウェハ等）に配線や外部接続端子等の形成を行い、その後、半導体基板を個片化することにより形成される。

半導体チップ１１は、半導体基板２０と、半導体集積回路２１と、電極パッド２２と、インダクタ２３と、保護膜２４とを有する。半導体基板２０は、半導体集積回路２１を形成するための基板である。半導体基板２０は、薄板化されている。半導体基板２０の厚さは、例えば、１００μｍ〜３００μｍとすることができる。半導体基板２０は、例えば、薄板化されたＳｉウエハが個片化されたものである。

半導体集積回路２１は、半導体基板２０の表面側に設けられている。半導体集積回路２１は、拡散層、絶縁層、ビア、及び配線等（図示せず）から構成されている。配線等（図示せず）は多数の層に形成されていても構わない。電極パッド２２及びインダクタ２３は、半導体集積回路２１上に複数個設けられている。電極パッド２２及びインダクタ２３は、半導体集積回路２１に設けられた配線（図示せず）と電気的に接続されている。電極パッド２２及びインダクタ２３の材料としては、例えば、ＣｕやＡｌ等を用いることができる。

保護膜２４は、半導体集積回路２１を保護するための膜であり、半導体集積回路２１上に設けられている。保護膜２４は、パッシベーション膜と呼ばれる場合もある。保護膜２４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。電極パッド２２の上端部は保護膜２４から露出されている。

内部接続端子１２は、電極パッド２２上に設けられている。内部接続端子１２は、半導体集積回路２１と配線パターン１４とを電気的に接続するためのものである。内部接続端子１２としては、例えば、Ａｕバンプ等を用いることができる。内部接続端子１２の上端部は、第１絶縁層１３から露出されている。内部接続端子１２の上端部は、配線パターン１４と接続されている。

第１絶縁層１３は、半導体チップ１１の回路形成面（主面）を保護すると共に、配線パターン１４を形成する際のベース材となるものである。第１絶縁層１３は、内部接続端子１２の上端部を除く内部接続端子１２及び半導体チップ１１を覆うように設けられている。絶縁層１３の上面は、内部接続端子１２の上面と略面一とされている。第１絶縁層１３としては、例えば、粘着性を有するシート状の絶縁樹脂等を用いることができる。

配線パターン１４は、第１絶縁層１３上に設けられている。配線パターン１４は、内部接続端子１２と接続されている。配線パターン１４は、内部接続端子１２を介して、電極パッド２２と電気的に接続されている。配線パターン１４は、いわゆる再配線と呼ばれる場合がある。配線パターン１４の材料としては、例えば、Ｃｕ等を用いることができる。

第２絶縁層１５は、配線パターン１４を覆うように、第１絶縁層１３上に設けられている。第２絶縁層１５は開口部１５ｘを有し、開口部１５ｘからは配線パターン１４の一部が露出されている。第２絶縁層１５としては、例えば、ポリイミドから構成される絶縁性の薄膜を用いることができる。

外部接続端子１６は、開口部１５ｘ内の配線パターン１４上に設けられている。外部接続端子１６は、配線パターン１４と接続されている。外部接続端子１６は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子１６の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金等を用いることができる。外部接続端子１６は、例えば、ポスト状の端子であっても構わない。

図３は、本発明の第１の実施の形態に係る半導体装置が形成される半導体基板を例示する平面図である。図３において、３０は半導体基板、Ｃはダイサーが半導体基板３０を切断する位置（以下、「切断位置Ｃ」とする）を示している。図３を参照するに、半導体基板３０は、複数の半導体装置形成領域Ａと、複数の半導体装置形成領域Ａを分離するスクライブ領域Ｂとを有する。複数の半導体装置形成領域Ａは、半導体装置１０が形成される領域である。半導体基板３０は、薄板化され、かつ切断位置Ｃにおいて切断されることにより、先に説明した半導体基板２０（図２参照）となる基板である。

図４は、本発明の第１の実施の形態に係る半導体装置におけるインダクタと外部接続端子との位置関係を例示する図である。図４において、図２と同一構成部分には同一符号を付し、その説明を省略する場合がある。図４は、半導体装置１０を図２のＺ＋方向から見た場合のインダクタ２３と外部接続端子１６との位置関係を示している。なお、Ｚ＋方向から半導体装置１０等を見た状態を「平面視において」という場合がある。

図４において、２３ａはインダクタ２３の空芯部を示している。ここでいう空芯部とは、スパイラル状に形成されているインダクタ２３に囲まれた部分を指す。図４を参照するに、半導体装置１０において、複数の外部接続端子１６は格子状に配置されており、ｘ方向及びｙ方向に隣接する外部接続端子１６のピッチはｌである。複数のインダクタ２３は、空芯部２３ａが複数の外部接続端子１６と平面視において重複しない位置に配置されている。

図５は、インダクタに電流が流れることにより発生する磁束を例示する図である。図５において、図２と同一構成部分には同一符号を付し、その説明を省略する場合がある。図５において、２５は磁束を示している。図５に示すように、インダクタ２３に所定の方向に電流が流れると、磁束２５が発生する。

図１に示す半導体装置１００のように、インダクタ２０３と外部接続端子１０６とが平面視において重複する位置に存在する場合とは異なり、半導体装置１０では、インダクタ２３と外部接続端子１６とは平面視において重複しない位置に配置されているため（図４参照）、磁束２５は外部接続端子１６を貫かない。その結果、インダクタ２３と外部接続端子１６との間に磁性の結合が生じないため、インダクタ２３の特性が劣化することはない。

図６は、外部接続端子及びインダクタを配置する方法を例示するフローチャートである。図６を参照しながら、外部接続端子１６とインダクタ２３とを配置する方法について説明をする。なお、必要に応じて、外部接続端子及びインダクタを配置する方法を例示する図７〜図１１を参照する。図７〜図１１において、図２〜図６と同一構成部分には同一符号を付し、その説明を省略する場合がある。

始めにステップ１００では、半導体チップ１１のサイズ、外部接続端子１６の直径ｒ及び個数を決定する（Ｓ１００）。外部接続端子１６の直径ｒは平面視における直径を意味する。なお、第１の実施の形態では、外部接続端子１６が平面視円形であり、平面視円形の部分の直径がｒである場合の例を示す。外部接続端子１６が平面視円形でない場合には、直径ｒに代えて最大径を用いる。例えば、外部接続端子１６が平面視楕円形の場合には、平面視楕円形の部分の長径が最大径である。

次いでステップ１０１では、外部接続端子１６の配置を決定する（Ｓ１０１）。外部接続端子１６は、例えば図７に示すように、ｘ方向及びｙ方向に隣接する外部接続端子１６のピッチをｌとして格子状に配置することができる。

次いでステップ１０２では、インダクタ２３の空芯部２３ａの最大幅を決定する（Ｓ１０２）。図８に示すように、インダクタ２３の空芯部２３ａの最大幅ｄは、空芯部２３ａのｘ方向及びｙ方向の最も長い部分の長さを意味する。空芯部２３ａの形状が図８とは異なる場合も同様である。例えば、空芯部２３ａの形状が平面視円形の場合には最大幅ｄは平面視円形の部分の直径、平面視楕円形や平面視多角形の場合には最大幅ｄは平面視楕円形や平面視多角形の部分のｘ方向及びｙ方向の最も長い部分の長さである。

ステップ１０２において、最大幅ｄは、式（数１）を満たすように決定する。

但し、ｌはｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子１６の平面視における直径を示す。

次いでステップ１０３では、第１の方向に隣接する外部接続端子１６の略中央を通る第１の仮想線を描く（Ｓ１０３）。図９に示すように、例えば、第１の方向をｘ方向とし、ｘ方向に隣接する外部接続端子１６の略中央を通る第１の仮想線２６ａを描く。次いでステップ１０４では、第１の方向と略直交する第２の方向に隣接する外部接続端子１６の略中央を通る第２の仮想線を描く（Ｓ１０４）。図１０に示すように、例えば、第２の方向を第１の方向であるｘ方向と略直交するｙ方向とし、ｙ方向に隣接する外部接続端子１６の略中央を通る第２の仮想線２６ｂを描く。

次いでステップ１０５では、インダクタ２３の中心と、インダクタ２３と最も近接する第１の仮想線２６ａ及び第２の仮想線２６ｂとの距離の許容範囲ｍを決定する（Ｓ１０５）。
許容範囲ｍは、式（数２）を満たすように決定する。

但し、ｌはｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子の平面視における直径、ｄはインダクタ２３の空芯部２３ａの最大幅を示す。

次いでステップ１０６では、図１１に示すように、インダクタ２３の中心２３ｂと最も近接する第１の仮想線２６ａとの距離ｎａ、及び、インダクタ２３の中心２３ｂと最も近接する第２の仮想線２６ｂとの距離ｎｂを決定する。距離ｎａ及びｎｂは、距離ｎａ及び／又はｎｂが式（数３）及び／又は式（数４）を満たすように決定する。すなわち、距離ｎａ及び／又はｎｂは許容範囲ｍ以下の任意の値を取り得る。そして、決定した距離ｎａ及びｎｂに基づいてインダクタ２３を配置する（Ｓ１０６）。

但し、ｍはインダクタ２３の中心２３ｂとインダクタ２３と最も近接する第１の仮想線２６ａ及び第２の仮想線２６ｂとの距離の許容範囲を示す。

但し、ｍはインダクタ２３の中心２３ｂとインダクタ２３と最も近接する第１の仮想線２６ａ及び第２の仮想線２６ｂとの距離の許容範囲を示す。

なお、図１１は、全てのインダクタ２３について、インダクタ２３の中心２３ｂと最も近接する第１の仮想線２６ａとの距離ｎａ、及び、インダクタ２３の中心２３ｂと最も近接する第２の仮想線２６ｂとの距離ｎｂが同一になるように配置する例である。しかし、距離ｎａ及びｎｂは、何れか一方が許容範囲ｍ以下の値であれば、それぞれのインダクタ２３について異なる値にしても構わない。その場合には、インダクタ２３は、第１の仮想線２６ａ及び／又は第２の仮想線２６ｂに対して不規則的に配置される。

続いて、式（数１）〜式（数４）について、更に詳しく説明する。インダクタに電流が流れたときに発生する磁束は、インダクタの空芯部に集中するので、空芯部内の磁束密度分布を調べた。図１２は、インダクタモデルを例示する図である。図１２に示すように、インダクタモデル２７は閉ループを構成し、その内側に一辺の長さがｐの正方形の空芯部２７ａを有する。インダクタモデル２７には矢印方向に電流Ｉが流れており、フレミングの法則に従って紙面を表から裏に貫く磁束が発生している。ｘ軸及びｙ軸の交点が原点であり、インダクタモデル２７の中心である。

磁束密度の分布は、ビオバザールの法則により求めることができる。ビオバザールの法則から式（数５）を導くことができる。

但し、Ｂｚは磁束密度ベクトル、ａｚは単位ベクトル、μ_０は真空の透磁率、ｉは微少電流、ｓは微少電流ｉと磁束密度を求める点との距離、Ｉはインダクタモデル２７に流れる電流、ｐは空芯部２７ａの一辺の長さ、ｄｐはインダクタモデル２７のループ積分、ｘ及びｙはインダクタモデル２７の中心からのｘ方向及びｙ方向の距離を示す。

一例として、式（数５）に基づいて、空芯部２７ａの一辺の長さｐ＝１．０、μ_０Ｉ／４π＝１．０とした場合の磁束密度分布を求めた。図１３は、図１２に示すインダクタモデルの空芯部内の磁束密度分布を例示する図である。図１３において、横軸はインダクタモデル２７の中心からのｘ方向の距離、縦軸はインダクタモデル２７の中心からのｙ方向の距離を示している。１０〜３４の数値は磁束密度を示しており、数値が大きいほど磁束密度は高い。

図１３に示すように、磁束密度は空芯部２７ａの中心部近傍（磁束密度１０−１２の部分）が最も低く、空芯部２７ａの外側に行くにつれて高くなり、空芯部２７ａの外縁部（磁束密度３４以上の部分）が最も高い。このことは、インダクタモデル２７に交流電流が流れると、空芯部２７ａの外縁部において磁束密度の変動が最も大きくなることを示している。従って、渦電流の影響を低減するためには、平面視において空芯部２７ａの外縁部と外部接続端子とが重複しないように配置する必要がある。

図１４は、隣接する外部接続端子とインダクタとの位置関係を例示する図（その１）である。図１４において、図１１と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１４に示すように、平面視において空芯部２３ａの外縁部と外部接続端子１６とが重複しない空芯部２３ａの最大幅ｄは、式（数１）に示したようにｄ＝ｌ−ｒであることが明かである。ただし、図１４において、ｌはｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子１６の平面視における直径を示す。

図１５は、隣接する外部接続端子とインダクタとの位置関係を例示する図（その２）である。図１５において、図１１と同一構成部分には同一符号を付し、その説明を省略する場合がある。インダクタ２８は、最大幅ｄである空芯部２８ａを有するインダクタである。２８ｂは空芯部２８ａの中心を示している。中心２８ｂと仮想線２６ａとの距離はｎａであり、中心２８ｂと仮想線２６ｂとの距離はｎｂである。

図１５（ａ）に示すように、ｎａ＋ｄ／２≦ｌ／２−ｒ／２であれば、ｎｂの値にかかわらず、平面視において空芯部２８ａの外縁部と外部接続端子１６とは重複しない。同様に、ｎｂ＋ｄ／２≦ｌ／２−ｒ／２であれば、ｎａの値にかかわらず、平面視において空芯部２８ａの外縁部と外部接続端子１６とは重複しない。これらの式を変形することにより、式（数２）〜式（数４）が導かれる。

なお、平面視において空芯部２８ａの外縁部と外部接続端子１６とが重複しないためには、距離ｎａと距離ｎｂの何れか一方が式（数３）又は式（数４）を満足すれば良いが、もちろん距離ｎａ及びｎｂの両方が式（数３）及び式（数４）を満足しても構わない。距離ｎａと距離ｎｂの何れか一方がゼロである場合には、空芯部２８ａの外縁部と外部接続端子１６との距離を比較的大きくすることができる。

特に距離ｎａ＝距離ｎｂ＝０の場合には、図１５（ｂ）に示すように、インダクタ２８の中心２８ｂは第１の仮想線２６ａと第２の仮想線２６ｂとの交点上に位置する。このときインダクタ２８の空芯部２８ａの外縁部とその周辺部に配置されている外部接続端子１６との距離が最大になるため、インダクタ２８と外部接続端子１６との間の磁性の結合の観点からすれば、最も好ましい状態である。

本発明の第１の実施の形態によれば、インダクタを有する半導体装置において、式（数１）を満たすようにインダクタの空芯部の最大幅を決定し、式（数３）又は式（数４）の少なくとも何れか一方を満たすようにインダクタを配置する。その結果、平面視において、インダクタの空芯部の外縁部がその周辺部に配置されている外部接続端子と重複しないように配置される。従って、インダクタに電流が流れることにより発生する磁束が外部接続端子を貫くことがなく、外部接続端子に渦電流が発生しないため、インダクタと外部接続端子との間の磁性の結合によるインダクタの特性劣化を防止できる。

〈第２の実施の形態〉
第１の実施の形態では、本発明をｘ方向及びｙ方向に隣接する外部接続端子のピッチが一定である半導体装置に適用する例を示した。第２の実施の形態では、本発明をｘ方向及びｙ方向に隣接する外部接続端子のピッチが異なる２つの領域を有する半導体装置に適用する例を示す。

図１６は、本発明の第２の実施の形態に係る半導体装置におけるインダクタと外部接続端子との位置関係を例示する図である。図１６において、図４と同一構成部分には同一符号を付し、その説明を省略する場合がある。図１６において、２９はインダクタを、２９ａはインダクタ２９の空芯部を示している。図１６を参照するに、半導体装置４０は、ｘ方向及びｙ方向に隣接する外部接続端子１６のピッチが異なる２つの領域（以降、第１の領域及び第２の領域とする）を有する。

第１の領域において、複数の外部接続端子１６は格子状に配置されており、ｘ方向及びｙ方向に隣接する外部接続端子１６のピッチはｌ_１（以降、第１のピッチｌ_１とする）である。第２の領域において、複数の外部接続端子１６は格子状に配置されており、ｘ方向及びｙ方向に隣接する外部接続端子１６のピッチはｌ_１よりも広いｌ_２（以降、第２のピッチｌ_２とする）である。

第１の領域において、複数のインダクタ２３は、空芯部２３ａが複数の外部接続端子１６と平面視において重複しない位置に配置されている。第２の領域において、複数のインダクタ２９は、空芯部２９ａが複数の外部接続端子１６と平面視において重複しない位置に配置されている。なお、平面視とは、Ｚ＋方向から半導体装置４０を見た状態を指す。

図１に示す半導体装置１００のように、インダクタ２０３と外部接続端子１０６とが平面視において重複する位置に存在する場合とは異なり、半導体装置４０では、インダクタ２３及び２９と外部接続端子１６とは平面視において重複しないように配置されているため（図１６参照）、インダクタ２３及び／又は２９に電流が流れたときに生じる磁束は外部接続端子１６を貫かない。その結果、インダクタ２３及び２９と外部接続端子１６との間に磁性の結合が生じないため、インダクタ２３及び／又は２９の特性が劣化することはない。

半導体装置４０において外部接続端子及びインダクタを配置する方法は、図６のフローチャートと基本的に同様である。ただし、半導体装置４０は、外部接続端子１６が第１のピッチｌ_１で格子状に配置されている第１の領域と、外部接続端子１６が第１のピッチｌ_１よりも広い第２のピッチｌ_２で格子状に配置されている第２の領域とを有するため、図６に示すステップ１０１〜１０６（Ｓ１０１〜１０６）は、第１の領域及び第２の領域のそれぞれについて実行する。

より詳しく説明すると、図６に示すステップ１０１では、第１の領域及び第２の領域のそれぞれについて外部接続端子１６の配置を決定する（Ｓ１０１）。次いでステップ１０２では、式（数６）を満たすように第１の領域に配置するインダクタ２３の空芯部２３ａの最大幅ｄ_１を決定する。又、式（数７）を満たすように第２の領域に配置するインダクタ２９の空芯部２９ａの最大幅ｄ_２を決定する（Ｓ１０２）。

但し、ｌ_１はｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子１６の平面視における直径を示す。

但し、ｌ_２はｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子１６の平面視における直径を示す。

次いでステップ１０３では、第１の領域において第１の方向に隣接する外部接続端子１６の略中央を通る第１の仮想線２６ａを描く。又、第２の領域において第１の方向に隣接する外部接続端子１６の略中央を通る第３の仮想線２６ｃを描く（Ｓ１０３）。例えば、第１の方向をｘ方向とし、ｘ方向に隣接する外部接続端子１６の略中央を通る第１の仮想線２６ａ及び第３の仮想線２６ｃを描く。

次いでステップ１０４では、第１の領域において第１の方向と略直交する第２の方向に隣接する外部接続端子１６の略中央を通る第２の仮想線２６ｂを描く。又、第２の領域において第１の方向と略直交する第２の方向に隣接する外部接続端子１６の略中央を通る第４の仮想線２６ｄを描く（Ｓ１０４）。例えば、第２の方向を第１の方向であるｘ方向と略直交するｙ方向とし、ｙ方向に隣接する外部接続端子１６の略中央を通る第２の仮想線２６ｂ及び第４の仮想線２６ｄを描く。

次いでステップ１０５では、式（数８）を満たすようにインダクタ２３の中心２３ｂと、インダクタ２３と最も近接する第１の仮想線２６ａ及び第２の仮想線２６ｂとの距離の許容範囲ｍ_１を決定する。又、式（数９）を満たすようにインダクタ２９の中心２９ｂと、インダクタ２９と最も近接する第３の仮想線２６ｃ及び第４の仮想線２６ｄとの距離の許容範囲ｍ_２を決定する。（Ｓ１０５）。

但し、ｌ_１はｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子の平面視における直径、ｄ_１はインダクタ２３の空芯部２３ａの最大幅を示す。

但し、ｌ_２はｘ方向及びｙ方向に隣接する外部接続端子１６のピッチ、ｒは外部接続端子の平面視における直径、ｄ_２はインダクタ２９の空芯部２９ａの最大幅を示す。

次いでステップ１０６では、インダクタ２３の中心２３ｂと最も近接する第１の仮想線２６ａとの距離ｎａ_１、及び、インダクタ２３の中心２３ｂと最も近接する第２の仮想線２６ｂとの距離ｎｂ_１を決定する。距離ｎａ_１及びｎｂ_１は、距離ｎａ_１及び／又はｎｂ_１が式（数１０）及び／又は式（数１１）を満たすように決定する。すなわち、距離ｎａ_１及び／又はｎｂ_１は許容範囲ｍ_１以下の任意の値を取り得る。そして、決定した距離ｎａ_１及びｎｂ_１に基づいてインダクタ２３を配置する。

又、インダクタ２９の中心２９ｂと最も近接する第３の仮想線２６ｃとの距離ｎａ_２、及び、インダクタ２９の中心２９ｂと最も近接する第４の仮想線２６ｄとの距離ｎｂ_２を決定する。距離ｎａ_２及びｎｂ_２は、距離ｎａ_２及び／又はｎｂ_２が式（数１２）及び／又は式（数１３）を満たすように決定する。すなわち、距離ｎａ_２及び／又はｎｂ_２は許容範囲ｍ_２以下の任意の値を取り得る。そして、決定した距離ｎａ_２及びｎｂ_２に基づいてインダクタ２９を配置する。（Ｓ１０６）。

但し、ｍ_１はインダクタ２３の中心２３ｂとインダクタ２３と最も近接する第１の仮想線２６ａ及び第２の仮想線２６ｂとの距離の許容範囲を示す。

但し、ｍ_１はインダクタ２３の中心２３ｂとインダクタ２３と最も近接する第１の仮想線２６ａ及び第２の仮想線２６ｂとの距離の許容範囲を示す。

但し、ｍ_２はインダクタ２９の中心２９ｂとインダクタ２９と最も近接する第３の仮想線２６ｃ及び第４の仮想線２６ｄとの距離の許容範囲を示す。

但し、ｍ_２はインダクタ２９の中心２９ｂとインダクタ２９と最も近接する第３の仮想線２６ｃ及び第４の仮想線２６ｄとの距離の許容範囲を示す。

図１７は、インダクタが配置された状態を例示する図である。図１７において、図１６と同一構成部分には同一符号を付し、その説明は省略する場合がある。インダクタ２３及び２９は、図６に示すフローチャートに従って、図１７に示すように配置される。

なお、距離ｎａ_１及びｎｂ_１は、何れか一方が許容範囲ｍ_１以下の値であれば、それぞれのインダクタ２３について異なる値にしても構わない。その場合には、インダクタ２３は、第１の仮想線２６ａ及び／又は第２の仮想線２６ｂに対して不規則的に配置される。又、距離ｎａ_２及びｎｂ_２は、何れか一方が許容範囲ｍ_２以下の値であれば、それぞれのインダクタ２９について異なる値にしても構わない。その場合には、インダクタ２９は、第３の仮想線２６ｃ及び／又は第４の仮想線２６ｄに対して不規則的に配置される。

平面視においてインダクタ２３の空芯部２３ａの外縁部と外部接続端子１６とが重複しないためには、距離ｎａ_１と距離ｎｂ_１の何れか一方が式（数１０）又は式（数１１）を満足すれば良いが、もちろん距離ｎａ_１及びｎｂ_１の両方が式（数１０）及び式（数１１）を満足しても構わない。距離ｎａ_１と距離ｎｂ_１の何れか一方がゼロである場合には、空芯部２３ａの外縁部と外部接続端子１６との距離を比較的大きくすることができる。

特に距離ｎａ_１＝距離ｎｂ_１＝０の場合には、インダクタ２３の中心２３ｂは第１の仮想線２６ａと第２の仮想線２６ｂとの交点上に位置する。このときインダクタ２３の空芯部２３ａの外縁部とその周辺部に配置されている外部接続端子１６との距離が最大になるため、インダクタ２３と外部接続端子１６との間の磁性の結合の観点からすれば、最も好ましい状態である。

又、平面視においてインダクタ２９の空芯部２９ａの外縁部と外部接続端子１６とが重複しないためには、距離ｎａ_２と距離ｎｂ_２の何れか一方が式（数１２）又は式（数１３）を満足すれば良いが、もちろん距離ｎａ_２及びｎｂ_２の両方が式（数１２）及び式（数１３）を満足しても構わない。距離ｎａ_２と距離ｎｂ_２の何れか一方がゼロである場合には、空芯部２９ａの外縁部と外部接続端子１６との距離を比較的大きくすることができる。

特に距離ｎａ_２＝距離ｎｂ_２＝０の場合には、インダクタ２９の中心２９ｂは第３の仮想線２６ｃと第４の仮想線２６ｄとの交点上に位置する。このときインダクタ２９の空芯部２９ａの外縁部とその周辺部に配置されている外部接続端子１６との距離が最大になるため、インダクタ２９と外部接続端子１６との間の磁性の結合の観点からすれば、最も好ましい状態である。

本発明の第２の実施の形態によれば、本発明の第１の実施の形態と同様の効果を奏する。又、ｘ方向及びｙ方向に隣接する外部接続端子のピッチが異なる２つの領域を有する半導体装置において、それぞれの領域でインダクタの空芯部の最大幅及びインダクタの配置を最適化することができる。

〈第１の実施の形態の変形例〉
第１の実施の形態では、図１１に示すように、全てのインダクタ２３について、インダクタ２３の中心２３ｂと最も近接する第１の仮想線２６ａとの距離ｎａ、及び、インダクタ２３の中心２３ｂと最も近接する第２の仮想線２６ｂとの距離ｎｂが同一になるように配置する例を示した。しかし、第１の実施の形態でも触れたように、距離ｎａ及びｎｂは、何れか一方が許容範囲ｍ以下の値であれば、それぞれのインダクタ２３について異なる値にしても構わない。第１の実施の形態の変形例では、距離ｎａ及びｎｂが、それぞれのインダクタ２３について異なる値に設定され、それぞれのインダクタ２３が、第１の仮想線２６ａ及び／又は第２の仮想線２６ｂに対して不規則的に配置される例を示す。

図１８は、インダクタが不規則に配置された状態を例示する図である。図１８において、図１１と同一構成部分には同一符号を付し、その説明は省略する場合がある。図１８において、インダクタ２３は図示されていないものも含めてｎ個（ｎは自然数）存在するものとする。又、便宜上、ｎ個のインダクタ２３のそれぞれをインダクタ２３（１）〜２３（ｎ）とし、その中心を、それぞれ中心２３ｂ（１）〜２３ｂ（ｎ）とする。ｎａ（１）〜ｎａ（ｎ）はインダクタ２３（１）の中心２３ｂ（１）〜インダクタ２３（ｎ）の中心２３ｂ（ｎ）と最も近接する第１の仮想線２６ａとの距離、ｎｂ（１）〜ｎｂ（ｎ）はインダクタ２３（１）の中心２３ｂ（１）〜インダクタ２３（ｎ）の中心２３ｂ（ｎ）と最も近接する第２の仮想線２６ｂとの距離を示している。

距離ｎａ（１）〜ｎａ（ｎ）は、それぞれ異なる値に設定されている。又、距離ｎｂ（１）〜ｎｂ（ｎ）は、それぞれ異なる値に設定されている。ただし、距離ｎａ（ｎ）及びｎｂ（ｎ）のうちの少なくとも一方は、許容範囲ｍ以下の値に設定されている。なお、距離ｎａ（１）〜ｎａ（ｎ）のうちのいくつかが同一の値に設定されていても構わないし、距離ｎｂ（１）〜ｎｂ（ｎ）のうちのいくつかが同一の値に設定されていても構わない。

距離ｎａ（１）〜ｎａ（ｎ）及び距離ｎｂ（１）〜ｎｂ（ｎ）は、図６に示すフローチャートに従って決定される。第１の実施の形態と異なるのは、ステップ１０６において、インダクタ２３（１）〜２３（ｎ）のそれぞれについて、距離ｎａ（１）〜ｎａ（ｎ）及び距離ｎｂ（１）〜ｎｂ（ｎ）が決定される点である。このようにして、それぞれのインダクタ２３（インダクタ２３（１）〜２３（ｎ））を、第１の仮想線２６ａ及び／又は第２の仮想線２６ｂに対して不規則的に配置することができる。

本発明の第１の実施の形態の変形例によれば、本発明の第１の実施の形態と同様の効果を奏する。又、それぞれのインダクタを第１の仮想線及び／又は第２の仮想線に対して不規則的に配置するにより、半導体装置における部品配置の自由度を増すことができる。

以上、本発明の好ましい実施の形態及びその変形例について詳説したが、本発明は、上述した実施の形態及びその変形例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。

例えば、第１の実施の形態及びその変形例並びに第２の実施の形態では、本発明を所謂ウェハレベルチップサイズパッケージ（ＷＬＣＳＰ）と呼ばれる半導体装置に適用する例を示したが、本発明は、その他の半導体装置にも適用することができる。

又、第１の実施の形態の変形例では、それぞれのインダクタを第１の仮想線及び／又は第２の仮想線に対して不規則的に配置する例を示したが、第２の実施の形態で示した外部接続端子のピッチが異なる２つの領域を有する半導体装置において、それぞれの領域に配置されるインダクタを、第１の仮想線及び／又は第２の仮想線並びに第３の仮想線及び／又は第４の仮想線に対して不規則的に配置するようにしても構わない。

従来の半導体装置を例示する断面図である。 本発明の第１の実施の形態に係る半導体装置を例示する断面図である。 本発明の第１の実施の形態に係る半導体装置が形成される半導体基板を例示する平面図である。 本発明の第１の実施の形態に係る半導体装置におけるインダクタと外部接続端子との位置関係を例示する図である。 インダクタに電流が流れることにより発生する磁束を例示する図である。 外部接続端子及びインダクタを配置する方法を例示するフローチャートである。 外部接続端子及びインダクタを配置する方法を例示する図（その１）である。 外部接続端子及びインダクタを配置する方法を例示する図（その２）である。 外部接続端子及びインダクタを配置する方法を例示する図（その３）である。 外部接続端子及びインダクタを配置する方法を例示する図（その４）である。 外部接続端子及びインダクタを配置する方法を例示する図（その５）である。 インダクタモデルを例示する図である。 図１２に示すインダクタモデルの空芯部内の磁束密度分布を例示する図である。 隣接する外部接続端子とインダクタとの位置関係を例示する図（その１）である。 隣接する外部接続端子とインダクタとの位置関係を例示する図（その２）である。 本発明の第２の実施の形態に係る半導体装置におけるインダクタと外部接続端子との位置関係を例示する図である。 インダクタが配置された状態を例示する図である。 インダクタが不規則に配置された状態を例示する図である。

符号の説明

１０，４０ 半導体装置
１１ 半導体チップ
１２ 内部接続端子
１３ 第１絶縁層
１４ 配線パターン
１５ 第２絶縁層
１５ｘ 開口部
１６ 外部接続端子
２０，３０ 半導体基板
２１ 半導体集積回路
２２ 電極パッド
２３，２３（１）〜２３（ｎ），２８，２９ インダクタ
２３ａ，２７ａ，２８ａ，２９ａ インダクタの空芯部
２３ｂ，２３ｂ（１）〜２３ｂ（ｎ），２９ｂ インダクタの中心
２４ 保護膜
２５ 磁束
２６ａ，２６ｂ，２６ｃ，２６ｄ 仮想線
２７ インダクタモデル
Ａ 半導体装置形成領域
Ｂ スクライブ領域
Ｃ 切断位置
ｄ，ｄ_１，ｄ_２ 最大幅
Ｉ 電流
ｌ，ｌ_１，ｌ_２ ピッチ
ｎａ，ｎｂ，ｎａ_１，ｎｂ_１，ｎａ_２，ｎｂ_２，ｎａ（１）〜ｎａ（ｎ），ｎｂ（１）〜ｎｂ（ｎ） 距離
ｐ 長さ
ｒ 直径

Claims (11)

1. 複数の外部接続端子と、複数のインダクタとを有し、
   前記外部接続端子が所定のピッチで格子状に配置されている半導体装置の配置方法であって、
   前記外部接続端子の配置を決定する第１ステップと、
   前記インダクタの空芯部の最大幅を決定する第２ステップと、
   第１の方向に隣接する前記外部接続端子の略中央を通る第１の仮想線を描く第３ステップと、
   前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第２の仮想線を描く第４ステップと、
   前記インダクタと最も近接する前記第１の仮想線及び前記第２の仮想線と、前記インダクタの中心との距離の許容範囲を決定する第５ステップと、
   前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲に入るように前記インダクタを配置する第６ステップと、を有することを特徴とする半導体装置の配置方法。
2. 前記最大幅をｄ、
   前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離をｎａ、
   前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離をｎｂとしたときに、
   前記ｄは式（１）を満足し、前記ｎａ及び／又は前記ｎｂは式（２）及び／又は式（３）を満足することを特徴とする請求項１記載の半導体装置の配置方法。
   ｄ≦ｌ−ｒ・・・・・・・・・・・・・（１）
   ｎａ≦｛ｌ−（ｄ＋ｒ）｝／２・・・・・（２）
   ｎｂ≦｛ｌ−（ｄ＋ｒ）｝／２・・・・・（３）
   但し、ｌは前記第１の方向及び前記第２の方向に隣接する前記外部接続端子のピッチ、ｒは前記外部接続端子の平面視における最大径を示す。
3. 複数の外部接続端子と、複数のインダクタとを有し、
   前記外部接続端子が第１のピッチで格子状に配置されている第１の領域と、前記外部接続端子が前記第１のピッチよりも広い第２のピッチで格子状に配置されている第２の領域とを備えた半導体装置の配置方法であって、
   前記第１の領域及び前記第２の領域において、前記外部接続端子の配置を決定する第１ステップと、
   前記第１の領域に配置される前記インダクタの空芯部の最大幅と、前記第２の領域に配置される前記インダクタの空芯部の最大幅とを決定する第２ステップと、
   前記第１の領域において、第１の方向に隣接する前記外部接続端子の略中央を通る第１の仮想線を描き、前記第２の領域において、第１の方向に隣接する前記外部接続端子の略中央を通る第３の仮想線を描く第３ステップと、
   前記第１の領域において、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第２の仮想線を描き、前記第２の領域において、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第４の仮想線を描く第４ステップと、
   前記第１の領域において、前記インダクタと最も近接する前記第１の仮想線及び前記第２の仮想線と、前記インダクタの中心との距離の許容範囲Ａを算出し、前記第２の領域において、前記インダクタと最も近接する前記第３の仮想線及び前記第４の仮想線と、前記インダクタの中心との距離の許容範囲Ｂを算出する第５ステップと、
   前記第１の領域において、前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲Ａに入るように前記インダクタを配置し、前記第２の領域において、前記インダクタと最も近接する前記第３の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第４の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲Ｂに入るように前記インダクタを配置する第６ステップと、を有することを特徴とする半導体装置の配置方法。
4. 前記第１の領域における前記最大幅をｄ_１、
   前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離をｎａ_１、
   前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離をｎｂ_１としたときに、
   前記ｄ_１は式（４）を満足し、前記ｎａ_１及び／又は前記ｎｂ_１は式（５）及び／又は式（６）を満足し、
   前記第２の領域における前記最大幅をｄ_２、
   前記インダクタと最も近接する前記第３の仮想線と前記インダクタの中心との距離をｎａ_２、
   前記インダクタと最も近接する前記第４の仮想線と前記インダクタの中心との距離をｎｂ_２としたときに、
   前記ｄ_２は式（７）を満足し、前記ｎａ_２及び／又は前記ｎｂ_２は式（８）及び／又は式（９）を満足することを特徴とする請求項３記載の半導体装置の配置方法。
   ｄ１≦ｌ１−ｒ・・・・・・・・・・・・・（４）
   ｎａ１≦｛ｌ１−（ｄ１＋ｒ）｝／２・・・・（５）
   ｎｂ１≦｛ｌ１−（ｄ１＋ｒ）｝／２・・・・（６）
   ｄ２≦ｌ２−ｒ・・・・・・・・・・・・・（７）
   ｎａ２≦｛ｌ２−（ｄ２＋ｒ）｝／２・・・・（８）
   ｎｂ２≦｛ｌ２−（ｄ２＋ｒ）｝／２・・・・（９）
   但し、ｌ_１は前記第１の領域における前記第１の方向及び前記第２の方向に隣接する前記外部接続端子のピッチ、ｌ_２は前記第２の領域における前記第１の方向及び前記第２の方向に隣接する前記外部接続端子のピッチ、ｒは前記外部接続端子の平面視における最大径を示す。
5. 前記インダクタは、前記インダクタの中心が前記第１の仮想線若しくは前記第２の仮想線上、又は、前記第３の仮想線若しくは前記第４の仮想線上に位置するように配置されることを特徴とする請求項１又は３記載の半導体装置の配置方法。
6. 前記インダクタは、前記インダクタの中心が前記第１の仮想線と前記第２の仮想線との交点上、又は、前記第３の仮想線と前記第４の仮想線との交点上に位置するように配置されることを特徴とする請求項１又は３記載の半導体装置の配置方法。
7. 複数の外部接続端子と、複数のインダクタとを有し、
   前記外部接続端子は、所定のピッチで格子状に配置されている半導体装置であって、
   前記インダクタは、前記インダクタの空芯部の最大幅をｄ、
   第１の方向に隣接する前記外部接続端子の略中央を通る、前記インダクタと最も近接する第１の仮想線と、前記インダクタの中心との距離をｎａ、
   前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る、前記インダクタと最も近接する第２の仮想線と、前記インダクタの中心との距離をｎｂとしたときに、
   前記ｄは式（１）を満足し、前記ｎａ及び／又は前記ｎｂは式（２）及び／又は式（３）を満足することを特徴とする半導体装置。
   ｄ≦ｌ−ｒ・・・・・・・・・・・・・（１）
   ｎａ≦｛ｌ−（ｄ＋ｒ）｝／２・・・・・（２）
   ｎｂ≦｛ｌ−（ｄ＋ｒ）｝／２・・・・・（３）
   但し、ｌは前記第１の方向及び前記第２の方向に隣接する前記外部接続端子のピッチ、ｒは前記外部接続端子の平面視における最大径を示す。
8. 複数の外部接続端子と、複数のインダクタとを有し、
   前記外部接続端子が第１のピッチで格子状に配置されている第１の領域と、前記外部接続端子が前記第１のピッチよりも広い第２のピッチで格子状に配置されている第２の領域とを備えた半導体装置であって、
   前記第１の領域における前記インダクタの空芯部の最大幅をｄ_１、
   前記第１の領域における、第１の方向に隣接する前記外部接続端子の略中央を通る、前記インダクタと最も近接する第１の仮想線と、前記インダクタの中心との距離をｎａ_１、
   前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る、前記インダクタと最も近接する第２の仮想線と、前記インダクタの中心との距離をｎｂ_１としたときに、
   前記ｄ_１は式（４）を満足し、前記ｎａ_１及び／又は前記ｎｂ_１は式（５）及び／又は式（６）を満足し、
   前記第２の領域における前記インダクタの空芯部の最大幅をｄ_２、
   前記第２の領域における、第１の方向に隣接する前記外部接続端子の略中央を通る、前記インダクタと最も近接する第３の仮想線と、前記インダクタの中心との距離をｎａ_２、
   前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る、前記インダクタと最も近接する第４の仮想線と、前記インダクタの中心との距離をｎｂ_２としたときに、
   前記ｄ_２は式（７）を満足し、前記ｎａ_２及び／又は前記ｎｂ_２は式（８）及び／又は式（９）を満足することを特徴とする半導体装置。
   ｄ１≦ｌ１−ｒ・・・・・・・・・・・・・（４）
   ｎａ１≦｛ｌ１−（ｄ１＋ｒ）｝／２・・・・（５）
   ｎｂ１≦｛ｌ１−（ｄ１＋ｒ）｝／２・・・・（６）
   ｄ２≦ｌ２−ｒ・・・・・・・・・・・・・（７）
   ｎａ２≦｛ｌ２−（ｄ２＋ｒ）｝／２・・・・（８）
   ｎｂ２≦｛ｌ２−（ｄ２＋ｒ）｝／２・・・・（９）
   但し、ｌ_１は前記第１の領域における前記第１の方向及び前記第２の方向に隣接する前記外部接続端子のピッチ、ｌ_２は前記第２の領域における前記第１の方向及び前記第２の方向に隣接する前記外部接続端子のピッチ、ｒは前記外部接続端子の平面視における最大径を示す。
9. 前記インダクタは、前記インダクタの中心が前記第１の仮想線若しくは前記第２の仮想線上、又は、前記第３の仮想線若しくは前記第４の仮想線上に位置するように配置されていることを特徴とする請求項７又は８記載の半導体装置。
10. 前記インダクタは、前記インダクタの中心が前記第１の仮想線と前記第２の仮想線との交点上、又は、前記第３の仮想線と前記第４の仮想線との交点上に位置するように配置されていることを特徴とする請求項７又は８記載の半導体装置。
11. 前記インダクタは、不規則的に配置されていることを特徴とする請求項７又は８記載の半導体装置。

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