JP2010020818A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】可変抵抗を有する半導体装置のタイマー機能の精度のばらつきを低減する。
【解決手段】本発明の半導体装置は、時間経過に伴って変化する抵抗値の変化率が第１の変化率である第１参照セル４４と、時間経過に伴って変化する抵抗値の変化率が第１の変化率とは異なる第２の変化率である第２参照セル４６と、評価時刻における基準時刻からの第１参照セル４４の抵抗値の変動量と評価時刻における基準時刻からの第２参照セル４６の抵抗値の変動量との差に関係する量に基づいて、基準時刻から評価時刻までの時間が所定時間を超えるか否かを判定する判定回路４８と、を具備する。
【選択図】図４

Description

本発明は、可変抵抗を有する半導体装置に関する。

半導体装置に用いられるデータ記憶素子には、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の揮発性のデータ記憶素子と、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory)等の不揮発性のデータ記憶素子がある。揮発性のデータ記憶素子は、データの書き込み及び読み出しを高速に行うことができるが、データの保持性に乏しい。不揮発性のデータ記憶素子は、データの保持性に優れる反面、書き込み・読み出し速度が揮発性のデータ記憶素子に比べて遅い。

一方、ＲｅＲＡＭ（Resistance Random Access Memory）やＰＲＡＭ（Phase change Random Access Memory)等の可変抵抗の抵抗率によりデータを記憶するデータ記憶素子が開発されている。可変抵抗を有するデータ記憶素子は、可変抵抗を高抵抗状態及び低抵抗状態のうちいずれかに変化させてデータを記憶する。可変抵抗を有するデータ記憶素子のデータの保持性は、揮発性のデータ記憶素子と不揮発性のデータ記憶素子との中間の性能であり、時間または日単位程度である。例えば、特許文献１、特許文献２、及び、特許文献３には、プログラム可能な抵抗素子付きメモリを使用した半導体装置が示されている。

特開２００６−２０２３８３号公報 特開２００６−２０２４１１号公報 特開２００５−１５８２２１号公報

可変抵抗の抵抗値は、時間経過に伴って変動する。抵抗値の変動量を利用して、所定時間が経過したことを判定するタイマー機能を実現できる。可変抵抗を有する半導体装置のタイマー機能の精度がばらつくという課題があった。

本発明は、上記課題に鑑みなされたものであり、可変抵抗を有する半導体装置のタイマー機能の精度のばらつきを低減することを目的とする。

本発明は、時間経過に伴って変化する抵抗値の変化率が第１の変化率である第１の参照セルと、時間経過に伴って変化する抵抗値の変化率が前記第１の変化率とは異なる第２の変化率である第２の参照セルと、評価時刻における基準時刻からの前記第１の参照セルの抵抗値の変動量と評価時刻における基準時刻からの前記第２の参照セルの抵抗値の変動量との差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を越えるか否かを判定する判定回路と、を具備することを特徴とする半導体装置である。本発明によれば、１つの参照セルの抵抗値の変動量ではなく、第１の参照セルの抵抗値の変動量と第２の参照セルの抵抗値の変動量との差に関係する相対的な量に基づいて、所定時間が経過したことを判定することができる。したがって、可変抵抗を有する参照セルの製造プロセスや動作させる温度環境の違いの影響による抵抗値の変動を抑えることができる。ゆえに、可変抵抗を有する半導体装置のタイマー機能の精度のばらつきの低減に効果がある。

上記構成において、前記第１の参照セル及び前記第２の参照セルは複数の参照セルであって、複数の前記判定回路を有する第１の判定回路と、前記第１の判定回路が判定した複数の判定結果のうち、前記所定時間を超えるという判定結果の個数が、所定数を超える場合に、前記基準時刻から前記評価時刻までの時間が前記所定時間を越えると判定する第２の判定回路を具備する構成とすることができる。この構成によれば、複数の可変抵抗を有する参照セル間の精度のばらつきを抑えることができる。したがって、可変抵抗を有する半導体装置のタイマー機能の精度のばらつきの低減に効果がある。

上記構成において、前記第１の参照セル及び前記第２の参照セルは抵抗変化型メモリセルである構成とすることができる。

上記構成において、前記第１の参照セル及び前記第２の参照セルは相変化型メモリセルである構成とすることができる。

上記構成において、前記第１の変化率と前記第２の変化率とが互いに異なるように、前記第１の参照セル及び前記第２の参照セルの抵抗値を設定する設定回路を具備する構成とすることができる。

上記構成において、前記第１の参照セルの抵抗値の変動量を電圧値の変動量に変換する制御回路である第１の制御回路と、前記第２の参照セルの抵抗値の変動量を電圧値の変動量に変換する制御回路である第２の制御回路と、を含み、電源間で直列に接続される前記第１の参照セルと前記第１の制御回路との分圧値の変動量と、前記電源間で直列に接続される前記第２の参照セルと前記第２の制御回路との分圧値の変動量と、の差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定する判定回路を具備し、前記電源間で、前記第１の参照セル及び前記第１の制御回路と、前記第２の参照セル及び前記第２の制御回路と、が並列に接続される構成とすることができる。

上記構成において、リファレンス電圧を出力する制御回路を含み、前記リファレンス電圧の値と、電源間で直列に接続される前記第１の参照セルと前記第２の参照セルとの分圧値の変動量と、の差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定する判定回路を具備する構成とすることができる。

上記構成において、前記半導体装置に供給される電圧値が、前記第１の参照セル及び前記第２の参照セルが正常に動作する値に達した場合に、前記判定回路に対して活性化信号を入力する活性化信号発生回路を具備する構成とすることができる。この構成によれば、半導体装置に供給される電圧値が、参照セルが正常に動作する値に達するまでの間、判定回路を非活性とすることにより、判定回路の誤動作を防止することができる。したがって、可変抵抗を有する半導体装置のタイマー機能の精度の向上に効果がある。

上記構成において、データを記憶するメモリセルと、前記判定回路と接続され、前記判定回路の判定結果に基づき、前記メモリセルに記憶されたデータの消去動作を行う制御回路と、を具備する構成とすることができる。この構成によれば、タイマー機能の精度のばらつきを低減した判定回路により所定時間が経過したことを精度よく判定して、制御回路がメモリセルに記憶されたデータの消去動作を行うことができる。したがって、可変抵抗を有する半導体装置のセキュリティの向上に効果がある。

上記構成において、データを記憶するメモリセルと、前記判定回路と接続され、前記判定回路の判定結果に基づき、前記メモリセルに対して無効なデータの書き込み動作を行う制御回路と、を具備する構成とすることができる。この構成によれば、タイマー機能の精度のばらつきを低減した判定回路により所定時間が経過したことを精度よく判定して、制御回路がメモリセルへの無効なデータの書き込み動作を行うことができる。したがって、可変抵抗を有する半導体装置のセキュリティの向上に効果がある。

上記構成において、データを記憶するメモリセルと、前記判定回路と接続され、前記判定回路の判定結果に基づき、前記メモリセルに記憶されたデータの読み出し動作を禁止する制御回路と、を具備する構成とすることができる。この構成によれば、タイマー機能の精度のばらつきを低減した判定回路により所定時間が経過したことを精度よく判定して、制御回路がメモリセルに記憶されたデータの読み出しの禁止動作を行うことができる。したがって、可変抵抗を有する半導体装置のセキュリティの向上に効果がある。

本発明は、時間経過に伴って変化する抵抗値の変化率が第１の変化率である第１の参照セルと、時間経過に伴って変化する抵抗値の変化率が前記第１の変化率とは異なる第２の変化率である第２の参照セルと、を具備する半導体装置の制御方法であって、評価時刻における基準時刻からの前記第１の参照セルの抵抗値の変動量と評価時刻における基準時刻からの前記第２の参照セルの抵抗値の変動量との差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定するステップを具備することを特徴とする半導体装置の制御方法である。本発明によれば、１つの参照セルの抵抗値の変動量ではなく、第１の参照セルの抵抗値の変動量と第２の参照セルの抵抗値の変動量との差に関係する相対的な量に基づいて、所定時間が経過したことを判定することができる。したがって、可変抵抗を有する参照セルの製造プロセスや動作させる温度環境の違いの影響による抵抗値の変動を抑えることができる。ゆえに、可変抵抗を有する半導体装置のタイマー機能の精度のばらつきの低減に効果がある。

本発明によれば、可変抵抗を有する参照セルの製造プロセスや動作させる温度環境の違いの影響による抵抗値の変動を抑えることができるため、可変抵抗を有する半導体装置のタイマー機能の精度のばらつきの低減に効果がある。

本発明の実施例との比較のため、図１、図２及び図３を参照に、可変抵抗を有する半導体装置の構成ならびにタイマー機能の動作の一例を説明する。

図１を参照に、半導体装置の構成を説明する。図１は、半導体装置１０の構成を示すブロック図である。メモリセルアレイ１１は、データ記憶素子を有する。参照セル部１２は、可変抵抗を有する参照セル１４を有する。判定回路１６は、制御回路１８、基準電圧発生回路２０及び比較器２２を有する。制御回路１８及び基準電圧発生回路２０には、電圧Ｖｃｃ２４が印加される。参照セル１４と制御回路１８とは直列に接続される。参照セル１４の抵抗値は、制御回路１８により電圧値に変換される。評価時刻ｔにおける参照セル１４の電圧値をＶ（ｔ）とする。基準電圧発生回路２０は、基準電圧Ｖｒｅｆを発生する。

基準時刻をｔ０、所定時間をＴｉ、及び、基準時刻ｔ０から所定時間Ｔｉが経過した評価時刻をｔｉとする。設定回路２６は、参照セル１４の電圧値Ｖ（ｔ）が、時間経過に伴って低下して、評価時刻ｔが基準時刻ｔ０から所定時間Ｔｉを経過した後、基準電圧Ｖｒｅｆの値よりも小さくなるように、参照セル１４の抵抗値を設定する。

図２及び図３を参照に、半導体装置が有するタイマー機能の動作を説明する。図２は、評価時刻ｔに対する電圧値Ｖ（ｔ）の変化を示すグラフである。電圧値Ｖ（ｔ０）、Ｖ（ｔｉ）は、それぞれ、基準時刻ｔ０、評価時刻ｔｉにおける電圧値を示す。Ｖ（ｔｉ）は基準電圧Ｖｒｅｆの値と一致する。

図３は、評価時刻ｔにおける判定回路１６のタイマー機能の動作を示すフローチャートである。まず、評価時刻ｔにおける電圧値Ｖ（ｔ）を計測する（ステップＳ３０）。評価時刻ｔの初期値は、基準時刻ｔ０である。比較器２２において、電圧値Ｖ（ｔ）と基準電圧Ｖｒｅｆの値を比較する（ステップＳ３２）。電圧値Ｖ（ｔ）が基準電圧Ｖｒｅｆの値より小さい場合（ステップＳ３２のＹＥＳ）、基準時刻ｔ０から所定時間Ｔｉが経過したことを意味するので、比較器２２は判定信号２８を出力する（ステップＳ３４）。電圧値Ｖ（ｔ）が基準電圧Ｖｒｅｆの値より小さい場合とは、図２において、評価時刻ｔが評価時刻ｔｉより大きい場合に対応する。電圧値Ｖ（ｔ）が基準電圧Ｖｒｅｆの値以上である場合（ステップＳ３２のＮＯ）、ステップＳ３０からの処理を繰り返す。電圧値Ｖ（ｔ）が基準電圧Ｖｒｅｆの値以上である場合とは、図２において、評価時刻ｔがｔ０以上ｔｉ以下の場合に対応する。以上が、半導体装置１０のタイマー機能の説明である。

しかしながら、可変抵抗の抵抗値の変動量は、可変抵抗の製造プロセスや動作させる温度環境の影響のため、ばらついてしまう。そのため、可変抵抗を有する参照セルを使用した半導体装置のタイマー機能の精度がばらつくという課題があった。例えば、一方の半導体装置では、所定時間を超過した後に所定時間と判定されるが、他方の半導体装置では、タイマー機能を開始した途端に所定時間と判定されるという課題があった。

以下、図４、図５、図６及び図７を参照に、本発明の実施例である、可変抵抗を有し、タイマー機能の精度のばらつきを低減した半導体装置の実施例について説明する。

図４は、半導体装置４０の構成を示すブロック図である。メモリセルアレイ４１は、データ記憶素子を有する。参照セル部４２は、可変抵抗を有する第１参照セル４４及び第２参照セル４６を有する。判定回路４８は、第１制御回路５０、第２制御回路５２及び比較器５４を有する。第１制御回路５０及び第２制御回路５２には、電圧Ｖｃｃ５６が印加される。直列に接続された第１参照セル４４及び第１制御回路５０と、直列に接続された第２参照セル４６及び第２制御回路５２とは並列に接続される。第１参照セル４４、第２参照セル４６の抵抗値は、それぞれ第１制御回路５０、第２制御回路５２により電圧値に変換される。第１制御回路５０が、評価時刻ｔにおける第１参照セル４４の抵抗値を変換した電圧値をＶ１（ｔ）とする。第２制御回路５２が、評価時刻ｔにおける第２参照セル４６の抵抗値を変換した電圧値をＶ２（ｔ）とする。比較器５４は、電圧値Ｖ１（ｔ）及び電圧値Ｖ２（ｔ）を入力とし、電圧値Ｖ１（ｔ）と電圧値Ｖ２（ｔ）との差に基づく量と所定値の比較結果に基づいて、判定信号６０を出力する。

活性化信号発生回路６４は、入力される電圧Ｖｃｃ５６が所定値に達した場合に、活性化信号ｅｎｚを比較器５４に対して出力する。所定値とは、例えば、メモリセルアレイ４１及び参照セル部４２の正常な動作が保障される電圧値である。比較器５４は、活性化信号ｅｎｚが入力されると活性化され、電圧値Ｖ１（ｔ）と電圧値Ｖ２（ｔ）との比較を行うことができるようになる。

比較器５４の出力である判定信号６０は、比較器５４にヒステリシスを持たせるため、信号線６２により、第２制御回路５２へフィードバックされる。これにより、比較器５４が入力信号のわずかな差やノイズ混入を検出した場合に、判定信号６０のチャタリングを防止できる。

基準時刻をｔ０、所定時間をＴｉ、基準時刻ｔ０から所定時間Ｔｉが経過した評価時刻をｔｉ、及び、所定値をΔＶとする。設定回路５８は、電圧値Ｖ１（ｔ）の変化率と電圧値Ｖ２（ｔ）の変化率とが互いに異なるように、第１参照セル４４及び第２参照セル４６の抵抗値を設定する。また、設定回路５８は、評価時刻ｔｉにおける基準時刻ｔ０からの第１参照セル４４の電圧値の変動量の絶対値と、評価時刻ｔｉにおける基準時刻ｔ０からの第２参照セル４６の電圧値の変動量の絶対値との差の絶対値が、所定値ΔＶとなるように、第１参照セル４４及び第２参照セル４６の抵抗値を設定する。すなわち、以下の式（１）が成立する。
ΔＶ＝｜ ｜Ｖ１（ｔｉ）−Ｖ１（ｔ０）｜
−｜Ｖ２（ｔｉ）−Ｖ２（ｔ０）｜ ｜ （１）
式（１）は以下の式（２）のように変形できる。
ΔＶ＝｜ ｜Ｖ１（ｔｉ）−Ｖ２（ｔｉ）｜
−｜Ｖ１（ｔ０）−Ｖ２（ｔ０）｜ ｜ （２）
式（２）は、評価時刻ｔｉにおける第１参照セル４４の電圧値と第２参照セル４６の電圧値との差の絶対値と、第２項は基準時刻ｔ０における第１参照セル４４の電圧値と第２参照セル４６の電圧値との差の絶対値との差の絶対値が、所定値ΔＶとなることを意味する。

図５は、評価時刻ｔに対する電圧値Ｖ１（ｔ）及び電圧値Ｖ２（ｔ）の変化を示すグラフである。電圧値Ｖ１（ｔ０）、Ｖ１（ｔｉ）は、それぞれ、基準時刻ｔ０、評価時刻ｔｉにおける第１参照セル４４の電圧値を示す。電圧値Ｖ２（ｔ０）、Ｖ２（ｔｉ）は、それぞれ、基準時刻ｔ０、評価時刻ｔｉにおける第２参照セル４６の電圧値を示す。電圧値Ｖ１（ｔ）、Ｖ２（ｔ）のグラフの傾きは、それぞれ電圧値Ｖ１（ｔ）、Ｖ２（ｔ）の変化率を示し、電圧値Ｖ１（ｔ）の変化率と電圧値Ｖ２（ｔ）の変化率とが互いに異なることを示している。

図６は、判定回路４８のタイマー機能の動作を示すフローチャートである。まず、基準時刻ｔ０における電圧値Ｖ１（ｔ０）及びＶ２（ｔ０）を計測する（ステップＳ７０）。電圧値Ｖ１（ｔ０）とＶ２（ｔ０）との差の絶対値｜Ｖ１（ｔ０）−Ｖ２（ｔ０）｜を変数αに格納する（ステップＳ７２）。評価時刻ｔにおける電圧値Ｖ１（ｔ）及びＶ２（ｔ）を計測する（ステップＳ７４）。電圧値Ｖ１（ｔ）と電圧値Ｖ２（ｔ）との差の絶対値｜Ｖ１（ｔ）−Ｖ２（ｔ）｜を変数βに格納する（ステップＳ７６）。変数αと変数βとの差の絶対値｜α−β｜が所定値ΔＶを超えるか否かを確認する（ステップＳ７８）。｜α−β｜が所定値ΔＶを超える場合（ステップＳ７８のＹＥＳ）、基準時刻ｔ０から所定時間Ｔｉが経過したことを意味するので、比較器５４は判定信号６０を出力する（ステップＳ７８）。｜α−β｜が所定値ΔＶ以下である場合（ステップＳ８０のＮＯ）、ステップＳ７４からの処理を繰り返す。以上により、基準時刻ｔ０から所定時間Ｔｉが経過したことを判定するタイマー機能を実現することができる。

図７は、図４の第１参照セル４４及び第２参照セル４６に対応する参照セル８２の構成を示す断面図である。参照セル８２は、可変抵抗８４及びその両端に設けられた電極８６から構成される。可変抵抗８４は、抵抗値の大小によりデータを記憶するもので、電流が流れることにより抵抗値が大きく（例えば１０^４倍以上）変化する物質からなる。このような物質には、例えばＣｕＯをはじめとする遷移金属酸化物がある。電極８６は、容量として電荷を蓄えることによりデータを記憶するもので、例えば銅などの伝導性の高い物質からなる。可変抵抗８４の周囲は、絶縁部８８にて覆われている。

実施例１において、時間経過に伴って変化する抵抗値の変化率が第１の変化率である第１参照セル４４と、時間経過に伴って変化する抵抗値の変化率が前記第１の変化率とは異なる第２の変化率である第２参照セル４６と、評価時刻ｔにおける基準時刻ｔ０からの第１参照セル４４の抵抗値の変動量と評価時刻ｔにおける基準時刻ｔ０からの第２参照セル４６の抵抗値の変動量との差に関係する量に基づいて、基準時刻ｔ０から評価時刻ｔまでの時間が所定時間Ｔｉを超えるか否かを判定する判定回路４８と、を具備する構成とする一例を説明した。この構成によれば、１つの参照セルの抵抗値の変動量ではなく、第１の参照セルの抵抗値の変動量と第２の参照セルの抵抗値の変動量との差に関係する相対的な量に基づいて、所定時間が経過したことを判定することができる。したがって、参照セルの製造プロセスや参照セルを動作させる温度環境の違いの影響による変動を抑えることができる。ゆえに、半導体装置のタイマー機能の精度のばらつきの低減に効果がある。

実施例１において、第１参照セル４４及び第２参照セル４６は、抵抗変化型メモリセル及び相変化型メモリセルのいずれであってもよい。

実施例１において、第１参照セル４４及び第２参照セル４６と、メモリセルアレイ４１が有するデータ記憶素子とを、同じ構成としてもよい。また、第１参照セル４４及び第２参照セル４６はメモリセルアレイ４１の中に配置されてもよい。これにより、参照セルとメモリセルアレイが有するデータ記憶素子とを同じ製造方法により製造できるため、コストの低減に効果がある。

実施例１において、設定回路５８は、Ｖ１（ｔ）の変化率とＶ２（ｔ）の変化率とが互いに異なるように、第１参照セル４４及び第２参照セル４６の抵抗値を設定する。Ｖ１（ｔ）の変化率とＶ２（ｔ）の変化率とが互いに異なるように、設定回路５８は、第１参照セル４４及び第２参照セル４６に対して、電圧を印加する時間を異ならせてもよいし、また、印加する電流の大きさを異ならせてもよい。

実施例１において、半導体装置に供給される電圧Ｖｃｃ５６が、第１参照セル４４及び第２参照セル４６が正常に動作する値に達した場合に、判定回路４８に対して活性化信号ｅｎｚを入力する活性化信号発生回路６４を具備する構成とする一例を説明した。この構成によれば、半導体装置に供給される電圧が、参照セルが正常に動作する値に達するまでの間、判定回路を非活性とすることにより、判定回路の誤動作を防止することができる。したがって、可変抵抗を有する半導体装置のタイマー機能の精度の向上に効果がある。

以下、図８を参照に、複数の参照セルと複数の判定回路とによる複数の判定結果を用いて、所定時間が経過したことを判定する判定回路を使用した、タイマー機能を備えた半導体装置の実施例について説明する。図８は、５つの参照セルと４つの判定回路とによる４つの判定結果を用いて、所定時間が経過したことを判定する判定回路を使用した、タイマー機能を備えた半導体装置の構成を示すブロック図である。メモリセルアレイ９０は、データ記憶素子を有する。参照セル部９２は、可変抵抗を有する第１〜第５の参照セル９４〜１０２を有する。第１判定回路１０４は、制御回路１０６、第１〜第４の比較器１０８〜１１４を有する。制御回路１０６には、電圧Ｖｃｃ１１６が印加される。制御回路１０６は、第１〜第５の参照セル９４〜１０２の抵抗値を電圧値に変換する。

第１〜第４の比較器１０８〜１１４は、それぞれ、第１参照セル９４と第２参照セル９６、第１参照セル９４と第３参照セル９８、第１参照セル９４と第４参照セル１００、第１参照セル９４と第５参照セル１０２についての電圧値を比較して、所定時間を越えるか否かを判定する。第１〜第４の比較器１０８〜１１４は、所定時間を越えると判定する場合に、第２判定回路１１８に対して、それぞれ第１〜第４の判定信号を出力する。第１〜第４の比較器１０８〜１１４で行う判定処理については、実施例１と同様のため、説明を省略する。

第２判定回路１１８は、ＮＡＮＤ回路１２２〜１２８、ＮＯＲ回路１３０〜１３４を有する。第２判定回路１１８は、第１判定回路１０４から入力される判定信号の個数が、所定数を超える場合に、所定時間を超えると判定して、最終判定信号１２０を出力する。

以下、所定数を２とする一例を説明する。第１判定回路１０４が第２判定回路１１８に対して、第１、第２及び第３の判定信号を出力する場合、判定信号の個数が３であるから、判定信号の個数が所定数を超えるという条件を満たす。このとき、第１、第２及び第３の判定信号により、第２判定回路１１８が有するＮＡＮＤ回路１２２、ＮＯＲ回路１３０、１３４が順にオンとなる。そして、第２判定回路１１８は最終判定信号１２０を出力する。

実施例２において、複数の判定回路を有する第１判定回路１０４と、第１判定回路１０４が判定した複数の判定結果のうち、所定時間を超えるという判定結果の個数が、所定数を超える場合に、基準時刻から評価時刻までの時間が所定時間を越えると判定する第２判定回路１１８と、を具備する構成とする一例を説明した。この構成によれば、複数の可変抵抗を有する参照セル間の精度のばらつきを抑えることができる。したがって、可変抵抗を有する半導体装置のタイマー機能の精度のばらつきの低減に効果がある。

実施例２において、第１〜第５の参照セル９４〜１０２は、抵抗変化型メモリセル及び相変化型メモリセルのいずれであってもよい。

実施例２において、第１〜第５の参照セル９４〜１０２と、メモリセルアレイ９０が有するデータ記憶素子とを、同じ構成としてもよい。また、第１〜第５の参照セル９４〜１０２は、メモリセルアレイ９０の中に配置されてもよい。これにより、参照セルとメモリセルアレイが有するデータ記憶素子とを同じ製造方法により製造できるため、コストの低減に効果がある。

以下、図９、図１０、図１１及び図１２を参照に、実施例１に示した参照セル及び判定回路の具体例を説明する。実施例１と重複する内容は説明を省略する。

図９は、カレントミラー回路を応用した判定回路を示す回路図である。可変抵抗１４０及びダイオード１４２は、図４の第１参照セル４４に対応する。可変抵抗１４４及びダイオード１４６は、図４の第２参照セル４６に対応する。ＭＯＳＦＥＴ１５２は、図４の第１制御回路５０に対応する。ＭＯＳＦＥＴ１５４は、図４の第２制御回路５２に対応する。電源Ｅ１、Ｅ２間には電圧が印加される。電源Ｅ１、Ｅ２間で、可変抵抗１４０及びダイオード１４２と、ＭＯＳＦＥＴ１５２と、は直列に接続され、分圧回路を構成する。電源Ｅ１、Ｅ２間で、可変抵抗１４４及びダイオード１４６と、ＭＯＳＦＥＴ１５４と、は直列に接続され、分圧回路を構成する。電源Ｅ１、Ｅ２間で、可変抵抗１４０及びダイオード１４２並びにＭＯＳＦＥＴ１５２と、可変抵抗１４４及びダイオード１４６並びにＭＯＳＦＥＴ１５４と、は並列に接続される。ＭＯＳＦＥＴ１５０、１５２及び１５４はカレントミラー回路を構成する。ＭＯＳＦＥＴ１５６及び１５８は、カレントミラー回路が動作するためのスイッチの機能を果たし、電圧Ｅ０が印加される場合にオンとなる。カレントミラー回路の性質より、可変抵抗１４０及びダイオード１４２、ならびに、可変抵抗１４４及びダイオード１４６には、同じ大きさの電流が流れる。よって、比較器１６０において、可変抵抗１４０及びダイオード１４２にかかる電圧の変動量、ならびに、可変抵抗１４４及びダイオード１４６にかかる電圧の変動量とを比較することができる。比較器１６０は、比較結果に基づいて判定信号１６２を出力する。比較器１６０における判定処理については、実施例１と同様のため、省略する。ＭＯＳＦＥＴ１６４及び１６６、ならびに、信号線１６８は、比較器１６０にヒステリシスを持たせるためのフィードバック回路である。

実施例３において、２つの分圧値の変動量の差に関係する量に基づいて、基準時刻から評価時刻までの時間が所定時間を超えるか否かを判定する比較器１６０を含む構成とする判定回路の一例を説明した。

図１０は、カレントミラー回路を応用した判定回路を示す回路図である。可変抵抗１７０及びダイオード１７２は、図４の第１参照セル４４に対応する。可変抵抗１７４及びダイオード１７６は、図４の第２参照セル４６に対応する。ＭＯＳＦＥＴ１７８及び抵抗１８６は、図４の第１制御回路５０に対応する。ＭＯＳＦＥＴ１８０及び抵抗１８８は、図４の第２制御回路５２に対応する。電源Ｅ１、Ｅ２間には電圧が印加される。電源Ｅ１、Ｅ２間で、可変抵抗１７０及びダイオード１７２と、ＭＯＳＦＥＴ１７８及び抵抗１８６と、は直列に接続され、分圧回路を構成する。電源Ｅ１、Ｅ２間で、可変抵抗１７４及びダイオード１７６と、ＭＯＳＦＥＴ１８０及び抵抗１８８と、は直列に接続され、分圧回路を構成する。電源Ｅ１、Ｅ２間で、可変抵抗１７０及びダイオード１７２並びにＭＯＳＦＥＴ１７８及び抵抗１８６と、可変抵抗１７４及びダイオード１７６並びにＭＯＳＦＥＴ１８０及び抵抗１８８と、は並列に接続される。ＭＯＳＦＥＴ１７８及び１８０はカレントミラー回路を構成する。カレントミラー回路の性質より、可変抵抗１７０及びダイオード１７２、ならびに、可変抵抗１７４及びダイオード１７６には、同じ大きさの電流が流れる。よって、比較器１８２において、可変抵抗１７０及びダイオード１７２にかかる電圧の変動量と、可変抵抗１７４及びダイオード１７６にかかる電圧の変動量とを比較することができる。比較結果に基づいて、比較器１８２は判定信号１８４を出力する。比較器１８２における判定処理については、実施例１と同様のため、省略する。比較器１８２の入力電圧は可変抵抗１７０とダイオード１７２及び可変抵抗１７４とダイオード１７６に流れる電流値により依存するため、抵抗１８６及び１８８の抵抗値は自動的に調節することができる。このため、比較した結果を高速に出力することができる。ＭＯＳＦＥＴ１９０及び１９２、ならびに、信号線１９４は、比較器１８２にヒステリシスを持たせるためのフィードバック回路である。

実施例４において、２つの分圧値の変動量の差に関係する量に基づいて、基準時刻から評価時刻までの時間が所定時間を超えるか否かを判定する比較器１８２を含む構成とする判定回路の一例を説明した。

図１１は、電源間で参照セルと容量を直列に接続した分圧回路２つを並列に接続した判定回路を示す回路図である。可変抵抗２００及びダイオード２０２は、図４の第１参照セル４４に対応する。可変抵抗２０４及びダイオード２０６は、図４の第２参照セル４６に対応する。容量２０８は、図４の第１制御回路５０に対応する。容量２１０は、図４の第２制御回路５２に対応する。電源Ｅ１、Ｅ２間には電圧が印加される。電源Ｅ１、Ｅ２間で、可変抵抗２００及びダイオード２０２と、容量２０８とは直列に接続され、分圧回路を構成する。同様に、電源Ｅ１、Ｅ２間で、可変抵抗２０４及びダイオード２０６と、容量２１０とは直列に接続され、分圧回路を構成する。電源Ｅ１、Ｅ２間で、可変抵抗２００及びダイオード２０２と、可変抵抗２０４及びダイオード２０６とは、並列に接続される。Ｅ１の電圧を上げると、可変抵抗２００及びダイオード２０２、ならびに、可変抵抗２０４及びダイオード２０６には、抵抗率に応じた電流が流れる。この電流により、容量２０８及び２１０には電荷が蓄積され、この電荷量に比例して容量２０８及び２１０の電圧が変動する。比較器２１２において、容量２０８の電圧の変動量と、容量２１０の電圧の変動量とを比較することができる。比較器２１２は、比較結果に基づいて判定信号２１４を出力する。比較器２１２における判定処理については、実施例１と同様のため、省略する。

実施例５において、２つの分圧値の変動量の差に関係する量に基づいて、基準時刻から評価時刻までの時間が所定時間を超えるか否かを判定する比較器２１２を含む構成とする判定回路の一例を説明した。

実施例５の判定回路では、図４の第１制御回路５０、第２制御回路５２に対応する回路に、トランジスタではなく容量を用いている。このため、トランジスタ特有の温度変化による閾値の変動や劣化が少なく、ディスターブに強い構成とすることができる。比較器２１２は、ヒステリシスを持たせるためのフィードバック回路を、内部に有してもよい。

図１２は、電源間で２つの参照セルを直列に接続した分圧回路を用いた判定回路を示す回路図である。実施例１〜５では、電源間で第１参照セルと第２参照セルとが並列に接続される例を示したが、図１２では、電源間で第１参照セルと第２参照セルとが直列に接続される例を示す。電源Ｅ１、Ｅ２間には電圧が印加される。電源Ｅ１、Ｅ２間で直列に接続された可変抵抗２２０及びダイオード２２２は、第１参照セルに対応する。電源Ｅ１、Ｅ２間で直列に接続された可変抵抗２２４及びダイオード２２６は、第２参照セルに対応する。電源Ｅ１、Ｅ２間で、可変抵抗２２０及びダイオード２２２と、可変抵抗２２４及びダイオード２２６と、は直列に接続され、分圧回路を構成する。電源Ｅ１、Ｅ２間で、抵抗２２８と、抵抗２３０と、は直列に接続され、分圧回路を構成する。可変抵抗２２０の抵抗値と、可変抵抗２２４の抵抗値とを同じ大きさの値に設定する。このとき、可変抵抗２２０及びダイオード２２２と、可変抵抗２２４及びダイオード２２６との接続点２３２の電圧値は、電源Ｅ１、Ｅ２間に印加される電圧値の２分の１となる。時間経過に伴って、可変抵抗２２０及びダイオード２２２の抵抗状態と、可変抵抗２２４及びダイオード２２６の抵抗状態とは変化するため、接続点２３２の電圧値は、電源Ｅ１、Ｅ２間に印加される電圧値の２分の１の値から変動する。一方、抵抗２２８及び２３０の接続点２３４の電圧値は、時間経過によらず、電源Ｅ１、Ｅ２間に印加される電圧値の２分の１のまま一定である。すなわち、抵抗２２８と抵抗２３０とを含む分圧回路は、電源Ｅ１、Ｅ２間に印加される電圧値の２分の１となるリファレンス電圧値を出力する。比較器２３６において、接続点２３２の電圧値の変動量と、リファレンス電圧値の変動量とを比較することができる。可変抵抗２２０及び２２４に流れる電流は必ず等しくなるため判定の精度を向上することができる。比較結果に基づいて、比較器２３６は判定信号２４２を出力する。比較器２３６における判定処理については、実施例１と同様のため、省略する。抵抗２３８、ＭＯＳＦＥＴ２４０及び信号線２４４は、比較器２３６にヒステリシスを持たせるためのフィードバック回路である。

実施例６において、抵抗２２８と抵抗２３０とを含む構成とするリファレンス電圧を出力する制御回路の一例を説明した。また、リファレンス電圧の値と、分圧値の変動量と、の差に関係する量に基づいて判定する比較器２３６を含む構成とする判定回路の一例を説明した。

実施例４〜６の回路は、実施例３の回路と比較して、回路面積の縮小を図ることが可能である。

実施例１〜６において、少なくともタイマー機能を実行する場合だけ、参照セルに対応する回路に電源を供給するようにしてもよい。

以下、図１３及び図１４を参照に、タイマー機能の精度のばらつきを低減したタイマー機能を利用して、所定時間が経過した後、メモリセルに記憶されたデータの消去動作、及び、メモリセルに記憶されたデータの読み出しの禁止動作を行う半導体装置の一例を説明する。

図１３は、実施例７に係る半導体装置２５０の構成を示すブロック図である。

タイマー回路２５２は、例えば、実施例１〜６に示すタイマー機能を有する半導体装置のうち、いずれかに対応する。以下、タイマー回路２５２は実施例１に示すタイマー機能を有する半導体装置４０に対応するとし、図４に示す符号を用いて説明する。実施例１と重複する内容は説明を省略する。タイマー回路２５２が所定時間を経過したことを判定した場合、判定信号２５８が制御回路２６０へ入力される。Ｖｃｃレベル判定回路２５４は、例えば、実施例１の活性化信号発生回路６４に対応する。

メモリセルアレイ２５６は、複数のメモリセルＭＣを有する。本説明では、メモリセルＭＣは、不揮発性メモリとする。メモリセルアレイ２５６には、複数のビットラインＢＬ及びワードラインＷＬがそれぞれ平行に設けられている。ビットラインＢＬは、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対を構成する。メモリセルＭＣはビットラインＢＬ及びワードラインＷＬの交差領域に設けられ、ワードラインＷＬ及びビットラインＢＬにそれぞれ接続されている。図示されるように、メモリセルＭＣは第１ビットラインＢＬｚに接続された第１メモリセルＭＣｚと、第２ビットラインＢＬｘに接続された第２メモリセルＭＣｘとを含む。第１メモリセルＭＣｚ及び第２メモリセルＭＣｘは、ワードラインＷＬ１本おきに交互に設けられている。

ワードラインＷＬには行選択を行うためのロウデコーダ２６２が、ビットラインＢＬには列選択を行うためのカラムデコーダ２６４がそれぞれ接続され、列と行との組合せによりアクセス対象となるメモリセルＭＣが選択される。メモリセルＭＣを選択するためのアドレス信号２６５は、外部からアドレスバッファ２６６を介してロウデコーダ２６２及びカラムデコーダ２６４にそれぞれ送られる。

書き込み回路２６８は、データ書き込み時にメモリセルＭＣに印加されるデータ書き込み用の高電圧を供給する。リセット回路２７０は、データ読み出し時にビットラインＢＬに印加される基準電圧Ｖｒｅｆを供給する。クランプ回路２７２は、データ読み出し時にビットラインＢＬに印加されるクランプ電圧Ｖｃｌｍｐを供給する。センスアンプ２７４は、メモリセルＭＣからの信号の読み出し及び増幅を行う。センスアンプドライバ２７６は、データ読み出し時にセンスアンプ２７４を駆動させる。

入出力回路２７８は、メモリセルアレイ２５６と外部の入出力ターミナル２９２との間でデータのやり取りを行う。選択レジスタ２８０は、半導体装置２５０の記憶モードに関する情報を格納する。制御回路２６０は、選択レジスタ２８０に記憶された記憶モードに関する情報に基づき、半導体装置２５０の記憶モードを選択する。また、制御回路２６０は外部からのコマンド信号２８２に応じて、書き込み回路２６８、リセット回路２７０、クランプ回路２７２及び入出力回路２７８に対する制御を行う。さらに、制御回路２６０はカラムデコーダ２６４を制御することにより、第１ビットラインＢＬｚ及び第２ビットラインＢＬｘからなるビットライン対の中から、データの書き込みまたは読み出し時に電圧を印加すべき１本のビットラインを選択する。

実施例７に係る半導体装置２５０の記憶モードについて説明する。半導体装置２５０が有するメモリセルアレイ２５６は、３種類の記憶モード（ＮＶＭモード、ＲＡＭモード、ＭＩＤモード）を備えている。制御回路２６０が３種類の記憶モードから一の記憶モードを選択する。不揮発性であるＮＶＭモードはデータ保持時間が長く、半導体装置２５０の電源オフ時にデータを長期間保存する用途に適している。揮発性のＲＡＭモードはアクセス時間が短く、半導体装置２５０の電源オン時に高速にデータ処理を行う用途に適している。ＮＶＭモードとＲＡＭモードの中間に位置するＭＩＤモードは、ＮＶＭモードに比べアクセス時間が短い。また、通常のデータ保持時間は一日程度であるが、リフレッシュを行うことによりデータ保持時間を延長することができる。このため、例えば一日に一回程度データのリフレッシュを行うシステムであれば、実質的に不揮発性メモリとして使用することが可能であり、ＮＶＭモードよりアクセス時間が短い分メモリとして優れている。

図１４は、所定時間が経過した後、制御回路２６０が行う、メモリセルＭＣに記憶されたデータの消去動作、及び、メモリセルＭＣに記憶されたデータの読み出しの禁止動作のフローチャートである。半導体装置２５０は、ＭＩＤモード信号を起動回路２８４が受信することにより、起動する。起動回路２８４は、選択レジスタにＭＩＤモードを設定する。制御回路２６０は、選択レジスタ２８０に基づいて、メモリセルアレイ２５６の記憶モードをＭＩＤモードに設定する。半導体装置２５０が起動すると、スターター信号検出回路２８８は、スターター信号ｓｔｔｚを出力する。スターター信号ｓｔｔｚは、Ｖｃｃレベル判定回路２５４に入力される（ステップＳ３００）。Ｖｃｃレベル判定回路２５４は、電圧Ｖｃｃ２９０の電圧値が所定値に達するとタイマー活性化信号ｅｎｚを出力する。所定値とは、例えば、タイマー回路２５２が有する第１参照セル４４及び第２参照セル４６の正常な動作が保障される電圧値である。タイマー回路２５２は、タイマー活性化信号ｅｎｚにより活性化する（ステップＳ３０２）。タイマー回路２５２は、第１参照セル４４及び第２参照セル４６の抵抗値の変化率が互いに異なるように、第１参照セル４４及び第２参照セル４６の抵抗値を設定して（ステップＳ３０４）、所定時間の経過判定を開始する。タイマー回路２５２は、第１参照セル４４及び第２参照セル４６の抵抗値をそれぞれ電圧値に変換する。比較器５４は、第１参照セル４４の電圧値と第２参照セル４６の電圧値とを比較する（ステップＳ３０６）。タイマー回路２５２は、ステップＳ３０６の比較処理の結果、第１参照セル４４及び第２参照セル４６の電圧値の変動量の差に関係する量が所定値を超えるか否かを確認する（ステップＳ３０８）。タイマー回路２５２は、ステップＳ３０８がＹＥＳの場合、判定信号２５８を出力する（ステップＳ３１４）。タイマー回路２５２は、ステップＳ３０８がＮＯの場合、判定信号２５８を出力せず（ステップＳ３１０）、メモリセルアレイ２５６のメモリセルＭＣに記憶されたデータの読み出しを許可する（ステップＳ３１２）。タイマー回路２５２が判定信号２５８を出力するまでステップＳ３０４からステップＳ３１２までの処理を繰り返す。

タイマー回路２５２が判定信号２５８を出力した場合、制御回路２６０はメモリセルＭＣに記憶されたデータが保護されているか否かの確認を行う（ステップＳ３１６）。メモリセルＭＣに記憶されたデータが保護されていない場合（ステップＳ３１６のＮＯ）、制御回路２６０はメモリセルＭＣに記憶されたデータを消去する（ステップＳ３１８）。その後、メモリセルアレイ２５６に設定されたＭＩＤモードを解除して（ステップＳ３２８）、動作を終了する。

メモリセルＭＣに記憶されたデータが保護されている場合（ステップＳ３１６のＹＥＳ）、制御回路２６０はメモリセルＭＣに記憶されたデータの読み出し動作の無効化を行う（ステップＳ３２０）。読み出し動作の無効化とは、例えば、制御回路２６０が読み出し動作の無効化を解除するための特殊コマンドのみを受け付け可能とし、読み出し動作を行うための通常コマンドを受け付け不可とするように、制御回路２６０が非活性状態になることである。

制御回路２６０は、読み出し動作の無効化を解除する特殊コマンドが入力されたかをチェックし（ステップＳ３２２）、特殊コマンドが入力された場合には、読み出し動作の無効化を解除する（ステップＳ３２４）。データ読み出しの無効化の解除とは、例えば、制御回路２６０を活性化することである。

制御回路２６０は、ＭＩＤモードを解除するかどうかのチェックを行い（ステップＳ３２６）、ＭＩＤモードを解除する場合（ステップＳ３２６のＹＥＳ）、ＭＩＤモードを解除して（ステップＳ３２８）、終了する。ＭＩＤモードを継続する場合（ステップＳ３２６のＮＯ）、ステップＳ３０４に戻る。以上が、実施例７に係る半導体装置２５０の動作である。

実施例７において、メモリセルＭＣは、抵抗変化型メモリセル及び相変化型メモリセルのうちいずれかであってもよい。抵抗変化型メモリセル及び相変化型メモリセルには、消去という概念が無い。したがって、メモリセルＭＣが抵抗変化型メモリセル及び相変化型メモリセルのうちいずれかである場合、ステップＳ３１８において、メモリセルＭＣを有するメモリセルアレイ２５６に記憶されたデータを消去する動作の代わりに、メモリセルアレイ２５６が有するメモリセルＭＣに対して無効なデータの書き込みを行ってもよい。例えば、メモリセルアレイ２５６が有する全てのメモリセルＭＣに対して、”０”または”１”を書き込んでもよい。

実施例７において、データを記憶するメモリセルＭＣと、タイマー回路２５２と接続され、タイマー回路２５２の判定結果に基づき、メモリセルＭＣに記憶されたデータの消去動作を行う制御回路２６０とを具備する構成とする一例を説明した。また、データを記憶するメモリセルＭＣと、タイマー回路２５２と接続され、タイマー回路２５２の判定結果に基づき、メモリセルＭＣへの無効なデータの書き込み動作を行う制御回路２６０とを具備する構成とする一例を説明した。また、データを記憶するメモリセルＭＣと、タイマー回路２５２と接続され、タイマー回路２５２の判定結果に基づき、メモリセルＭＣに記憶されたデータの読み出しの禁止動作を行う制御回路２６０とを具備する構成とする一例を説明した。これらの構成によれば、タイマー機能の精度のばらつきを低減したタイマー回路２５２により所定時間が経過したことを精度よく判定して、制御回路２６０が、メモリセルＭＣに記憶されたデータの消去動作、メモリセルＭＣへの無効なデータの書き込み動作、及び、メモリセルＭＣに記憶されたデータの読み出しの禁止動作を行うことができる。したがって、可変抵抗を有する半導体装置のセキュリティの向上に効果がある。

実施例７において、タイマー回路２５２が有する参照セルの構成は、抵抗変化型メモリセル及び相変化型メモリセルのいずれであってもよい。

実施例７において、メモリセルＭＣの構成と、タイマー回路２５２が有する参照セルの構成とを、同じ構成としてもよい。これにより、メモリセルとタイマー回路が有する参照セルとを同じ製造方法により製造できるため、コストの低減に効果がある。

実施例７において、制御回路２６０が、メモリセルアレイ２５６の記憶モードを、データ保持時間が一日程度であるＭＩＤモードに設定する例を説明したが、他の記憶モードに設定してもよい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

図１は従来の半導体装置の構成を示す図である。 図２は従来の半導体装置の参照セルの評価時刻ｔに対する電圧値の変化を示すグラフである。 図３は従来の半導体装置のタイマー機能の動作を示すフローチャートである。 図４は実施例１の半導体装置の構成を示す図である。 図５は実施例１の半導体装置の第１参照セル及び第２参照セルの評価時刻ｔに対する電圧値の変化を示すグラフである。 図６は実施例１の半導体装置のタイマー機能の動作を示すフローチャートである。 図７は実施例１の参照セルの構成を示す図である。 図８は実施例２の半導体装置の構成を示す図である。 図９は実施例３の回路の構成を示す図である。 図１０は実施例４の回路の構成を示す図である。 図１１は実施例５の回路の構成を示す図である。 図１２は実施例６の回路の構成を示す図である。 図１３は実施例７の半導体装置の構成を示す図である。 図１４は実施例７の半導体装置の動作を示すフローチャートである。

符号の説明

１４ 参照セル
１６ 判定回路
１８ 制御回路
２０ 基準電圧発生回路
２２ 比較器
２４ 電源電圧
４４ 第１参照セル
４６ 第２参照セル
４８ 判定回路
５０ 第１制御回路
５２ 第２制御回路
５４ 比較器
５６ 電源電圧
５８ 設定回路
６４ 活性化信号発生回路

Claims (12)

1. 時間経過に伴って変化する抵抗値の変化率が第１の変化率である第１の参照セルと、
   時間経過に伴って変化する抵抗値の変化率が前記第１の変化率とは異なる第２の変化率である第２の参照セルと、
   評価時刻における基準時刻からの前記第１の参照セルの抵抗値の変動量と評価時刻における基準時刻からの前記第２の参照セルの抵抗値の変動量との差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定する判定回路と、
   を具備することを特徴とする半導体装置。
2. 前記第１の参照セル及び前記第２の参照セルは複数の参照セルであって、
   複数の前記判定回路を有する第１の判定回路と、
   前記第１の判定回路が判定した複数の判定結果のうち、前記所定時間を超えるという判定結果の個数が、所定数を超える場合に、前記基準時刻から前記評価時刻までの時間が前記所定時間を越えると判定する第２の判定回路と、
   を具備することを特徴とする請求項１記載の半導体装置。
3. 前記第１の参照セル及び前記第２の参照セルは抵抗変化型メモリセルであることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の参照セル及び前記第２の参照セルは相変化型メモリセルであることを特徴とする請求項１または２に記載の半導体装置。
5. 前記第１の変化率と前記第２の変化率とが互いに異なるように、前記第１の参照セル及び前記第２の参照セルの抵抗値を設定する設定回路を具備することを特徴とする請求項１から４のうちいずれか一項に記載の半導体装置。
6. 前記第１の参照セルの抵抗値の変動量を電圧値の変動量に変換する制御回路である第１の制御回路と、
   前記第２の参照セルの抵抗値の変動量を電圧値の変動量に変換する制御回路である第２の制御回路と、
   を含み、電源間で直列に接続される前記第１の参照セルと前記第１の制御回路との分圧値の変動量と、前記電源間で直列に接続される前記第２の参照セルと前記第２の制御回路との分圧値の変動量と、の差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定する判定回路を具備し、
   前記電源間で、前記第１の参照セル及び前記第１の制御回路と、前記第２の参照セル及び前記第２の制御回路と、が並列に接続されることを特徴とする請求項１から５のうちいずれか一項に記載の半導体装置。
7. リファレンス電圧を出力する制御回路
   を含み、前記リファレンス電圧の値と、電源間で直列に接続される前記第１の参照セルと前記第２の参照セルとの分圧値の変動量と、の差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定する判定回路を具備することを特徴とする請求項１から５のうちいずれか一項に記載の半導体装置。
8. 前記半導体装置に供給される電圧値が、前記第１の参照セル及び前記第２の参照セルが正常に動作する値に達した場合に、前記判定回路に対して活性化信号を入力する活性化信号発生回路を具備することを特徴とする請求項１から７のうちいずれか一項に記載の半導体装置。
9. データを記憶するメモリセルと、
   前記判定回路と接続され、前記判定回路の判定結果に基づき、前記メモリセルに記憶されたデータの消去動作を行う制御回路と、
   を具備することを特徴とする請求項１から７のうちいずれか一項に記載の半導体装置。
10. データを記憶するメモリセルと、
    前記判定回路と接続され、前記判定回路の判定結果に基づき、前記メモリセルに対して無効なデータの書き込み動作を行う制御回路と、
    を具備することを特徴とする請求項１から７のうちいずれか一項に記載の半導体装置。
11. データを記憶するメモリセルと、
    前記判定回路と接続され、前記判定回路の判定結果に基づき、前記メモリセルに記憶されたデータの読み出し動作を禁止する制御回路と、
    を具備することを特徴とする請求項１から７のうちいずれか一項に記載の半導体装置。
12. 時間経過に伴って変化する抵抗値の変化率が第１の変化率である第１の参照セルと、時間経過に伴って変化する抵抗値の変化率が前記第１の変化率とは異なる第２の変化率である第２の参照セルと、を具備する半導体装置の制御方法であって、
    評価時刻における基準時刻からの前記第１の参照セルの抵抗値の変動量と評価時刻における基準時刻からの前記第２の参照セルの抵抗値の変動量との差に関係する量に基づいて、前記基準時刻から前記評価時刻までの時間が所定時間を超えるか否かを判定するステップを具備することを特徴とする半導体装置の制御方法。

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