JP2010015413A - データ転送装置、データ出力装置、データ処理装置、データ転送システム、ドライブレコーダ、電子機器、データ転送プログラム、及び、データ転送方法 - Google Patents

Abstract

【課題】データを２つのメモリに転送しようとするとき、２回の転送を行わなければならなかった。
【解決手段】転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を含む。
【選択図】図１

Description

本発明は、例えば、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラ及びＤＭＡコントロールシステムのような、データを移動させるデータ転送装置、データ出力装置、データ処理装置、データ転送システム、ドライブレコーダ、電子機器、データ転送プログラム、及び、データ転送方法に関する。

下記の特許文献１及び特許文献２に記載されたＤＭＡコントロールシステムと同様な構成を有する、図１５に図示された従来のＤＭＡコントロールシステムＳ１０では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１がＤＭＡＣ（ＤＭＡ Ｃｏｎｔｒｏｌｌｅｒ）２へ、装置ＤＶからメモリＭ１及びメモリＭ２へデータＤＴをＤＭＡ転送する旨を指示する。当該指示を受けると、ＤＭＡＣ２は、まず、アドレスバスＡＢ及び読み出し信号（図示せず。）により装置ＤＶ（アドレスはＡＤ＿ＤＶ）を転送元装置として指定し、かつ、アドレスバスＡＢ及び書き込み信号（図示せず。）によりメモリＭ１（アドレスはＡＤ＿Ｍ１）を転送先装置として指定する。これにより、ＤＭＡＣ２は、装置ＤＶからメモリＭ１へデータＤＴをデータバスＤＢ経由で転送し、１回めの転送が終了する。

上記した１回めの転送に引き続き、ＤＭＡＣ２は、次に、前記アドレスバスＡＢ及び前記読み出し信号によりメモリＭ１を転送元装置として指定し、かつ、前記アドレスバスＡＢ及び前記書き込み信号によりメモリＭ２（アドレスはＡＤ＿Ｍ２）を転送先装置として指定する。これにより、ＤＭＡＣ２は、メモリＭ１からメモリＭ２へデータＤＴをデータバスＤＢ経由で転送し、２回めの転送が終了する。

特開平５−２３３４４０号公報 特開２００４−４８３３７号公報

しかしながら、上記した従来のＤＭＡコントロールシステムＳ１０では、上記した２回の転送を縦続的に（直列的に）行わなければならないことから、装置ＤＶからメモリＭ１及びメモリＭ２へのデータＤＴのＤＭＡ転送が終了するまでの所要時間が長いという問題があった。

本発明は、上記した課題を解決すべく、以下の適用例により実現される。

［適用例１］
転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を含むことを特徴とするデータ転送装置。
［適用例２］
転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を含むことを特徴とするデータ転送装置。
適用例１、適用例２のデータ転送装置によれば、例えば、前記選択部は、前記第１の転送先装置及び前記第２の転送先装置の両方が割り当てられているアドレスを指定することにより、前記第１の転送先装置及び前記第２の転送先装置の両方を選択する。これにより、前記転送部は、前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置の両方への前記データの転送を、実質的に同時に、換言すれば、実質的に、１回の転送命令で行うことができる。その結果例えば、従来のような、前記データを前記転送元装置から前記第１の転送先装置へ転送し、更に、当該データを前記第１の転送先装置から前記第２の転送先装置へ転送するという、２回の連続的な転送を行うことを回避することができ、前記データの転送の開始から前記データの転送が終了するまでの所要時間を従来に比して短縮することが可能となる場合がある。
［適用例３］
前記第１の転送先装置への転送を先に行いかつ前記第２の転送先装置への転送を後に行うとの転送順序を指定する指定部を更に含み、
前記転送部は、前記データを、前記第１の転送先装置へ転送した後に前記第２の転送先装置へ転送することを特徴とする適用例１又は適用例２のデータ転送装置。
適用例３のデータ転送装置によれば、例えば、指定部は、前記第１の転送先装置への転送を先に行い、かつ、前記第２の転送先装置への転送を後に行う旨の転送順序を指定することにより、前記転送部は、前記データを、前記第１の転送先装置へ転送した後に前記第２の転送先装置へ転送することができることから、前記データを前記第１の転送先装置及び前記第２の転送先装置の両方を完全に同時ではなく、僅かにずれたタイミングで転送することが可能となる。
［適用例４］
前記指定部は、前記転送順序の指定を、チップセレクト信号により行うことを特徴とする適用例３のデータ転送装置。
適用例４のデータ転送装置によれば、例えば、前記指定部は、前記転送順序の指定を前記チップセレクト信号により行い、また、当該チップセレクト信号は、汎用されている信号であることから、前記転送順序を指定するべく新たに別な信号を準備することなく、前記転送順序の指定を実現することが可能となる。
［適用例５］
前記指定部は、前記転送順序の指定を、書込信号により行うことを特徴とする適用例３のデータ転送装置。
適用例５のデータ転送装置によれば、例えば、前記指定部は、前記転送順序の指定を前記書込信号により行い、また、当該書込信号は、汎用されている信号であることから、前記転送順序を指定するべく新たに別な信号を準備することなく、前記転送順序の指定を実現することが可能となる。
［適用例６］
前記データを変換する変換部を更に含み、
前記転送部は、前記変換部により変換されたデータを転送することを特徴とする適用例１又は２のデータ転送装置。
適用例６のデータ転送装置によれば、前記変換部は、前記データを変換し、前記転送部は、前記変換されたデータを転送することから、例えば、秘匿性等の観点から、前記変換前のデータをそのままの形式で転送することが好ましくないような属性を有する場合であっても、前記データを前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置へ転送することが可能となる。
［適用例７］
前記変換部は、前記データに暗号を施すことを特徴とする適用例６のデータ転送装置。
適用例７のデータ転送装置によれば、例えば、前記変換部は、前記データに暗号を施すことから、前記転送部は、前記暗号化されたデータを転送することができ、これにより、前記データの秘匿性を維持することが可能となる。
［適用例８］
前記変換部は、前記データのエンディアンを変更することを特徴とする適用例６のデータ転送装置。
適用例８のデータ転送装置によれば、前記変換部は、前記データのエンディアンを変更することから、例えば、前記データの本来のエンディアンが、ＣＰＵが使用するのに適した形式でない場合であっても、前記データの前記エンディアンの変更により当該ＣＰＵが使用するのに適した形式に合わせることができることから、当該ＣＰＵにとって転送後のデータを使用し易くすることが可能となる。
［適用例９］
前記変換部は、前記データのエンディアンをビッグ・エンディアンへ変更することを特徴とする適用例８のデータ転送装置。
適用例９のデータ転送装置によれば、前記データのエンディアンをビッグ・エンディアンへ変更することから、前記データを、ＳＰＡＲＣ（登録商標）のようなＣＰＵにとって転送後のデータを使用し易くすることが可能となる。
［適用例１０］
前記変換部は、前記データのエンディアンをリトル・エンディアンへ変更することを特徴とする適用例８のデータ転送装置。
適用例１０のデータ転送装置によれば、前記データのエンディアンをリトル・エンディアンへ変更することから、前記データを、Ｐｅｎｔｉｕｍ（登録商標）のようなＣＰＵにとって転送後のデータを使用し易くすることが可能となる。
［適用例１１］
前記変換部は、前記データにビット・シフトを施すことを特徴とする適用例６のデータ転送装置。
適用例１１のデータ転送装置によれば、前記変換部が、前記データにビット・シフトを施すことから、例えば、前記データを構成する複数のビットの位置をＣＰＵのデータ処理の都合上から規定される有効な桁位置へ移動することが可能となり、その結果、当該ＣＰＵにとって転送後のデータを使用し易くすることができる。
［適用例１２］
前記変換部は、前記データに左シフトを施すことを特徴とする適用例１１のデータ転送装置。
適用例１２のデータ転送装置によれば、前記変換部は前記データに左シフトを施すことから、例えば、前記データを構成するビットの桁数がＣＰＵの処理の観点から小さくても、左シフトが実行された後のデータを構成するビットの桁数を、当該ＣＰＵの処理上適するものとすることが可能となる。
［適用例１３］
前記変換部は、前記左シフトにより前記データを１０ビットから１６ビットへ変換することを特徴とする適用例１２のデータ転送装置。
適用例１３のデータ転送装置によれば、前記変換部は、前記左シフトにより前記データを１０ビットから１６ビットへ変換することから、例えば、ＣＰＵが１６ビット処理に好適なものである場合には、変換後のデータが、当該ＣＰＵにとって使用し易いものとすることが可能となる。
［適用例１４］
前記変換部は、前記データにサチュレーション付きの演算を施すことを特徴とする適用例６のデータ転送装置。
適用例１４のデータ転送装置によれば、前記変換部は、前記データにサチュレーション付きの演算を施すことから、例えば、前記データが、輝度及び明度を有する画像データ、又は、音量を有する音データである場合に、前記データが単なる演算を施された結果として、演算後のデータにより表される輝度や明度が予想しないレベルになってしまうこと、及び、当該演算後のデータにより表される音量が予想しないレベルになってしまうことを回避することが可能となり、その結果、転送後のデータを用いたＣＰＵの処理が無駄になってしまうという事態を回避することが可能となる。
［適用例１５］
前記変換部は、前記データにサチュレーション付きの加算を施すことを特徴とする適用例１４のデータ転送装置。
適用例１５のデータ転送装置によれば、前記変換部は、前記データにサチュレーション付きの加算を施すことから、例えば、前記データが単なる加算を施された結果として、加算後の結果である和の値が、有効値、例えば、ＦＦｈを上回ってしまい、それにより、例えば、０３ｈになってしまい、加算後のデータにより表される輝度や明度が予想しない小さいレベルになってしまうこと、及び、当該加算後のデータにより表される音量が予想しない小さいレベルになってしまうことを回避することが可能となり、その結果、転送後のデータを用いたＣＰＵの処理が無駄になってしまうという事態を回避することが可能となる。
［適用例１６］
前記変換部は、前記データにサチュレーション付きの減算を施すことを特徴とする適用例１４のデータ転送装置。
適用例１６のデータ転送装置によれば、前記変換部は、前記データにサチュレーション付きの減算を施すことから、減算後の結果である差の値が、有効値、例えば、００ｈを下回ってしまい、それにより、例えば、ＦＡｈになってしまい、それにより、減算後のデータにより表される輝度や明度が予想しない大きいレベルになってしまうこと、及び、当該減算後のデータにより表される音量が予想しない大きいレベルになってしまうことを回避することが可能となり、その結果、転送後のデータを用いたＣＰＵの処理が無駄になってしまうという事態を回避することが可能となる。
［適用例１７］
前記第１の転送先装置は、シリコン型記憶装置又は磁気型記憶装置であり、前記第２の転送先装置は、シリコン型記憶装置又は磁気型記憶装置であることを特徴とする適用例１又は２のデータ転送装置。
適用例１７のデータ転送装置によれば、前記第１の転送先装置は、シリコン型記憶装置又は磁気型記憶装置であり、前記第２の転送先装置は、シリコン型記憶装置又は磁気型記憶装置であり、これにより、第１の転送先装置及び第２の転送先装置がシリコン型記憶装置であるか磁気型記憶装置であるかを問わず、データ転送を行うことができる。
［適用例１８］
データの出力を受けるべき第１の出力先装置及び第２の出力先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の出力先装置及び前記第２の出力先装置の両装置を選択する選択部と、
前記データを前記選択された前記第１の出力先装置及び前記第２の出力先装置の両装置へ実質的に同時に出力する出力部と、を含むことを特徴とするデータ出力装置。
［適用例１９］
データの出力を受けるべき第１の出力先装置及び第２の出力先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の出力先装置及び前記第２の出力先装置の両装置を選択する選択部と、
前記データを前記選択された前記第１の出力先装置及び前記第２の出力先装置の両装置へ実質的に１回の出力命令で出力する出力部と、を含むことを特徴とするデータ出力装置。
適用例１８、適用例１９のデータ出力装置によれば、例えば、前記選択部は、前記第１の出力先装置及び前記第２の出力先装置の両方が割り当てられているアドレスを指定することにより、前記第１の出力先装置及び前記第２の出力先装置の両方を選択する。これにより、前記出力部は、前記第１の出力先装置及び前記第２の出力先装置の両方への前記データの出力を、実質的に同時に、換言すれば、実質的に、１回の出力命令で行うことができる。その結果、従来のような、前記データを前記第１の出力先装置へ出力し、更に、当該データを前記第１の出力先装置から前記第２の出力先装置へ出力するという、２回の連続的な出力を行うことを回避することができ、前記データの出力が終了するまでの所要時間を従来に比して短縮することが可能となる。
［適用例２０］
データの書き込みを受けるべき第１の書込先装置及び第２の書込先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の書込先装置及び前記第２の書込先装置の両装置を選択する選択部と、
前記データを前記選択された前記第１の書込先装置及び前記第２の書込先装置の両装置へ実質的に同時に書き込む書込部と、を含むことを特徴とするデータ処理装置。
［適用例２１］
データの書き込みを受けるべき第１の書込先装置及び第２の書込先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の書込先装置及び前記第２の書込先装置の両装置を選択する選択部と、
前記データを前記選択された前記第１の書込先装置及び前記第２の書込先装置の両装置へ実質的に１回の書込命令で書き込む書込部と、を含むことを特徴とするデータ処理装置。
適用例２０、適用例２１のデータ処理装置によれば、例えば、前記選択部は、前記第１の書込先装置及び前記第２の書込先装置の両方が割り当てられているアドレスを指定することにより、前記第１の書込先装置及び前記第２の書込先装置の両方を選択する。これにより、前記書込部は、前記第１の書込先装置及び前記第２の書込先装置の両方への前記データの転送を、実質的に同時に、換言すれば、実質的に、１回の書込命令で行うことができる。その結果、従来のような、前記データを、前記第１の書込先装置へ書き込み、更に、当該データを、前記第１の書込先装置から前記第２の書込先装置へ書き込むという、２回の連続的な書き込みを行うことを回避することができ、前記データの書き込みが終了するまでの所要時間を従来に比して短縮することが可能となる。
［適用例２２］
（１）転送元装置と、
（２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
（３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
（３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするデータ転送システム。
［適用例２３］
（１）転送元装置と、
（２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
（３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
（３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするデータ転送システム。
適用例２２、適用例２３のデータ転送システムによれば、例えば、前記データ転送装置の前記選択部は、前記第１の転送先装置及び前記第２の転送先装置の両方が割り当てられているアドレスを指定することにより、前記第１の転送先装置及び前記第２の転送先装置の両方を選択する。これにより、前記データ転送装置の前記転送部は、前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置の両方への前記データの転送を、実質的に同時に、換言すれば、実質的に、１回の転送命令で行うことができる。その結果、従来のような、前記データを前記転送元装置から前記第１の転送先装置へ転送し、更に、当該データを前記第１の転送先装置から前記第２の転送先装置へ転送するという、２回の連続的な転送を行うことを回避することができ、前記データの転送が終了するまでの所要時間を従来に比して短縮することが可能となる。
［適用例２４］
選択部と転送部とを有する転送装置のデータの転送を制御するデータ転送プログラムであって、
前記選択部に、転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択させる選択工程と、
前記転送部に、前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送させる転送工程と、を含むことを特徴とするデータ転送プログラム。
［適用例２５］
選択部と転送部とを有する転送装置のデータの転送を制御するデータ転送プログラムであって、
前記選択部に、転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択させる選択工程と、
前記転送部に、前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送させる転送工程と、を含むことを特徴とするデータ転送プログラム。
適用例２４、適用例２５のデータ転送プログラムによれば、例えば、前記選択工程は、前記第１の転送先装置及び前記第２の転送先装置の両方が割り当てられているアドレスを指定することにより、前記第１の転送先装置及び前記第２の転送先装置の両方を選択する。これにより、前記転送工程は、前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置の両方への前記データの転送を、実質的に同時に、換言すれば、実質的に、１回の転送命令で行うことができる。その結果、従来のような、前記データを前記転送元装置から前記第１の転送先装置へ転送し、更に、当該データを前記第１の転送先装置から前記第２の転送先装置へ転送するという、２回の連続的な転送を行うことを回避することができ、前記データの転送が終了するまでの所要時間を従来に比して短縮することが可能となる。
［適用例２６］
（１）車両の運転に関連する画像データを収集する収集装置と、
（２）前記収集装置から前記画像データの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
（３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
（３ｂ）前記収集装置から前記画像データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするドライブレコーダ。
［適用例２７］
（１）車両の運転に関連する画像データを収集する収集装置と、
（２）前記収集装置から前記画像データの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
（３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
（３ｂ）前記収集装置から前記画像データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするドライブレコーダ。
適用例２６、適用例２７のドライブレコーダによれば、例えば、前記選択部は、前記第１の転送先装置及び前記第２の転送先装置の両方が割り当てられているアドレスを指定することにより、前記第１の転送先装置及び前記第２の転送先装置の両方を選択する。これにより、前記転送部は、前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置の両方へ、前記車両の運転に関連する画像データを転送することを、実質的に同時に、換言すれば、実質的に、１回の転送命令で行うことができる。その結果、従来のような、前記データを前記転送元装置から前記第１の転送先装置へ転送し、更に、当該データを前記第１の転送先装置から前記第２の転送先装置へ転送するという、２回の連続的な転送を行うことを回避することができ、前記データの転送が終了するまでの所要時間を従来に比して短縮することが可能となる。
［適用例２８］
（１）転送元装置と、
（２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
（３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
（３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を有するデータ転送装置と、を含むことを特徴とする電子機器。
［適用例２９］
（１）転送元装置と、
（２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
（３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
（３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を有するデータ転送装置と、を含むことを特徴とする電子機器。
適用例２８、適用例２９の電子機器によれば、例えば、前記選択部は、前記第１の転送先装置及び前記第２の転送先装置の両方が割り当てられているアドレスを指定することにより、前記第１の転送先装置及び前記第２の転送先装置の両方を選択する。これにより、前記転送部は、前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置の両方への前記データの転送を、実質的に同時に、換言すれば、実質的に、１回の転送命令で行うことができる。その結果、従来のような、前記データを前記転送元装置から前記第１の転送先装置へ転送し、更に、当該データを前記第１の転送先装置から前記第２の転送先装置へ転送するという、２回の連続的な転送を行うことを回避することができ、前記データの転送が終了するまでの所要時間を従来に比して短縮することが可能となる。
［適用例３０］
転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択工程と、
前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送工程と、を含むことを特徴とするデータ転送方法。
［適用例３１］
転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択工程と、
前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送工程と、を含むことを特徴とするデータ転送方法。
適用例３０、適用例３１のデータ転送方法によれば、例えば、前記選択工程は、前記第１の転送先装置及び前記第２の転送先装置の両方が割り当てられているアドレスを指定することにより、前記第１の転送先装置及び前記第２の転送先装置の両方を選択する。これにより、前記転送工程は、前記転送元装置から前記第１の転送先装置及び前記第２の転送先装置の両方への前記データの転送を、実質的に同時に、換言すれば、実質的に、１回の転送命令で行うことができる。その結果、従来のような、前記データを前記転送元装置から前記第１の転送先装置へ転送し、更に、当該データを前記第１の転送先装置から前記第２の転送先装置へ転送するという、２回の連続的な転送を行うことを回避することができ、前記データの転送が終了するまでの所要時間を従来に比して短縮することが可能となる。

《実施例》
実施例のデータ転送システムについて図面を参照して説明する。

〈構成〉
図１は、実施例のデータ転送システムの構成を示す。実施例のデータ転送システムＳは、ＤＭＡ転送を制御するＤＭＡコントロールシステムであり、図１に示されるように、転送元装置（例えば、デジタルカメラ、ビデオカメラ、マイク、ハードディスク）であるＤＶから転送先装置（例えば、ＤＲＡＭ、ＳＲＡＭ）であるメモリＭ１及びＭ２へ、画像データ及び音データ等であるデータ、例えば、データＤＴ１を同時的にＤＭＡ転送を行うべく、ＣＰＵ１と、ＤＭＡＣ２と、装置ＤＶと、第１のメモリＭ１と、第２のメモリＭ２と、デコーダＤＥＣと、論理積素子ＡＮＤ１、ＡＮＤ２と、記憶部ＳＴと、を含み、これらは、基本的に、３２本（３２ビット）の線からなるアドレスバスＡＢ及び３２本（３２ビット）の線からなるデータバスＤＢにより接続されている。

ＣＰＵ１は、（Ａ）アドレスバスＡＢにアドレス信号を出力し、（Ｂ）データバスＤＢからデータの入力を受けまたデータバスＤＢへデータを出力し、換言すれば、データ転送を行い、（Ｃ）読み出し信号ＲＤを（どこに）出力し、（Ｄ）書き込み信号ＷＲを（どこに）出力する。ＣＰＵ１は、上記（Ａ）〜（Ｄ）の動作に加えて、ＤＭＡ転送をＤＭＡＣ２に指示すべく、ＤＭＡＣ２にＤＭＡ転送のための情報を通知する。「ＤＭＡ転送のための情報」とは、（１）転送元装置のアドレス、（２）転送先装置のアドレス、（３）転送すべきデータのサイズ、（４）その他のオプションをいう。例えば、装置ＤＶに記憶されているデータＤＴ１を、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」の両方へ転送することを想定すると、ＣＰＵ１は、当該ＤＭＡ転送のための情報として、（１）装置ＤＶのアドレス「ＡＤ＿ＤＶ」と、（２）第１のメモリＭ１及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」と、（３）転送すべきデータＤＴ１のサイズ（例えば、１０ＭＢ）を通知する。

第１のメモリＭ１及び第２のメモリＭ２の両メモリが割り当てられているアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」については、後述されるように、当該アドレス「ＡＤ＿Ｍ１＆Ｍ２」が指定されることにより、デコーダＤＥＣ及び論理積素子ＡＮＤ１、ＡＮＤ２が協働して「ロー（ｌｏｗ）」である、２つのチップセレクト信号ＣＳを第１のメモリＭ１及び第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１及び第２のメモリＭ２の両方が、ディスイネーブル状態（動作しない状態）からイネーブル状態（動作する状態）へ遷移する（ロー・アクティブ（ｌｏｗ ａｃｔｉｖｅ）の場合）。以下では、「ロー」と「０」とは同義であり、また、「ハイ（ｈｉｇｈ）」と「１」とは同義である。

図２は、実施例のＤＭＡＣの構成を示す。ＤＭＡＣ２は、ＣＰＵ１に代わってＤＭＡ転送を行う。図２に示されるように、ＤＭＡＣ２は、選択部Ｄ１と、転送部Ｄ２と、指定部Ｄ３と、変換部Ｄ４とを有する。

選択部Ｄ１は、アドレスバスＡＢに接続されており、アドレスバスＡＢにアドレス信号を出力することによって装置ＤＶ、第１のメモリＭ１、第２のメモリＭ２、又は、第１のメモリＭ１及び第２のメモリＭ２の両方を選択する。より具体的には、選択部Ｄ１は、アドレスバスＡＢ上でアドレス信号により装置ＤＶのアドレス「ＡＤ＿ＤＶ」を指定することによって装置ＤＶを選択し、アドレスバスＡＢ上でアドレス信号により第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１」を指定することによって第１のメモリＭ１を選択し、アドレスバスＡＢ上でアドレス信号により第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２」を指定することによって第２のメモリＭ２を選択し、アドレスバスＡＢ上でアドレス信号により第１、第２のメモリのアドレス「ＡＤ＿Ｍ１＆Ｍ２」を指定することによって第１のメモリＭ１及び第２のメモリＭ２の両方を選択する。

転送部Ｄ２は、データバスＤＢに接続されており、データバスＤＢを介してデータ転送を行う。より具体的には、データバスＤＢを介して装置ＤＶから第１のメモリＭ１へデータ転送を行い、データバスＤＢを介して装置ＤＶから第２のメモリＭ２へデータ転送を行い、または、データバスＤＢを介して装置ＤＶから第１のメモリＭ１及び第２のメモリＭ２の両方へデータ転送を行う。

指定部Ｄ３は、読み出し信号ＲＤ及び書き込み信号ＷＲを出力する。指定部Ｄ３は、より具体的には、例えば、読み出し信号ＲＤを装置ＤＶに出力することにより、装置ＤＶからのデータ読み出しを行い、また、書き込み信号ＷＲを第１のメモリＭ１へ出力することにより、第１のメモリＭ１へのデータ書き込みを行い、書き込み信号ＷＲを第２のメモリＭ２へ出力することにより、第２のメモリＭ２へのデータ書き込みを行い、書き込み信号ＷＲを第１のメモリＭ１及び第２のメモリＭ２の両方へ出力することにより、第１のメモリＭ１及び第２のメモリＭ２へのデータ書き込みを行う。

指定部Ｄ３は、また、アドレスバスＡＢに接続されており、データ転送先にデータを転送する順序を指定する。より具体的には、指定部Ｄ３は、アドレスバスＡＢへアドレス信号を出力することによってデコーダＤＥＣからチップセレクト信号ＣＳを、装置ＤＶ、第１のメモリＭ１、第２のメモリＭ２のいずれに出力すべきかを決定する。ここで、アドレスバスＡＢにアドレス信号を出力する点については、選択部Ｄ１と指定部Ｄ３とは、実質的に同一に機能している。

指定部Ｄ３は、アドレスバスＡＢにアドレス「ＡＤ＿Ｍ１（１）」（例えば、上位ビットＡＤ３１は「０」であり、上位ビットＡＤ３０は「１」である。）を出力する。これにより、デコーダＤＥＣは、上位ビットＡＤ３１の値「０」及びＡＤ３０の値「１」をデコードする。その結果として、端子Ｔ（Ｍ１）から「０」を出力し、端子Ｔ（Ｍ２）から「１」を出力し、端子Ｔ（Ｍ１＆Ｍ２）から「１」を出力する。これにより、論理積素子ＡＮＤ１は、「ロー」であるチップセレクト信号ＣＳを第１のメモリＭ１に出力し、論理積素子ＡＮＤ２は、「ハイ」であるチップセレクト信号ＣＳを第２のメモリＭ２に出力する。この結果、第１のメモリＭ１のみがイネーブル状態になる。

指定部Ｄ３は、アドレスバスＡＢにアドレス「ＡＤ＿Ｍ２（１）」（例えば、上位ビットＡＤ３１は「１」であり、上位ビットＡＤ３０は「０」である。）を出力することにより、デコーダＤＥＣは、上位ビットＡＤ３１の値「１」及びＡＤ３０の値「０」をデコードし、その結果として、端子Ｔ（Ｍ１）から「１」を出力し、端子Ｔ（Ｍ２）から「０」を出力し、端子Ｔ（Ｍ１＆Ｍ２）から「１」を出力し、これにより、論理積素子ＡＮＤ１は、「ハイ」であるチップセレクト信号ＣＳを第１のメモリＭ１に出力し、論理積素子ＡＮＤ２は、「ロー」であるチップセレクト信号ＣＳを第２のメモリＭ２に出力し、この結果、第２のメモリＭ２のみがイネーブル状態になる。

指定部Ｄ３は、アドレスバスＡＢにアドレス「ＡＤ＿Ｍ１（１）」（例えば、上位ビットＡＤ３１は「０」であり、上位ビットＡＤ３０は「０」である。）を出力することにより、デコーダＤＥＣは、上位ビットＡＤ３１の値「０」及びＡＤ３０の値「０」をデコードし、その結果として、端子Ｔ（Ｍ１）から「１」を出力し、端子Ｔ（Ｍ２）から「１」を出力し、端子Ｔ（Ｍ１＆Ｍ２）から「０」を出力し、これにより、論理積素子ＡＮＤ１は、「ロー」であるチップセレクト信号ＣＳを第１のメモリＭ１に出力し、論理積素子ＡＮＤ２は、「ロー」であるチップセレクト信号ＣＳを第２のメモリＭ２に出力し、この結果、第１のメモリＭ１及び第２のメモリＭ２の両方がイネーブル状態になる。

また、第１のメモリＭ１及び第２のメモリＭ２の両方に略同時にデータ転送を行うことに代えて、第１のメモリＭ１へ転送した後に、当該転送に引き続き、第２のメモリＭ２へ転送すること、及び、第２のメモリＭ２へ転送した後に、当該転送に引き続き、第１のメモリＭ１へ転送する。詳細については、変形例として説明する。

変換部Ｄ４は、データの形式を変換する。変換部Ｄ４は、より具体的には、（１）変換の特殊態様として、何らの変換を行わず、（２）データを暗号化し、（３）データのエンディアンを変更し、例えば、ビッグ・エンディアン又はリトル・エンディアンへ変更し、（４）データにビット・シフトを施し、例えば、データを左シフトすることにより１０ビットから１６ビットへ変換し、（５）データにサチュレーション付きの演算を施し、例えば、データにサチュレーション付きの加算又はサチュレーション付きの減算を行う。実施例では、変換部Ｄ４は、上記の（１）のように、何らの変換を行わず、他方で、上記の（２）〜（５）の変換については、変形例で説明する。

図１に戻り、装置ＤＶは、例えば、デジタルカメラ、ビデオカメラ（画像入力装置）、マイク（音入力装置）、ハードディスク（磁気型記憶装置）であり、転送元装置として機能する。他方で、第１のメモリＭ１及び第２のメモリＭ２は、例えば、ＳＲＡＭ、ＤＲＡＭ等のシリコン型記憶装置であり、転送先装置として機能する。ここで、上記したように、第１のメモリＭ１は、第１のメモリＭ１に印加されるチップセレクト信号ＣＳが「ハイ」であるときには、ディスイネーブル状態にあり、即ち、何らの動作（読み出し動作、書き込み動作）を行わず、他方で、当該チップセレクト信号ＣＳが「ロー」であるときには、イネーブル状態にあり、即ち、前記動作を行う（ロー・アクティブの場合）。同様にして、第２のメモリＭ２は、第２のメモリＭ２に印加されるチップセレクト信号ＣＳが「ハイ」であるときには、ディスイネーブル状態にあり、即ち、何らの動作（読み出し動作、書き込み動作）を行わず、他方で、当該チップセレクト信号ＣＳが「ロー」であるときには、イネーブル状態にあり、即ち、前記動作を行う（ロー・アクティブの場合）。

装置ＤＶは、アドレス「ＡＤ＿ＤＶ」が割り当てられており、当該アドレス「ＡＤ＿ＤＶ」は、データの読み出し及びデータの書き込みを行うために指定すべきアドレスである。例えば、装置ＤＶから当該装置ＤＶに記憶されているデータＤＴ１を読み出すときにはアドレス「ＡＤ＿ＤＶ」が指定され、装置ＤＶから当該装置ＤＶに記憶されているデータＤＴ２を読み出すときにもアドレス「ＡＤ＿ＤＶ」が指定され、装置ＤＶから当該装置ＤＶに記憶されているデータＤＴ３を読み出すときにもアドレス「ＡＤ＿ＤＶ」が指定される。他方で、装置ＤＶにデータＤＴ１を書き込むときにはアドレス「ＡＤ＿ＤＶ」が指定され、装置ＤＶにデータＤＴ２を書き込むときにもアドレス「ＡＤ＿ＤＶ」が指定され、装置ＤＶにデータＤＴ３を書き込むときにもアドレス「ＡＤ＿ＤＶ」が指定される。

なお、装置ＤＶは、アドレスバスＡＢ上に出力されたアドレス信号がデコーダＤＥＣによってデコードされた結果であるチップセレクト信号（論理積素子ＡＮＤ１、ＡＮＤ２から出力されるチップセレクト信号ＣＳとは異なるチップセレクト信号）によって、ディスイネーブル状態及びイネーブル状態の切り換えが可能であるところ、本実施例では、第１のメモリＭ１及び第２のメモリＭ２の動作に関する説明及び理解を容易にすべく、装置ＤＶは、常時、イネーブル状態にあることを想定する。

第１のメモリＭ１及び第２のメモリＭ２は、基本的に、ディスイネーブル状態にあり、換言すれば、基本的には、読み出し動作及び書き込み動作を行っていない状態になる。

第１のメモリＭ１は、アドレス「ＡＤ＿Ｍ１（１）」、「ＡＤ＿Ｍ１（２）」、「ＡＤ＿Ｍ１（３）」、．．．が割り当てられており、当該アドレス「ＡＤ＿Ｍ１（１）」、「ＡＤ＿Ｍ１（２）」、「ＡＤ＿Ｍ１（３）」、．．．は、第１のメモリＭ１にデータの読み出し及び書き込みを行うために指定すべき個々のアドレスである。

例えば、第１のメモリＭ１から当該第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」に記憶されているデータＤＴ１を読み出すときには、選択部Ｄ１は、アドレス「ＡＤ＿Ｍ１（１）」を指定し、第１のメモリＭ１から当該第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（２）」に記憶されているデータＤＴ２を読み出すときにはアドレス「ＡＤ＿Ｍ１（２）」を指定し、第１のメモリＭ１から当該第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（３）」に記憶されているデータＤＴ３を読み出すときには、アドレス「ＡＤ＿Ｍ１（３）」を指定する。他方で、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」にデータＤＴ１を書き込むときには、アドレス「ＡＤ＿Ｍ１（１）」を指定し、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（２）」にデータＤＴ２を書き込むときには、アドレス「ＡＤ＿Ｍ１（２）」を指定し、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（３）」にデータＤＴ３を書き込むときには、アドレス「ＡＤ＿Ｍ１（３）」を指定する。

第２のメモリＭ２は、アドレス「ＡＤ＿Ｍ２（１）」、「ＡＤ＿Ｍ２（２）」、「ＡＤ＿Ｍ２（３）」、．．．が割り当てられており、当該アドレス「ＡＤ＿Ｍ２（１）」、「ＡＤ＿Ｍ２（２）」、「ＡＤ＿Ｍ２（３）」、．．．は、第２のメモリＭ２にデータの読み出し及びデータの書き込みを行うために指定すべき個々のアドレスである。

例えば、第２のメモリＭ２から当該第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」に記憶されているデータＤＴ１を読み出すときにはアドレス「ＡＤ＿Ｍ２（１）」を指定し、第２のメモリＭ２から当該第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（２）」に記憶されているデータＤＴ２を読み出すときにはアドレス「ＡＤ＿Ｍ２（２）」を指定し、第２のメモリＭ２から当該第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（３）」に記憶されているデータＤＴ３を読み出すときには、アドレス「ＡＤ＿Ｍ２（３）」を指定する。他方で、第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」にデータＤＴ１を書き込むときには、アドレス「ＡＤ＿Ｍ２（１）」を指定し、第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（２）」にデータＤＴ２を書き込むときには、アドレス「ＡＤ＿Ｍ２（２）」を指定し、第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（３）」にデータＤＴ３を書き込むときには、アドレス「ＡＤ＿Ｍ２（３）」を指定する。

第１のメモリＭ１及び第２のメモリＭ２は、アドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」、アドレス「ＡＤ＿Ｍ１（２）＆Ｍ２（２）」、アドレス「ＡＤ＿Ｍ１（３）＆Ｍ２（３）」、．．．が割り当てられており、第１のメモリＭ１及び第２のメモリＭ２にデータの読み出し及びデータの書き込みを行うために指定すべき個々のアドレスである。

例えば、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」の両方にデータＤＴ１を同時的に書き込むときには、アドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を指定し、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（２）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（２）」の両方に同時的にデータＤＴ２を書き込むときには、アドレス「ＡＤ＿Ｍ１（２）＆Ｍ２（２）」を指定し、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（３）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（３）」の両方に同時的にデータＤＴ３を書き込むときには、アドレス「ＡＤ＿Ｍ１（３）＆Ｍ２（３）」を指定する。

デコーダＤＥＣは、ＣＰＵ１及びＤＭＡＣ２のいずれかからアドレスバスＡＢによりアドレスの指定を受け、論理積素子ＡＮＤ１、ＡＮＤ２と協働して、第１のメモリＭ１、第２のメモリＭ２を選択する。

より具体的には、デコーダＤＥＣは、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」を選択すべくアドレス「ＡＤ＿Ｍ１（１）」の指定を受けると、当該アドレス「ＡＤ＿Ｍ１（１）」の上位２ビット（ＡＤ３１「０」、ＡＤ３０「１」）をデコードし、当該デコードの結果として、チップセレクト信号ＣＳがロー・アクティブ（ｌｏｗ ａｃｔｉｖｅ）であるという動作原理に従って、端子Ｔ（Ｍ１）から、「ロー」の信号Ｓ（Ｍ１）を出力し、端子Ｔ（Ｍ２）から、「ハイ」の信号Ｓ（Ｍ２）を出力し、端子Ｔ（Ｍ１＆Ｍ２）から、「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を出力する。論理積素子ＡＮＤ１、ＡＮＤ２は、「ロー」である信号Ｓ（Ｍ１）、「ハイ」である信号Ｓ（Ｍ２）、「ハイ」である信号Ｓ（Ｍ１＆Ｍ２）に論理積を施すことにより、論理積素子ＡＮＤ１は、「ロー」であるチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、他方で、論理積素子ＡＮＤ２は、「ハイ」であるチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１のみがイネーブル状態になる。

デコーダＤＥＣは、また、第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」を選択すべくアドレス「ＡＤ＿Ｍ２（１）」の指定を受けると、当該アドレス「ＡＤ＿Ｍ２（１）」の上位２ビット（ＡＤ３１「１」、ＡＤ３０「０」）をデコードし、当該デコードの結果として、チップセレクト信号ＣＳがロー・アクティブ（ｌｏｗ ａｃｔｉｖｅ）であるという動作原理に従って、端子Ｔ（Ｍ１）から、「ハイ」の信号Ｓ（Ｍ１）を出力し、端子Ｔ（Ｍ２）から、「ロー」の信号Ｓ（Ｍ２）を出力し、端子Ｔ（Ｍ１＆Ｍ２）から、「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を出力する。論理積素子ＡＮＤ１、ＡＮＤ２は、「ハイ」である信号Ｓ（Ｍ１）、「ロー」である信号Ｓ（Ｍ２）、「ハイ」である信号Ｓ（Ｍ１＆Ｍ２）に論理積を施すことにより、論理積素子ＡＮＤ１は、「ハイ」であるチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、他方で、論理積素子ＡＮＤ２は、「ロー」であるチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第２のメモリＭ２のみがイネーブル状態になる。

デコーダＤＥＣは、更に、第１のメモリＭ１及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」の両方を選択すべくアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」の指定を受けると、当該アドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」の上位２ビット（ＡＤ３１「１」、ＡＤ３０「１」）をデコードし、当該デコードの結果として、端子Ｔ（Ｍ１）から、「ハイ」の信号Ｓ（Ｍ１）を出力し、端子Ｔ（Ｍ２）から、「ハイ」の信号Ｓ（Ｍ２）を出力し、端子Ｔ（Ｍ１＆Ｍ２）から、「ロー」の信号Ｓ（Ｍ１＆Ｍ２）を出力する。論理積素子ＡＮＤ１、ＡＮＤ２は、「ハイ」である信号Ｓ（Ｍ１）、「ハイ」である信号Ｓ（Ｍ２）、「ロー」である信号Ｓ（Ｍ１＆Ｍ２）に論理積を施すことにより、論理積素子ＡＮＤ１は、「ロー」であるチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、かつ、論理積素子ＡＮＤ２もまた、「ロー」であるチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１及び第２のメモリＭ２の両方がイネーブル状態になる。

記憶部ＳＴは、例えば、ＥＥＰＲＯＭのような不揮発性メモリであり、プログラムＰＲを予め記憶している。プログラムＰＲは、ＣＰＵ１が行うべき処理、より正確には、ＣＰＵ１自身が直接行うべき処理、及び、ＣＰＵ１からの指示の下にＤＭＡＣ２が行うべき処理を規定している。

〈動作１〉
図３は、実施例のデータ転送システムの動作を示すフローチャートである。以下、実施例のデータ転送システムの動作１について図３のフローチャートを参照して説明する。動作の説明及び理解を容易にすべく、装置ＤＶは、予め、データＤＴ１を記憶しており、第１のメモリＭ１は、データＤＴ１を何ら記憶しておらず、他方で、装置ＤＶから、当該装置ＤＶに記憶されている前記データＤＴ１を、第１のメモリＭ１（１）へ転送する必要が生じたことを想定する。

ステップＳ１１：装置ＤＶからデータＤＴ１を第１のメモリＭ１（１）へ転送する必要が生じると、ＣＰＵ１は、ＤＭＡＣ２に当該データ転送の実行を命令する。ＣＰＵ１は、より具体的には、ＤＭＡＣ２に前記データ転送を実行させるべく、装置ＤＶから第１のメモリＭ１（１）へのデータＤＴ１を転送するための情報、即ち、装置ＤＶのアドレス「ＡＤ＿ＤＶ」と、第１のメモリＭ１（１）のアドレス「ＡＤ＿Ｍ１（１）」と、データＤＴ１のサイズとをＤＭＡＣ２に通知する。

ステップＳ１２：前記命令を受けると、ＤＭＡＣ２では、選択部Ｄ１は、アドレスバスＡＢ上で装置ＤＶのアドレス「ＡＤ＿ＤＶ」を指定し、即ち、装置ＤＶを選択し、かつ、指定部Ｄ３は、読み出し信号ＲＤを出力する。これにより、装置ＤＶは、データバスＤＢ上に、データＤＴ１を出力する。

ステップＳ１３：上記した装置ＤＶの選択に引き続き、選択部Ｄ１は、アドレスバスＡＢ上に第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」を指定し、即ち、第１のメモリＭ１を選択し、指定部Ｄ３は、書き込み信号ＷＲを出力する。当該指定を受けると、デコーダＤＥＣは、アドレスバスＡＢ上のアドレス信号のうち上位ビットＡＤ３１、ＡＤ３０をデコードし、その結果として、端子Ｔ（Ｍ１）から「ロー」の信号Ｓ（Ｍ１）を出力し、端子Ｔ（Ｍ２）から「ハイ」の信号Ｓ（Ｍ２）を出力し、端子Ｔ（Ｍ１＆Ｍ２）から「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を出力する。論理積素子ＡＮＤ１は、「ロー」の信号Ｓ（Ｍ１）及び「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を受けると、「ロー」のチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、他方で、論理積素子ＡＮＤ２は、「ハイ」の信号Ｓ（Ｍ２）及び「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を受けると、「ハイ」のチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１は選択され、第２のメモリＭ２は選択されず、換言すれば、第１のメモリＭ１は、ディスイネーブル状態からイネーブル状態に遷移し、対照的に、第２のメモリＭ２は、ディスイネーブル状態に維持される。更に、前記選択されたことに加えて、前記書き込み信号ＷＲを受けると、第１のメモリＭ１は、書き込みの動作をすべきと認識する。

ステップＳ１４：ＤＭＡＣ２では、転送部Ｄ２が、書き込み信号ＷＲが出力されている間に、データバスＤＢ上に存在するデータＤＴ１を第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」に書き込む。その後、ＤＭＡＣ２は、アドレスバスＡＢ上に第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」を示すアドレス信号を出力すること、及び、書き込み信号ＷＲを出力することを終了し、この結果、第１のメモリＭ１は、イネーブル状態からディスイネーブル状態へ遷移する。これにより、装置ＤＶから第１のメモリＭ１へのデータＤＴ１の転送が完了する。

〈動作２〉
図４は、実施例のデータ転送システムの動作を示すフローチャートである。以下、実施例のデータ転送システムの動作２について図４のフローチャートを参照して説明する。動作の説明及び理解を容易にすべく、装置ＤＶは、予め、データＤＴ１を記憶しており、第２のメモリＭ２は、データＤＴ１を何ら記憶しておらず、他方で、装置ＤＶから、当該装置ＤＶに記憶されている前記データＤＴ１を、第２のメモリＭ２（１）へ転送する必要が生じたことを想定する。

ステップＳ２１：装置ＤＶからデータＤＴ１を第２のメモリＭ２（１）へ転送する必要が生じると、ＣＰＵ１は、ＤＭＡＣ２に当該データ転送の実行を命令する。ＣＰＵ１は、より具体的には、ＤＭＡＣ２に前記データ転送を実行させるべく、装置ＤＶから第２のメモリＭ２（１）へのデータＤＴ１を転送するための情報、即ち、装置ＤＶのアドレス「ＡＤ＿ＤＶ」と、第２のメモリＭ２（１）のアドレス「ＡＤ＿Ｍ２（１）」と、データＤＴ１のサイズとを通知する。

ステップＳ２２：前記命令を受けると、ＤＭＡＣ２では、選択部Ｄ１は、アドレスバスＡＢ上に装置ＤＶのアドレス「ＡＤ＿ＤＶ」を指定し、即ち、装置ＤＶを選択し、かつ、指定部Ｄ３は、読み出し信号ＲＤを出力する。これにより、装置ＤＶは、データバスＤＢ上に、データＤＴ１を出力する。

ステップＳ２３：上記した装置ＤＶの選択に引き続き、選択部Ｄ１は、アドレスバスＡＢ上に第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」を指定し、即ち、第２のメモリＭ２を選択し、指定部Ｄ３は、書き込み信号ＷＲを出力する。当該指定を受けると、デコーダＤＥＣは、アドレスバスＡＢ上のアドレス信号のうち上位ビットＡＤ３１、ＡＤ３０をデコードし、その結果として、端子Ｔ（Ｍ１）から「ハイ」の信号Ｓ（Ｍ１）を出力し、端子Ｔ（Ｍ２）から「ロー」の信号Ｓ（Ｍ２）を出力し、端子Ｔ（Ｍ１＆Ｍ２）から「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を出力する。論理積素子ＡＮＤ１は、「ハイ」の信号Ｓ（Ｍ１）及び「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を受けると、「ハイ」のチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、他方で、論理積素子ＡＮＤ２は、「ロー」の信号Ｓ（Ｍ２）及び「ハイ」の信号Ｓ（Ｍ１＆Ｍ２）を受けると、「ロー」のチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１は選択されず、第２のメモリＭ２は選択され、換言すれば、第１のメモリＭ１は、イネーブル状態に維持され、対照的に、第２のメモリＭ２は、ディスイネーブル状態からイネーブル状態に遷移する。更に、前記選択されたことに加えて、前記書き込み信号ＷＲを受けると、第２のメモリＭ２は、書き込みの動作をすべきと認識する。

ステップＳ２４：ＤＭＡＣ２では、転送部Ｄ２が、書き込み信号ＷＲが出力されている間に、データバスＤＢ上に存在するデータＤＴ１を第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」に書き込む。その後、ＤＭＡＣ２は、アドレスバスＡＢ上に第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」を示すアドレス信号を出力すること、及び、書き込み信号ＷＲを出力することを終了し、この結果、第２のメモリＭ２は、イネーブル状態からディスイネーブル状態へ遷移する。これにより、装置ＤＶから第２のメモリＭ２へのデータＤＴ１の転送が完了する。

〈動作３〉
図５は、実施例のデータ転送システムの動作を示すフローチャートである。以下、実施例のデータ転送システムの動作３について図５のフローチャートを参照して説明する。動作の説明及び理解を容易にすべく、装置ＤＶは、予め、データＤＴ１を記憶しており、第１のメモリＭ１及び第２のメモリＭ２は、データＤＴ１を何ら記憶しておらず、他方で、装置ＤＶから、当該装置ＤＶに記憶されている前記データＤＴ１を、第１のメモリＭ１（１）及び第２のメモリＭ２（１）へ転送する必要が生じたこと、例えば、装置ＤＶに動作上の障害が発生するおそれがあり、しかも、データＤＴ１を、バックアップの観点から、第１のメモリＭ１及び第２のメモリＭ２の両方にしかも短時間内で保存する必要が生じたことを想定する。

ステップＳ３１：装置ＤＶからデータＤＴ１を第１のメモリＭ１（１）及び第２のメモリＭ２（１）へ転送する必要が生じると、ＣＰＵ１は、ＤＭＡＣ２に当該データ転送の実行を命令する。ＣＰＵ１は、より具体的には、ＤＭＡＣ２に前記データ転送を実行させるべく、装置ＤＶから第１のメモリＭ１（１）及び第２のメモリＭ２（１）へのデータＤＴ１を転送するための情報、即ち、装置ＤＶのアドレス「ＡＤ＿ＤＶ」と、第１のメモリＭ１（１）及び第２のメモリＭ２（１）のアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」と、データＤＴ１のサイズとを通知する。

ステップＳ３２：前記命令を受けると、ＤＭＡＣ２では、選択部Ｄ１は、アドレスバスＡＢ上に装置ＤＶのアドレス「ＡＤ＿ＤＶ」を指定し、即ち、装置ＤＶを選択し、かつ、指定部Ｄ３は、読み出し信号ＲＤを出力する。これにより、装置ＤＶは、データバスＤＢ上に、データＤＴ１を出力する。

ステップＳ３３：上記した装置ＤＶの選択に引き続き、選択部Ｄ１は、アドレスバスＡＢ上に第１のメモリＭ１及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を指定し、即ち、第１のメモリＭ１及び第２のメモリＭ２を選択し、指定部Ｄ３は、書き込み信号ＷＲを出力する。当該指定を受けると、デコーダＤＥＣは、アドレスバスＡＢ上のアドレス信号のうち上位ビットＡＤ３１、ＡＤ３０をデコードし、その結果として、端子Ｔ（Ｍ１）から「ハイ」の信号Ｓ（Ｍ１）を出力し、端子Ｔ（Ｍ２）から「ハイ」の信号Ｓ（Ｍ２）を出力し、端子Ｔ（Ｍ１＆Ｍ２）から「ロー」の信号Ｓ（Ｍ１＆Ｍ２）を出力する。論理積素子ＡＮＤ１は、「ハイ」の信号Ｓ（Ｍ１）及び「ロー」の信号Ｓ（Ｍ１＆Ｍ２）を受けると、「ロー」のチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、同様に、論理積素子ＡＮＤ２は、「ハイ」の信号Ｓ（Ｍ２）及び「ロー」の信号Ｓ（Ｍ１＆Ｍ２）を受けると、「ロー」のチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１は選択され、また、第２のメモリＭ２も選択され、換言すれば、第１のメモリＭ１は、ディスイネーブル状態からイネーブル状態に遷移し、第２のメモリＭ２は、同様にして、ディスイネーブル状態からイネーブル状態に遷移する。更に、前記選択されたことに加えて、前記書き込み信号ＷＲを受けると、第１のメモリＭ１及び第２のメモリＭ２は、書き込みの動作をすべきと認識する。

ステップＳ３４：ＤＭＡＣ２では、転送部Ｄ２が、書き込み信号ＷＲが出力されている間に、データバスＤＢ上に存在するデータＤＴ１を第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」に書き込む。その後、ＤＭＡＣ２は、アドレスバスＡＢ上に第１のメモリＭ１及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を示すアドレス信号を出力すること、及び、書き込み信号ＷＲを出力することを終了し、この結果、第１のメモリＭ１及び第２のメモリＭ２は、イネーブル状態からディスイネーブル状態へ遷移する。これにより、装置ＤＶから第１のメモリＭ１及び第２のメモリＭ２へのデータＤＴ１の転送が完了する。

〈効果〉
上述したように、実施例のデータ転送システムＳでは、特に、実施例のデータ転送システムＳの動作３では、ステップＳ３３で、ＤＭＡＣ２が、アドレスバスＡＢによりアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を選択し、かつ、指定部Ｄ３が、書き込み信号ＷＲを出力すると、デコーダＤＥＣによるアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」のデコードの結果を受けて、論理積素子ＡＮＤ１が、「ロー」のチップセレクト信号ＣＳを第１のメモリＭ１へ出力し、また、論理積素子ＡＮＤ２も、「ロー」のチップセレクト信号ＣＳを第２のメモリＭ２へ出力する。これにより、第１のメモリＭ１及び第２のメモリＭ２が略同時に選択されることから、ステップＳ３４で、装置ＤＶから第１のメモリＭ１及び第２のメモリＭ２の両方へデータＤＴ１を実質的に同時に転送することが可能となり、換言すれば、ステップＳ３１における、ＣＰＵ１からＤＭＡＣ２へなされる、実質的に１回のデータ転送命令により、第１のメモリＭ１及び第２のメモリＭ２の両方へデータＤＴ１を転送することが可能となる。

《変形例１》
図６は、変形例１のデータ転送システムの構成の一部を示す。変形例１のデータ転送システムは、基本的に、実施例のデータ転送システムＳ（図１に図示。）と同様な構成を有する。他方で、書き込み信号ＷＲが、第１のメモリＭ１及び第２のメモリＭ２の両方に直接入力されている実施例のデータ転送システムＳと異なり、変形例１のデータ転送システムでは、図６に示されるように、書き込み信号ＷＲが、第１のメモリＭ１には直接入力されているものの、第２のメモリＭ２には、遅延素子ＤＬを介して入力されており、即ち、書き込み信号ＷＲは、第１のメモリＭ１及び第２のメモリＭ２の両方へ同時に入力されるのではなく、第１のメモリＭ１へ入力された後、遅延素子ＤＬ分だけ遅れて第２のメモリＭ２へ入力される。

変形例１のデータ転送システムでは、実施例のデータ転送システムＳの動作３と同様に、上述したステップＳ３１及びステップＳ３２と同様な動作を行う。当該動作に引き続き、ステップＳ３３で、選択部Ｄ１は、アドレスバスＡＢ上に第１のメモリＭ１及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を選択することにより、デコーダＤＥＣ及び論理積素子ＡＮＤ１、ＡＮＤ２の協働により「ロー」のチップセレクト信号ＣＳが第１のメモリＭ１及び第２のメモリＭ２の各々に入力され、即ち、第１のメモリＭ１及び第２のメモリＭ２の両方が選択され、第１のメモリＭ１及び第２のメモリＭ２は、ディスイネーブル状態からイネーブル状態に遷移する。

更に、指定部Ｄ３は、書き込み信号ＷＲを出力する。ここで、上記したように、当該書き込み信号ＷＲは、第１のメモリＭ１へ先に入力され、第２のメモリＭ２へは遅延素子ＤＬ分だけ遅れて入力される。これにより、ステップＳ３４で、転送部Ｄ２は、データバスＤＢ上のデータＤＴ１を、書き込み動作の準備が先に完了している第１のメモリＭ１に書き込み、その後で、書き込み動作の準備が後に完了した第２のメモリＭ２に書き込む。

上述したように、変形例１のデータ転送システムでは、実施例のデータ転送システムＳと異なり、第１のメモリＭ１へのデータＤＴ１の転送を先に行い、第２のメモリＭ２へのデータＤＴ１の転送を、遅延素子ＤＬの遅延時間分だけ遅れて行うことによっても、実施例のデータ転送システムＳと同様に、第１のメモリＭ１及び第２のメモリＭ２へのデータＤＴ１の転送を、実質的に同時に、換言すれば、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

《変形例２》
図７は、変形例２のデータ転送システムの構成の一部を示す。変形例２のデータ転送システムは、基本的に、実施例のデータ転送システムＳ（図１に図示。）と同様な構成を有する。他方で、実施例のデータ転送システムＳと異なり、変形例２のデータ転送システムでは、端子Ｔ（Ｍ１＆Ｍ２）と論理積素子ＡＮＤ２の一方の入力端との間に、遅延素子ＤＬが設けられている。これにより、変形例２のデータ転送システムでは、論理積素子ＡＮＤ１から出力されるチップセレクト信号ＣＳが第１のメモリＭ１へ入力されるタイミングと、論理積素子ＡＮＤ２から出力されるチップセレクト信号ＣＳが第２のメモリＭ２へ入力されるタイミングと同時である実施例のデータ転送システムＳと異なり、図７に示されるように、論理積素子ＡＮＤ１から出力されるチップセレクト信号ＣＳが、先に、第１のメモリＭ１へ入力され、その後で、即ち、遅延素子ＤＬの遅延分だけ遅れて、論理積素子ＡＮＤ２から出力されるチップセレクト信号ＣＳが、第２のメモリＭ２へ入力される。換言すれば、第１のメモリＭ１が先にディスイネーブル状態からイネーブル状態へ遷移し、引き続いて、第２のメモリＭ２がディスイネーブル状態からイネーブル状態へ遷移する。

変形例２のデータ転送システムでは、実施例のデータ転送システムＳと同様に、より正確には、実施例のデータ転送システムＳの動作３と同様に、上記したステップＳ３１及びステップＳ３２と同様な動作を行う。当該動作に引き続き、ステップＳ３３で、選択部Ｄ１が、アドレスバスＡＢ上にアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を指定することに先立って、指定部Ｄ３は、書き込み信号ＷＲを出力する。

前記指定部Ｄ３による書き込み信号ＷＲの出力に引き続き、選択部Ｄ１は、アドレスバスＡＢ上にアドレス「ＡＤ＿Ｍ１（１）＆Ｍ２（１）」を指定することにより、最初に、論理積素子ＡＮＤ１から「ロー」のチップセレクト信号ＣＳが出力され、これにより、第１のメモリＭ１がディスイネーブル状態からイネーブル状態に遷移し、その後で、論理積素子ＡＮＤ２から「ロー」のチップセレクト信号ＣＳが出力され、これにより、第２のメモリＭ２がディスイネーブル状態からイネーブル状態に遷移する。この結果、ステップＳ３４で、転送部Ｄ２が、データバスＤＢ上のデータＤＴ１を、イネーブル状態への遷移が先に完了している第１のメモリＭ１に書き込み、当該書き込みに引き続き、イネーブル状態への遷移が後に完了した第２のメモリＭ２に書き込む。

上述したように、変形例２のデータ転送システムでは、実施例のデータ転送システムＳと異なり、第１のメモリＭ１へのデータＤＴ１の転送を先に行い、その後で、第２のメモリＭ２へのデータＤＴ１の転送を行うことによっても、実施例のデータ転送システムＳと同様に、第１のメモリＭ１及び第２のメモリＭ２へのデータＤＴ１の転送を、実質的に同時に、換言すれば、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

《変形例３》
変形例３のデータ転送システムについて説明する。変形例３のデータ転送システムでは、基本的に、実施例のデータ転送システムＳと同様な構成及び動作を有する。他方で、実施例のデータ転送システムＳと異なり、変形例３のデータ転送システムでは、変換部Ｄ４は、データＤＴ１に暗号化処理を施し、即ち、秘密鍵暗号化方式（例えば、ＤＥＳ、ＩＤＥＡ、ＦＥＡＬ、ＭＩＳＴＹ）又は公開鍵暗号化方式（例えば、ＲＳＡ、ＥｌＧａｍａｌ暗号、楕円曲線暗号）に従った暗号化処理を施す。

変形例３のデータ転送システムでは、実施例のデータ転送システムＳでのステップＳ３１、Ｓ３２を経てデータバスＤＢ上にデータＤＴ１が出力されると、ステップＳ３３で、ＤＭＡＣ２の変換部Ｄ４は、データＤＴ１について、例えば、ＣＰＵ１から予め付与されている公開鍵（図示せず。）を用いて楕円曲線暗号化方式に従って暗号化を施し、ステップＳ３４で、ＤＭＡＣ２中の転送部Ｄ２は、当該暗号化されたデータＤＴ１を、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」の両方に書き込む。

前記書き込みの後に、ＣＰＵ１が関わらないデータＤＴ１の転送が終了した後に、ＣＰＵ１は、例えば、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」のうち、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」から前記暗号化されたデータＤＴ１を読み出して用いようとする場合には、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」から前記暗号化されているデータＤＴ１を読み出し、当該暗号化されているデータＤＴ１を、ＣＰＵ１が予め秘密管理している、前記公開鍵に対応する秘密鍵を使って復号化することにより、前記データＤＴ１、即ち、暗号化される前のデータＤＴ１を再生する。

上記したように、変形例３のデータ転送システムでは、変換部Ｄ４がデータＤＴ１に暗号化を施すことによっても、実施例のデータ転送システムＳと同様に、第１のメモリＭ１及び第２のメモリＭ２へのデータＤＴ１の転送を、実質的に同時に、換言すれば、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となり、加えて、暗号化を行うことによって、データＤＴ１の秘匿性を維持することが可能となる。

《変形例４》
変形例４のデータ転送システムについて説明する。変形例４のデータ転送システムは、基本的に、実施例のデータ転送システムＳと同様な構成及び動作を有する。他方で、実施例のデータ転送システムＳと異なり、変換部Ｄ４は、データＤＴ１のエンディアン（データＤＴ１のデータ形式であり、例えば、データＤＴ１を第１のメモリＭ１に記憶するときの当該データＤＴ１のデータ形式、及び、データＤＴ１を第２のメモリＭ２に記憶するときの当該データＤＴ１のデータ形式）を変更する。

変換部Ｄ４は、図８に示されるように、例えば、「１Ａ」、「２Ｂ」、「３Ｃ」、「４Ｄ」（１６進法）からの４バイトからなるデータＤＴ１を、ビッグ・エンディアンの形式に従って、「１Ａ」、「２Ｂ」、「３Ｃ」、「４Ｄ」という順序に変換し（この例では、実質的には変換せず）、他方で、前記データＤＴ１を、リトル・エンディアンの形式に従って、「４Ｄ」、「３Ｃ」、「２Ｂ」、「１Ａ」という順序に変換する。

変形例４のデータ転送システムでは、実施例のデータ転送システムＳの動作３でのステップＳ３１、Ｓ３２、Ｓ３３を経てデータバスＤＢ上にデータＤＴ１が出力されると、ステップＳ３４で、変換部Ｄ４は、当該データＤＴ１をビッグ・エンディアン及びリトル・エンディアンに変更し、当該変更の後、転送部Ｄ２は、ビッグ・エンディアンに変更されたデータＤＴ１を第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」に書き込み、当該書き込みに引き続き、リトル・エンディアンに変更されたデータＤＴ１を第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」に書き込む。

上記したように、変形例４のデータ転送システムでは、変換部Ｄ４がデータＤＴ１のエンディアンを変更することによっても、実施例のデータ転送システムＳと同様に、第１のメモリＭ１へのビッグ・エンディアン形式のデータＤＴ１の転送及び第２のメモリＭ２へのリトル・エンディアン形式のデータＤＴ１の転送を実質的に同時に、即ち、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

変形例４のデータ転送システムでは、更に、データＤＴ１のエンディアンの変更により、例えば、ＣＰＵ１が、ビッグ・エンディアンの形式に従うアーキテクチャを有し（例えば、ＳＰＡＲＣ（登録商標））、変形例４のデータ転送システムに実装されている他のＣＰＵ（図示せず。）が、リトル・エンディアンの形式に従うアーキテクチャを有するときであっても（例えば、Ｐｅｎｔｉｕｍ（登録商標））、ＣＰＵ１及び他のＣＰＵの両方が、データＤＴ１を、それぞれに適した形式で用いることが可能となり、即ち、ビッグ・エンディアン形式のアーキテクチャを備えるＣＰＵ１は、第１のメモリＭ１からビッグ・エンディアン形式のデータＤＴ１を読み出すことにより、当該データＤＴ１をビッグ・エンディアンの形式で用いることが可能となり、他方で、リトル・エンディアン形式のアーキテクチャを備える他のＣＰＵは、第２のメモリＭ２からリトル・エンディアン形式のデータＤＴ１を読み出すことにより、当該データＤＴ２をリトル・エンディアンの形式で用いることが可能となり、これにより、ＣＰＵ１及び前記他のＣＰＵは、それぞれ、データＤＴ１を用いた処理を迅速に行うことが可能となる。

《変形例５》
変形例５のデータ転送システムについて説明する。変形例５のデータ転送システムは、基本的に、実施例のデータ転送システムＳと同様な構成及び動作を有する。他方で、変形例５のデータ転送システムでは、変換部Ｄ４は、実施例のデータ転送システムＳと異なり、データＤＴ１にビット・シフトを施す。変換部Ｄ４は、より具体的には、図９に示されるように、１０ビットからなるデータＤＴ１に１ビットの左シフトを６回繰り返すことにより、データＤＴ１を１６ビットに変換する。

変形例５のデータ転送システムでは、実施例のデータ転送システムＳの動作３でのステップＳ３１、Ｓ３２を経てデータバスＤＢ上にデータＤＴ１が出力されると、ステップＳ３３で、変換部Ｄ４は、１０ビットであるデータＤＴ１、即ち、図９に図示された「１０１１０１００１１」（２進数）であるデータＤＴ１について、図９に図示された、左１ビットシフトを６回行うことにより、１６ビットであるデータＤＴ１、即ち、「１０１１０１００１１００００００」（２進数）であるデータＤＴ１を得る。更に、ステップＳ３４で、転送部Ｄ２は、当該１６ビットに変換されたデータＤＴ１を、第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」の両方に書き込む。

上記したように、変形例５のデータ転送システムでは、変換部Ｄ４がデータＤＴ１にビット・シフトを施すことによっても、実施例のデータ転送システムＳと同様に、第１のメモリＭ１及び第２のメモリＭ２へのデータＤＴ１の転送を、実質的に同時に、即ち、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

変形例５のデータ転送システムでは、また、当初のデータＤＴ１がＣＰＵ１にとって扱い難い桁数であっても、前記ビット・シフトを施すことにより、当該データＤＴ１をＣＰＵ１が扱い易いような形式にすることができる。特に、左ビット・シフトを行うことにより、例えば、データＤＴ１が、装置ＤＶに入力されたときの当該データＤＴ１の値が小さ過ぎてそのままでは用いることができないようなものであっても、当該当初のデータＤＴ１を、ＣＰＵ１が処理可能な形式、又はＣＰＵ１が処理し易い形式に変更することができ、特に、当初のデータＤＴ１が１０ビットであり、ＣＰＵ１が１６ビットで処理を行いたいときには、前記左１ビット・シフトを６回行うことにより、ＣＰＵ１がデータＤＴ１を用いるときの利便性を高めることができる。

《変形例６》
変形例６のデータ転送システムについて説明する。変形例６のデータ転送システムでは、基本的に、実施例のデータ転送システムＳと同様な構成及び動作を有する。変形例６のデータ転送システムでは、他方で、実施例のデータ転送システムＳと異なり、変換部Ｄ４は、データＤＴ１にサチュレーション付きの演算を行う。変換部Ｄ４は、より具体的には、サチュレーション付きの加算又はサチュレーション付きの減算を行う。

例えば、図１０（Ａ）に示されるように、「Ｅ５」（１６進法。以下同様。）であるデータＤＴ１にデータ「１Ｆ」を単に加算すると、加算の結果は、「０４」になるところ、サチュレーション付き加算を行うことにより、加算の結果は、「ＦＦ」（１６進法では最大値）になる。

他方で、図１０（Ｂ）に示されるように、「３Ｃ」であるデータＤＴ１からデータ「４Ａ」を単に減算すると、減算の結果は、「Ｆ２」になるところ、即ち、形式的には、比較的小さい負の値になるところ、実質的には、比較的大きい正の値になるところ、サチュレーション付き減算を行うことにより、減算の結果は、「００」（１６進法での最小値）になる。

変形例６のデータ転送システムでは、実施例のデータ転送システムＳの動作３でのステップＳ３１、Ｓ３２、Ｓ３３を経てデータバスＤＢ上にデータＤＴ１が出力されると、ステップＳ３４で、変換部Ｄ４は、当該データＤＴ１にサチュレーション付きの加算又はサチュレーション付きの減算を行い、当該加算又は減算の後、転送部Ｄ２は、加算又は減算が行われた後のデータＤＴ１を第１のメモリＭ１のアドレス「ＡＤ＿Ｍ１（１）」及び第２のメモリＭ２のアドレス「ＡＤ＿Ｍ２（１）」に書き込む。

上記したように、変形例６のデータ転送システムでは、変換部Ｄ４がデータＤＴ１にサチュレーション付きの加算又は減算を行うことによっても、実施例のデータ転送システムＳと同様に、第１のメモリＭ１及び第２のメモリＭ２への演算後のデータＤＴ１の転送を、実質的に同時に、即ち、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

加えて、前記データＤＴ１が、例えば、画像データ及び音データであるとき、変換部Ｄ４は、当該データＤＴ１について、単なる加算又は単なる減算に代えて、サチュレーション付きの加算又はサチュレーション付きの減算を行うことにより、画像の明度が反対になるという事態（例えば、明るく表示されるべき画像が、暗く表示され、反対に、暗く表示されるべき画像が、明るく表示されるという事態）を回避することができ、同様に、音の音量が反対になるという事態（例えば、大きい音量で再生されるべき音が、小さい音量で再生され、反対に、小さい音量で再生されるべき音が、大きい音量で再生されるという事態）を回避することが可能となる。

《変形例７》
図１１は、変形例７のデータ転送システムの構成を示す。変形例７のデータ転送システムは、基本的に、実施例のデータ転送システムＳと同様に、ＣＰＵ１、ＤＭＡＣ２等を有する。他方で、変形例７のデータ転送システムは、実施例のデータ転送システムＳとの比較で、転送元装置及び転送先装置のうち少なくとも１つの装置が異なる。

具体的には、図１に図示された、転送元装置が装置ＤＶでありかつ転送先装置が第１のメモリＭ１及び第２のメモリＭ２である実施例のデータ転送システムＳと異なり、変形例７のデータ転送システムでは、以下の４つの構成のいずれかである。即ち、第１の構成では、図１１（Ａ）に示されるように、転送元装置が装置ＤＶでありかつ転送先装置が第１の装置ＤＶ１及び第２の装置ＤＶ２であり、第２の構成では、図１１（Ｂ）に示されるように、転送元装置がメモリＭでありかつ転送先装置が第１のメモリＭ１及び第２のメモリＭ２であり、第３の構成では、図１１（Ｃ）に示されるように、転送元装置が装置ＤＶでありかつ転送先装置が第１のメモリＭ１及び第１の装置ＤＶ１であり、第４の構成では、図１１（Ｄ）に示されるように、転送元装置がメモリＭでありかつ転送先装置が第１のメモリＭ１及び第１の装置ＤＶ１である。

上記したような構成を有する変形例７のデータ転送システムでも、実施例のデータ転送システムＳの動作３と同様な動作を行うことにより、転送元装置から２台の転送先装置へのデータ転送を、実質的に同時に、即ち、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

《データ出力装置》
図１２は、実施例のデータ出力システムの構成を示す。実施例のデータ出力システムＳ１は、基本的に、実施例のデータ転送システムＳと同様な構成を有する。実施例のデータ出力システムＳ１は、他方で、実施例のデータ転送システムＳと異なり、転送元装置として、装置ＤＶに代えて入力装置ＩＮを備え、また、転送先装置として、第１のメモリＭ１及び第２のメモリＭ２に代えて第１の出力装置ＯＵＴ１及び第２の出力装置ＯＵＴ２を備える。

入力装置ＩＮは、例えば、デジタルカメラ、ビデオカメラ、マイク等であり、また、第１の出力装置ＯＵＴ１及び第２の出力装置ＯＵＴ２は、例えば、液晶表示パネル、有機ＥＬ表示パネル、スピーカ等である。

実施例のデータ出力システムＳ１では、実施例のデータ転送システムＳの動作３と同様な動作を行うことにより、入力装置ＩＮから２台の出力装置ＯＵＴ１、ＯＵＴ２の両方へのデータ出力を、実質的に同時に、即ち、ＣＰＵ１からＤＭＡＣ２への１回の命令のみで行うことが可能となる。

図１３は、実施例のデータ処理システムの構成を示す。実施例のデータ処理システムＳ２は、ＣＰＵ１と、第１のメモリＭ１、第２のメモリＭ２と、デコーダＤＥＣと、論理積素子ＡＮＤ１、ＡＮＤ２と、を含む。

実施例のデータ処理システムＳ２では、ＣＰＵ１が、実施例のデータ転送システムＳにおける装置ＤＶ（図１に図示。）の代わりに、転送元装置として機能し、かつ、ＤＭＡＣ２（図１に図示。）の代わりに、データの転送（ここでは、データの処理）を行う。

より具体的には、ＣＰＵ１は、ＣＰＵ１内のレジスタＲＧに一時的に格納されているデータＤＴ１を、実施例のデータ転送システムＳの動作３におけるステップＳ３１〜Ｓ３４のときのＤＭＡＣ２の動作と同様な動作を行うことにより、ＣＰＵ１から第１のメモリＭ１及び第２のメモリＭ２へのデータ処理（データ書き込み）を、実質的に同時に、即ち、ＣＰＵ１自身の一の命令のみで行うことが可能となる。

《ドライブレコーダ》
図１４は、実施例のドライブレコーダの構成を示す。電子機器（例えば、携帯電話、パーソナル・コンピュータ、プロジェクタ、ドライブレコーダ）の一つである、実施例のドライブレコーダＤＲは、自動車、バス、トラックのような車両に取り付けられ、当該車両の運転手が車両事故を起こしたときの直前及び直後の車内外の画像及び音の録画及び録音を行うべく、図１４に示されるように、ＣＰＵ１と、ＤＭＡＣ２と、デコーダＤＥＣと、論理積素子ＡＮＤ１、ＡＮＤ２と、カメラ部ＣＭと、マイク部ＭＣと、第１の記憶部ＳＴ１と、第２の記憶部ＳＴ２と、加速度検出部ＡＤと、表示部ＤＰと、スピーカ部ＳＰと、を含み、これらは、基本的に、実施例のデータ転送システムＳ（図１に図示。）と同様に、アドレスバスＡＢ、データバスＤＢ、読み出し信号（図示せず。）及び書き込み信号（図示せず。）により接続されている。

ＣＰＵ１、ＤＭＡＣ２、デコーダＤＥＣ、論理積素子ＡＮＤ１、ＡＮＤ２は、実施例のデータ転送システムＳにおけるそれらと同様な機能を有し、また、第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２は、磁気型記憶装置又はシリコン型記憶装置であり、実施例のデータ転送システムＳにおける第１のメモリＭ１及び第２のメモリＭ２と同様な機能を有する。

カメラ部ＣＭは、例えば、デジタルカメラ、ビデオカメラであり、また、マイク部ＭＣは、単一志向性マイク、無志向性マイクであり、カメラ部ＣＭ及びマイク部ＭＣは、実施例のデータ転送システムＳにおける装置ＤＶに代わって、転送元装置として機能する。

加速度検出部ＡＤは、例えば、ピエゾ抵抗型、静電容量型、熱検知型のＭＥＭＳ（ｍｉｃｒｏ ｅｌｅｃｔｒｏ ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ）加速度センサであり、車両事故の発生時に生じる衝撃を検出する。

表示部ＤＰは、例えば、液晶表示パネル、有機ＥＬ表示パネルからなり、後述される、第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２に記憶される画像データにより規定される画像、例えば、車両事故が発生した前後に亘る画像を表示する。

実施例のドライブレコーダＤＲでは、車両の運転中に事故が発生したか否かに拘わらず、常時、カメラ部ＣＭは、車両内外の画像（画像データ）を収集し、かつ、マイク部ＭＣも同様に、車両内外の音（音データ）を収集し、ＤＭＡＣ２は、実施例のデータ転送システムＳにおけるＤＭＡＣ２と同様にして、カメラ部ＣＭから前記画像データを第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２に転送し、また、マイク部ＭＣから前記音データを第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２に転送する。

仮に、車両の運転中に事故が発生すると、加速度検出部ＡＤは、当該事故の発生時に生じる加速度を検出し、当該加速度が検出された旨をＣＰＵ１に通知し、当該通知に応答して、ＣＰＵ１は、例えば、通知を受けた後１０秒後に、前記カメラ部ＣＭ及びマイク部ＭＣから前記第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２への前記画像データ及び音データの転送を中止させる。これにより、第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２には、事故が発生した時点を中心にその前後一定の期間、例えば、事故発生前２０秒の時点から事故発生後１０秒の時点までの３０秒間に亘る、画像データ及び音データが確実に保存されているようにする。

表示部ＤＰ及びスピーカ部ＳＰは、必要に応じて、上記したような、第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２に記憶された画像データ及び音データを再生することにより、画像を表示し、また、音を出力するために用いられる。

実施例のドライブレコーダＤＲでは、カメラ部ＣＭ及びマイク部ＭＣから第１の記憶部ＳＴ１及び第２の記憶部ＳＴ２へのデータ転送を、実施例のデータ転送システムＳと同様に、実質的に同時に、即ち、ＣＰＵ１からＤＭＡＣ２の一の命令のみで行うことが可能となる。

上記したような、１つのカメラ部ＣＭ及び１つのマイク部ＭＣを備えることに代えて、２つのカメラ部ＣＭ、３つのカメラ部ＣＭを備えること、及び、２つのマイク部ＭＣを備えることによっても、上記したと同様な効果を得ることが可能となる。

実施例のデータ転送システムの構成を示す図。 実施例のＤＭＡＣの構成を示す図。 実施例のデータ転送システムの動作を示すフローチャート（その１）。 実施例のデータ転送システムの動作を示すフローチャート（その２）。 実施例のデータ転送システムの動作を示すフローチャート（その３）。 変形例１のデータ転送システムの構成の一部を示す図。 変形例２のデータ転送システムの構成の一部を示す図。 変形例４のデータ転送システムの動作を示す図。 変形例５のデータ転送システムの動作を示す図。 変形例６のデータ転送システムの動作を示す図。 変形例７のデータ転送システムの構成を示す図。 実施例のデータ出力システムの構成を示す図。 実施例のデータ処理システムの構成を示す図。 実施例のドライブレコーダの構成を示す図。 従来のＤＭＡコントロールシステムの構成を示す図。

符号の説明

Ｓ…データ転送システム、１…ＣＰＵ、２…ＤＭＡＣ、ＤＶ…装置（転送元）、Ｍ１…第１のメモリ（転送先）、Ｍ２…第２のメモリ（転送先）、ＤＥＣ…デコーダ、ＡＮＤ１，ＡＮＤ２…論理積素子、ＡＢ…アドレスバス、ＤＢ…データバス、ＲＤ…読み出し信号、ＷＲ…書き込み信号。

Claims (31)

1. 転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
   前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を含むことを特徴とするデータ転送装置。
2. 転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
   前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を含むことを特徴とするデータ転送装置。
3. 前記第１の転送先装置への転送を先に行いかつ前記第２の転送先装置への転送を後に行うとの転送順序を指定する指定部を更に含み、
   前記転送部は、前記データを、前記第１の転送先装置へ転送した後に前記第２の転送先装置へ転送することを特徴とする請求項１又は２記載のデータ転送装置。
4. 前記指定部は、前記転送順序の指定を、チップセレクト信号により行うことを特徴とする請求項３記載のデータ転送装置。
5. 前記指定部は、前記転送順序の指定を、書込信号により行うことを特徴とする請求項３記載のデータ転送装置。
6. 前記データを変換する変換部を更に含み、
   前記転送部は、前記変換部により変換されたデータを転送することを特徴とする請求項１又は２記載のデータ転送装置。
7. 前記変換部は、前記データに暗号を施すことを特徴とする請求項６記載のデータ転送装置。
8. 前記変換部は、前記データのエンディアンを変更することを特徴とする請求項６記載のデータ転送装置。
9. 前記変換部は、前記データのエンディアンをビッグ・エンディアンへ変更することを特徴とする請求項８記載のデータ転送装置。
10. 前記変換部は、前記データのエンディアンをリトル・エンディアンへ変更することを特徴とする請求項８記載のデータ転送装置。
11. 前記変換部は、前記データにビット・シフトを施すことを特徴とする請求項６記載のデータ転送装置。
12. 前記変換部は、前記データに左シフトを施すことを特徴とする請求項１１記載のデータ転送装置。
13. 前記変換部は、前記左シフトにより前記データを１０ビットから１６ビットへ変換することを特徴とする請求項１２記載のデータ転送装置。
14. 前記変換部は、前記データにサチュレーション付きの演算を施すことを特徴とする請求項６記載のデータ転送装置。
15. 前記変換部は、前記データにサチュレーション付きの加算を施すことを特徴とする請求項１４記載のデータ転送装置。
16. 前記変換部は、前記データにサチュレーション付きの減算を施すことを特徴とする請求項１４記載のデータ転送装置。
17. 前記第１の転送先装置は、シリコン型記憶装置又は磁気型記憶装置であり、前記第２の転送先装置は、シリコン型記憶装置又は磁気型記憶装置であることを特徴とする請求項１又は２記載のデータ転送装置。
18. データの出力を受けるべき第１の出力先装置及び第２の出力先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の出力先装置及び前記第２の出力先装置の両装置を選択する選択部と、
    前記データを前記選択された前記第１の出力先装置及び前記第２の出力先装置の両装置へ実質的に同時に出力する出力部と、を含むことを特徴とするデータ出力装置。
19. データの出力を受けるべき第１の出力先装置及び第２の出力先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の出力先装置及び前記第２の出力先装置の両装置を選択する選択部と、
    前記データを前記選択された前記第１の出力先装置及び前記第２の出力先装置の両装置へ実質的に１回の出力命令で出力する出力部と、を含むことを特徴とするデータ出力装置。
20. データの書き込みを受けるべき第１の書込先装置及び第２の書込先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の書込先装置及び前記第２の書込先装置の両装置を選択する選択部と、
    前記データを前記選択された前記第１の書込先装置及び前記第２の書込先装置の両装置へ実質的に同時に書き込む書込部と、を含むことを特徴とするデータ処理装置。
21. データの書き込みを受けるべき第１の書込先装置及び第２の書込先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の書込先装置及び前記第２の書込先装置の両装置を選択する選択部と、
    前記データを前記選択された前記第１の書込先装置及び前記第２の書込先装置の両装置へ実質的に１回の書込命令で書き込む書込部と、を含むことを特徴とするデータ処理装置。
22. （１）転送元装置と、
    （２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
    （３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
    （３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするデータ転送システム。
23. （１）転送元装置と、
    （２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
    （３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
    （３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするデータ転送システム。
24. 選択部と転送部とを有する転送装置のデータの転送を制御するデータ転送プログラムであって、
    前記選択部に、転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択させる選択工程と、
    前記転送部に、前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送させる転送工程と、を含むことを特徴とするデータ転送プログラム。
25. 選択部と転送部とを有する転送装置のデータの転送を制御するデータ転送プログラムであって、
    前記選択部に、転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択させる選択工程と、
    前記転送部に、前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送させる転送工程と、を含むことを特徴とするデータ転送プログラム。
26. （１）車両の運転に関連する画像データを収集する収集装置と、
    （２）前記収集装置から前記画像データの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
    （３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
    （３ｂ）前記収集装置から前記画像データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするドライブレコーダ。
27. （１）車両の運転に関連する画像データを収集する収集装置と、
    （２）前記収集装置から前記画像データの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
    （３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
    （３ｂ）前記収集装置から前記画像データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を有するデータ転送装置と、を含むことを特徴とするドライブレコーダ。
28. （１）転送元装置と、
    （２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
    （３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
    （３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送部と、を有するデータ転送装置と、を含むことを特徴とする電子機器。
29. （１）転送元装置と、
    （２）前記転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置と、
    （３）（３ａ）前記第１の転送先装置及び前記第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択部と、
    （３ｂ）前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送部と、を有するデータ転送装置と、を含むことを特徴とする電子機器。
30. 転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択工程と、
    前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に同時に転送する転送工程と、を含むことを特徴とするデータ転送方法。
31. 転送元装置からデータの転送を受けるべき第１の転送先装置及び第２の転送先装置の両アドレスが割り当てられているアドレスを指定することにより前記第１の転送先装置及び前記第２の転送先装置の両装置を選択する選択工程と、
    前記転送元装置から前記データを前記選択された前記第１の転送先装置及び前記第２の転送先装置の両装置へ実質的に１回の転送命令で転送する転送工程と、を含むことを特徴とするデータ転送方法。

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