JP2010014578A - エンコーダの信号処理回路 - Google Patents

Abstract

【課題】 A相信号とB相信号に対してZ相信号の位相がばらついた場合、位置信号検出用カウンタが誤カウントしてしまうという問題点があった。
【解決手段】位置を検出する第１のカウンタとA相信号とB相信号の立ち上がり毎にクリアされる第２のカウンタを設ける。第２のカウンタは、A相信号進み時はB相信号の立ち上がり毎にクリア、A相信号遅れ時はA相信号の立ち上がり毎にクリアされる。第１のカウンタはZ相信号毎にクリアされる。第１と第２のカウンタ値の差を監視し、誤カウント時は、第２のカウンタ値を選択使用する。
【選択図】図１

Description

本発明は、互いに９０度位相の異なるパルス信号であるA相信号とB相信号に対して基準となるZ相信号に位相誤差が生じた場合でも、位置検出用カウンタに原点位置で誤カウントさせないためのエンコーダの信号処理回路に関する。

従来のエンコーダ信号処理の原点検出は、B相信号とZ相信号のAND区間のA相立下りエッジを検出し、位置検出カウント値をクリアし原点として、互いに９０度位相の異なるパルス信号であるA相信号及びB相信号と基準点であるZ相信号の位相誤差に対する原点位置の誤カウントを防止していた（例えば、特許文献１参照）。また、A相信号とB相信号とZ相信号の論理積信号でカウンタをクリアすることで、９０度位相の異なるパルス信号であるA相信号及びB相信号と基準点であるZ相信号の位相誤差に対して原点位置の誤カウントを防止していた（例えば、特許文献２参照）。

図６(A)は特許文献１に示される原点検出装置のタイミングチャートを示したものである。B相信号（ｂ）とZ相信号（ｃ）のAND区間のA相信号の立ち上がりエッジを検出し原点としている。これにより正常時のZ相信号(c)に対してZ相信号(d)のようにZ相の位相ずれが生じた場合も原点の誤検出を防止している。

図７（A）は特許文献２に示される原点検出装置のタイミングチャートである。A相、B相エッジ信号毎に回転位置を検出するカウンタをアップダウンさせ、A相信号とB相信号とZ相信号のNAND区間でカウンタ値をクリアすることで互いに９０度位相の異なるパルス信号であるA相信号及びB相信号と基準点であるZ相信号の位相誤差に対して、原点の誤検出を防止し位置検出用カウンタの誤カウントを防止している。

特許第３４１３０５３号（第８頁、図５） 特開２０００−９４９４号

しかし、従来の原点検出回路の方法ではA相信号とB相信号に対してZ相信号の位相が許容範囲を越え大きく異なった場合、原点信号が出力されない、またはカウンタが誤カウントしてしまうという問題点があった。例えば特許文献１の場合、図６(B)のようにＡ相信号のデューティが変化し、かつＺ相信号（ｄ）のようにその許容範囲を超え変化した場合（B相信号とZ相信号のAND区間にA相信号の立ち下りが発生しない場合）には、原点信号は出力されず、また特許文献２の場合であって図７（B）に示されるように、B相信号がNAND信号より先に立ち上がった場合、位置信号をしめすカウンタ値が誤カウントしてしまうという問題点があった。
本発明はこのような問題点に鑑みてなされたものであり、A相信号とB相信号とZ相信号の位相がばらついた場合でも正しく原点を検出する原点検出回路を有するエンコーダの信号処理回路を提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成した。
請求項１に記載の発明は、９０度位相差を持ったA相信号１とB相信号２を入力し角度、回転方向によりアップダウンカウントし、基準点を示すZ相信号３を入力してアップダウンカウンタ６をクリアさせるエンコーダの信号処理回路において、前記A相信号と前記B相信号の立ち上がりエッジと立下りエッジを検出し、エッジ信号を出力するエッジ検出器と、前記A相信号と前記B相信号より回転方向を検出し、アップダウン信号を出力する回転方向検出器５と、前記エッジ検出器より出力される前記エッジ信号と前記回転方向検出器より出力される前記アップダウン信号によりアップダウンカウントされ、前記エッジ検出器より出力される第1のアップダウンカウンタクリア信号によりクリアされる第1のアップダウンカウンタと、前記エッジ検出器より出力される前記エッジ信号と前記回転方向検出器より出力される前記アップダウン信号によりアップダウンカウントされ、前記エッジ検出器より出力される第２のアップダウンカウンタクリア信号によりクリアされる第２のアップダウンカウンタと、前記第１、第２のアップダウンカウンタの出力の差分を演算する減算器と、前記減算器の減算器出力と所定の比較値とを比較する比較器と、前記比較器の出力により前記第１のアップダウンカウンタまたは前記第２のアップダウンカウンタの出力を選択出力するセレクタとからなり、前記第２のアップダウンカウンタクリア信号は前記エッジ検出器内で前記アップダウン信号により前記Ａ相信号の立上り、または前記Ｂ相信号の立上りエッジを選択することでつくられ、前記第１のアップダウンカウンタクリア信号は前記Ａ相信号、前記Ｂ相信号およびＺ相信号から作られる。
また、請求項２に記載の発明は、請求項１に記載のエンコーダの信号処理回路において、前記第１のアップダウンカウンタクリア信号は前記エッジ検出器内で前記Ｚ相信号の立上りを検出して作られる。

また請求項３の発明は、請求項１に記載のエンコーダの信号処理回路において、前記第１のアップダウンカウンタクリア信号は前記エッジ検出器内でA相信号が“H”でB相信号が”H”の時でZ相信号の立ち上りエッジを検出して作られる。
また請求項４の発明は、請求項１に記載のエンコーダの信号処理回路において、前記第１のアップダウンカウンタクリア信号はエッジ検出器内でA相信号、B相信号およびZ相信号の論理積から作られる。
また請求項５の発明は、請求項１に記載のエンコーダの信号処理回路において、前記第１のアップダウンカウンタクリア信号は前記エッジ検出器内でZ相信号の立ち上がりエッジか、A相信号が“H”でB相信号が”H”の時Z相信号の立ち上りエッジか、A相信号とB相信号とZ相信号の論理積信号かのいずれかの信号を選択する原点選択信号を設ける。

請求項１乃至２記載の発明によると、第２のアップダウンカウンタをA相信号がB相信号より進んでいた場合（以下、正転時という）B相信号の立ち上がりでクリアし、他のエッジ信号でアップさせ、またA相信号がB相信号より遅れていた場合（以下、逆転という）A相信号の立ち上がりでクリアし他のエッジ信号でダウンさせるようにし、位置検出のための第１のアップダウンカウンタの原点でのクリア信号をA相信号、B相信号およびZ相信号からつくり、かつ第１のアップダウンカウンタと第２のアップダウンカウンタの差分を検出し、その差分から第１、第２のいずれかのカウンタ値を位置信号としてカウンタ出力とするため、A相信号、B相信号とZ相信号の位相がばらついた場合でも、Z相信号毎に原点信号を検出し、第１のアップダウンカウンタの誤カウントを防止することができる。
請求項３記載の発明によるとA相信号=B相信号=“H”の区間でZ相信号の立ち上がりという限定された位置での原点検出が可能である。
請求項４記載の発明によると少ない素子数にての原点検出が可能である。
請求項５記載の発明によると原点検出をそれぞれの特徴に合わせて選択が可能である。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の第１の実施例を示すエンコーダの信号処理回路である。図中のCLKはクロック入力を示しておりA相信号とB相信号とZ相信号に比べて十分小さい所定の周波数のクロックである。エッジ検出器４は、A相信号１とB相信号２とZ相信号３と後述し外部から入力される原点選択信号１６とアップダウン信号１７を入力として、A相信号とB相信号のエッジ信号１２を出力する。また、第１のアップダウンカウンタ６をクリアする第１のアップダウンカウンタクリア信号１４と第２のアップダウンカウンタをクリアする第２のアップダウンカウンタクリア信号１３を出力する。回転方向検出器５はA相信号１とB相信号２を入力として、正転時“H”を、逆転時には”L”となるアップダウン信号１７を出力する。第１のアップダウンカウンタ６は位置検出用のカウンタで、第１のアップダウンカウンタクリア信号１４が“L”の時クリアされ、エッジ信号１２が”L”でアップダウン信号１７が“H”の時アップカウントを、同じくアップダウン信号１７が”L”の時ダウンカウントを行なう所定のビット幅（本例では８ビット幅、０〜255までカウント）のアップダウンカウンタである。第１のアップダウンカウンタ６のクリア動作は全ての信号に優先して実行される。第２のアップダウンカウンタ７は第２のアップダウンカウンタクリア信号１３が“L”の時クリアされ、エッジ信号１２が”L”でアップダウン信号１７が“H”の時アップカウントを、同じくアップダウン信号１７が”L”の時ダウンカウントを行なう、２ビット幅のアップダウンカウンタである。

減算器８は第１のアップダウンカウンタ６と第２のアップダウンカウンタ７の出力値を減算する減算器である。比較器９は減算器出力２１と比較値１０とを比較する。セレクタＢ１５は第１のアップダウンカウンタ６と第２のアップダウンカウンタ７の出力を選択出力し位置信号を表すカウンタ出力１１として出力する。セレクタＢ１５では、減算結果 ＜ 比較値１０の時、第１のアップダウンカウンタ６の値を出力し、減算結果＞＝ 比較値１０の時には第２のアップダウンカウンタ７の値を出力する。

図４（A）は、請求項２記載のエッジ検出器４の回路図を示す。図４（B）は請求項３記載のエッジ検出器４の回路図である。図５（A）は請求項４記載のエッジ検出器４の回路図である。図５（B）は請求項５記載のエッジ検出器４の回路図である。
図４（A）のエッジ検出器の動作構成を説明する。A相信号１はフリップフロップ（以下、FFという）FFA５０とFFB５１とNANDA５２とNANDB５３を用いてA相立ち上がり時と立下り時に“L”パルスを生成する。すなわち、A相立ち上がり時NANDB５３の出力より”L”パルスが生成され、A相立下り時NANDA５２の出力より“L”パルスが生成される。B相信号も同様であり、B相信号立ち上がり時NANDD５８の出力より”L”パルスが生成され、B相信号立下り時NANDC５７の出力より“L”パルスが生成される。ORA５４では、NANDA５２、NANDB５３、NANDC５７、NANDD５８の出力が入力され論理和によりエッジ信号１２を出力する。エッジ信号１２は、A相信号とB相信号の立ち上がり、立下り毎に”L”パルスを出力する。セレクタC５９にはNANDB５３とNANDD５８が入力されアップダウン信号１７に応じて第２のアップダウンカウンタクリア信号１３が選択出力される。セレクタC５９からは、正転時B相信号の立ち上がり毎の“L”パルスが、逆転時A相信号の立ち上がり毎の”L”パルスが出力される。前記構成は、図４（B）、図５（A）、図５（B）も同じであるため説明を省略する。

図４（A）のZ相信号３は、FFE６０、FFF６１、NANDE６２によりZ相信号の立ち上がり毎に“L”パルスを生成する。このNANDE６２の出力は、第１のアップダウンカウンタクリア信号１４となる。図４（B）では前記NANDE６２の出力とA相信号（逆相）とB相信号(逆相)がORB６３に入力され、出力を第１のアップダウンカウンタクリア信号１４としている。ORB６３の出力は、A相信号とB相信号が”H”時のZ相信号の立ち上がり毎に“L”パルスを出力する。

図５（A）のZ相信号はNANDＦ６４でA相信号１とB相信号２と共に論理積が取られ、第１のアップダウンカウンタクリア信号１４となる。NANDＦ６４の出力は、A相信号１とB相信号２とZ相信号３の全てが”H“時に出力される。図５（B）の第１のアップダウンカウンタクリア信号１４は図４（A）のNANDE６２出力と、図４（B）のORB６３出力と図５（A）のNANDＦ６４出力の中から１信号をセレクタD６５の原点選択信号１６により選択出力する。

図２は本発明の第１の実施例の動作を示すタイミングチャート１である。

その動作を図１と図２を用いて説明する。図２中の位置検出のための第１のアップダウンカウンタ６は０〜２５５までカウントできる８ビットのカウンタを例として示している。正転時、第１のアップダウンカウンタ６はエッジ検出器４からの第１のアップダウンカウンタクリア信号１４が入来すると“０”クリアされる。この後、第１のアップダウンカウンタ６はエッジ信号１２毎にアップカウントする（０→１→２→３→４）。第１のアップダウンカウンタ６が４までカウントしたところで、逆転したため、第１のアップダウンカウンタ６は４からダウンカウントをエッジ信号１２毎に開始する（４→３→２→１→０）。正転時には、第２のアップダウンカウンタ７はB相信号の立ち上がり信号である、第２のアップダウンカウンタクリア信号１３が入来すると“０”クリアされる。この後、第２のアップダウンカウンタ７はエッジ信号１２毎にアップカウントする（０→１→２→３）。第２のアップダウンカウンタ７は３までカウントした時必ずB相信号の立ち上がりが入来するから、この時点で第２のアップダウンカウンタ７は再度“０”クリアされる。この時比較値１０は第１のアップダウンカウンタ６の最大値+１（“２５６”）が設定されている。比較器９の出力は、常に比較値１０より小さくなりカウンタ出力１１には、第１のアップダウンカウンタ６の出力がそのまま出力される。

これに対して図３は第１のアップダウンカウンタ６が誤カウントを起こした場合のタイミングチャートを示したものである。その動作を図１と図３を用いて説明する。図３1)に示すようにB相信号がZ相信号に比べて進んだように、A相信号とB相信号とZ相信号相互の位相がばらついた場合を示したものである。第１のアップダウンカウンタ６はB相信号立ち上がりのエッジ信号１２を受けて２５５から２５６をカウントし誤カウントを起こす。この時第２のアップダウンカウンタ７はこの時2)の位置でB相信号の立ち上がりより生成される第２のアップダウンカウンタクリア信号１３により”0”クリアされる。したがって、減算器８の出力は（２５６−０）の演算により２５６を出力する。今、比較値１０は２５６に設定しているので、減算器８の出力（２５６）＞=比較値１０（２５６）となり、カウンタ出力１１には、第２のアップダウンカウンタ７の”０”が出力され、前記した誤カウントの“２５６”が出力されることがない。また、逆転の場合は、A相信号の立ち上がり毎に第２のアップダウンカウンタ７を”０”クリアするため、同様にして誤カウントを防止できる。このようにしてＡ相信号とＢ相信号に対してＺ相信号の位相がばらついた場合において誤カウントを防止することができる。

図４(B)は請求項３の発明のエッジ検出器４である。請求項２と異なる点は、第１のアップダウンカウンタクリア信号をＡ相信号=Ｂ相信号=“Ｈ”の区間でかつZ相信号の立ち上がりで生成し第１のアップダウンカウンタ６を“０”クリアさせるようにしたものである。請求項２と同じ効果が得られかつ、A相信号=B相信号=“H”の区間でZ相信号の立ち上がりという限定された位置での原点検出が可能である。
図５(A)は請求項４の発明のエッジ検出器４である。請求項２と異なる点は。第１のアップダウンカウンタクリア信号１４をＡ相信号=Ｂ相信=Ｚ相信号“Ｈ”の区間で生成し第１のアップダウンカウンタ６を“０”クリアさせるようにしたもので請求項２と同じ効果が得られる。NAND回路のみで構成するため少ない素子数にての原点検出が可能である。A相信号とB相信号とZ相信号のレベルで原点を検出するため、回転板のスリットに忠実に回転板のスリットと同じ区間で原点を検出することができる。

図５(B)は請求項２のＺ相信号の立ち上がりを検出して第１のアップダウンカウンタ６を”０“クリアするものと、請求項３のＡ相信号Ａ相信号=Ｂ相信号=“Ｈ”の区間のＺ相信号の立ち上がりを検出して第１のアップダウンカウンタ６を“０”クリアさせるようにしたものと、Ａ相信号=Ｂ相信=Ｚ相信号“Ｈ”の区間で第１のアップダウンカウンタ６を”０”クリアさせるようにしたものを原点選択信号１６で選択出力させるようにしたものである。原点検出をＡ相、Ｂ相、Ｚ相各スリットの製造時の精度などそれぞれの特徴に合わせて選択できる。

このように、正転時Ｂ相信号の立ち上がりで”０”クリア、逆転時Ａ相信号の立ち上がりで”０”クリアされる第２のアップダウンカウンタ７を設けるとともに、減算器および比較器およびセレクタを用いた構成により、Ａ相信号とＢ相信号とＺ相信号の位相がばらついた場合においても誤カウントを防止することができる。

比較値１０は所定の値を設定できるため、本実施例では、第１のアップダウンカウンタ６のカウント数は０〜２５５カウントとしたが、たとえば０〜１０２３カウントの場合には最大カウント数１０２３+１＝１０２４の設定することで容易に位置分解能の異なるスリットのエンコーダに対しても対応が可能である。

本発明の第１の実施例を示信号処理回路 本発明の第１の実施例の動作を示すタイミングチャート１ 本発明の第１の実施例の動作を示すタイミングチャート２ （A）エッジ検出器４の回路図 （B）エッジ検出器４の回路図 （A）エッジ検出器４の回路図 （B）エッジ検出器４の回路図 従来の原点検出のタイミングチャート 従来の原点検出のタイミングチャート

符号の説明

１ A相信号
２ B相信号
３ Z相信号
４ エッジ検出器
５ 回転方向検出器
６ 第１のアップダウンカウンタ
７ 第２のアップダウンカウンタ
８ 減算器
９ 比較器
１０ 比較値
１１ カウンタ出力
１２ エッジ信号
１３ 第２のアップダウンカウンタクリア信号
１４ 第１のアップダウンカウンタクリア信号
１５ セレクタＢ
１６ 原点選択信号
１７ アップダウン信号
２１ 減算器出力
５０、５１、５５、５６、６０、６１ フリップフロップ
５２、５３、５７、５８、６２、６４ ＮＡＮＤ回路
５４、６２ ＯＲ回路
５９、６５ セレクタ

Claims (5)

1. ９０度位相差を持ったA相信号１とB相信号２を入力し角度、回転方向によりアップダウンカウントし、基準点を示すZ相信号３を入力してアップダウンカウンタ６をクリアさせるエンコーダの信号処理回路において、
   前記A相信号１と前記B相信号２の立ち上がりエッジと立下りエッジを検出し、エッジ信号１２を出力するエッジ検出器４と、
   前記A相信号１と前記B相信号２より回転方向を検出し、アップダウン信号１７を出力する回転方向検出器５と、
   前記エッジ検出器４より出力される前記エッジ信号１２と前記回転方向検出器５より出力される前記アップダウン信号１７によりアップダウンカウントされ、前記エッジ検出器４より出力される第1のアップダウンカウンタクリア信号１４によりクリアされる第1のアップダウンカウンタ６と、
   前記エッジ検出器４より出力される前記エッジ信号１２と前記回転方向検出器５より出力される前記アップダウン信号１７によりアップダウンカウントされ、前記エッジ検出器４より出力される第２のアップダウンカウンタクリア信号１３によりクリアされる第２のアップダウンカウンタ７と、
   前記第１、第２のアップダウンカウンタの出力の差分を演算する減算器８と、
   前記減算器８の減算器出力２１と所定の比較値１０とを比較する比較器９と、
   前記比較器９の出力により前記第１のアップダウンカウンタ６または前記第２のアップダウンカウンタ７の出力を選択出力するセレクタ１５とからなり、
   前記第２のアップダウンカウンタクリア信号１３は前記エッジ検出器４内で前記アップダウン信号１７により前記Ａ相信号１の立上り、または前記Ｂ相信号２の立上りエッジを選択することでつくられ、
   前記第１のアップダウンカウンタクリア信号１４は前記Ａ相信号１、前記Ｂ相信号２およびＺ相信号３から作られることを特徴とするエンコーダの信号処理回路。
2. 前記第１のアップダウンカウンタクリア信号１４は前記エッジ検出器４内で前記Ｚ相信号３の立上りを検出して作られることを特徴とする請求項１記載のエンコーダの信号処理回路。
3. 前記第１のアップダウンカウンタクリア信号１４は前記エッジ検出器４内でA相信号１が“H”でB相信号２が”H”の時でZ相信号３の立ち上りエッジを検出して作られることを特徴とする請求項１記載のエンコーダの信号処理回路。
4. 前記第１のアップダウンカウンタクリア信号１４はエッジ検出器４内でA相信号１、B相信号２およびZ相信号３の論理積から作られることを特徴とする請求項１記載のエンコーダの信号処理回路。
5. 前記第１のアップダウンカウンタクリア信号１４は前記エッジ検出器４内でZ相信号３の立ち上がりエッジか、A相信号が“H”でB相信号が”H”の時Z相信号の立ち上りエッジか、A相信号とB相信号とZ相信号の論理積信号かのいずれかの信号を選択する原点選択信号１６を設けたことを特徴とする請求項1記載のエンコーダの信号処理回路。

Images