JP2010010400A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Abstract

【課題】高濃度イオン注入後の硬化したレジスト膜を温度を上げて真空中でアッシング処理してもポッピング現象がなく、そのため飛散した変質層等の残渣の発生のない半導体集積回路装置の製造方法を提供する。
【解決手段】イオン注入１０１等で硬化したレジストを除去するために、被処理ウエハを、常圧下でベーク１０２した後、実質的に酸素ガスからなる酸素単ガス雰囲気下において、摂氏３００度前後の高温領域でプラズマ・アッシング処理１０３，１０４するものである。
【選択図】図１

Description

本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるレジスト除去技術、特に高濃度イオン注入後のレジスト除去技術に適用して有効な技術に関する。
特表第２００５−５２３５８６号公報（特許文献１）または、その対応米国特許公開２００５−０１９９２６２号公報（特許文献２）には、エッチングやイオン注入で硬化したレジストを除去するため、大気圧下で比較的高温（摂氏２５０度）のホット・プレート上でインサイチュ（Ｉｎ ｓｉｔｕ）ベークし、そのまま同じ炉の中で水素、窒素等を添加した酸素を主要な成分とするガス中（真空中）でプラズマ・アッシング処理する技術が開示されている。
日本特開２００７−１０３５０９号公報（特許文献３）には、イオン注入後のレジスト除去工程におけるポッピング防止のため、酸素雰囲気の真空中で比較的低温（ウエハ温度は摂氏１５０度程度）において２段のプラズマ・アッシング（酸素イオンを主とする第１のステップと酸素ラジカル主とする第２のステップ）する技術が開示されている。
日本特開２００１−０４４１７８号公報（特許文献４）には、イオン注入後のレジスト除去工程におけるポッピング防止のため、真空中（窒素添加酸素雰囲気）で低温および高温の２段のプラズマ・アッシング処理を施す技術が開示されている。
日本特開２００３−１８８１５１号公報（特許文献５）には、イオン注入後のレジスト除去工程におけるポッピング防止のため、真空中（アンモニア雰囲気）で低温（摂氏１２０度以下）においてプラズマ・アッシング処理を施す技術が開示されている。
特表第２００５−５２３５８６号公報 米国特許公開第２００５−０１９９２６２号公報 特開第２００７−１０３５０９号公報 特開第２００１−０４４１７８号公報 特開第２００３−１８８１５１号公報
高濃度イオン注入後のレジスト膜は表面に硬質の変質層が形成されており、摂氏１５０程度の低温度領域では除去が困難である。これは、変質層のエッチング・レートが温度の低下とともに急速に低下するからである。変質層のエッチング・レートを上げるため、摂氏２５０度程度まで温度を上げて、真空中でアッシング処理をすると、内部のレジスト溶剤が膨張して、破裂するポッピング（Ｐｏｐｐｉｎｇ）現象が発生する。これによって飛散した変質層等の残渣は、ウエハ表面に焼きつき、後の洗浄でも除去が困難となる。
一方、最近、高効率の高温ベーク・アッシング連続処理を可能とするため、アッシング室内において、大気圧条件下でベーク（インサイチュ・ベーク）し、そのままアッシング処理が可能なリモート・プラズマ型アッシング装置が開発されている。このような装置によれば、大気圧ベークで事前にレジスト内の溶剤を除去した後、摂氏２５０度程度の比較的高温において、水素／窒素混合ガス等のフォーミング（Ｆｏｒｍｉｎｇ Ｇａｓ）、ＳＦ６等のエッチング・ガス、窒素ガス等のその他の添加ガスを添加した酸素雰囲気下の真空中で、プラズマ・アッシング処理をすることが可能となる。
しかしながら、本願発明者らが検討したところによると、以下のような問題があることが明らかとなった。すなわち、水素・窒素混合ガスを使用すると、ウエハの表面に反応性生物が堆積して、ポリ・シリコンのエッチング時にエッチ残りが発生する。一方、ＳＦ６等のエッチング・ガスを使用すると、硫酸等の生成により、装置のダメージが大きくなる。また、スパッタ作用を目的として、窒素ガスその他のスパッタリング性のガスを添加すると、下地の削れ等の副作用が強くなる。
しかし、これらの添加ガスによる副作用を回避しようとして、添加ガスを使用せず、低温度領域のアッシング処理時間の延長だけで、対応しようとすると、その処理時間は、経済的な時間範囲を大幅に越えるものとなる。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願発明は、イオン注入等で硬化したレジストを除去するために、被処理ウエハを、常圧下でベークした後、実質的に酸素ガスからなる酸素単ガス雰囲気下において、摂氏３００度前後の高温領域でプラズマ・アッシング処理するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、イオン注入等で硬化したレジストを除去するために、被処理ウエハを、常圧下でベークした後、実質的に酸素ガスからなる酸素単ガス雰囲気下において、摂氏３００度前後の高温領域でプラズマ・アッシング処理することにより、デバイス又は処理装置へのダメージの少ないレジスト除去プロセスを提供することができる。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に、レジスト膜パターンを形成する工程；
（ｂ）前記レジスト膜パターンがある状態で、前記ウエハの前記第１の主面側に対して、高濃度イオン注入処理を実施する工程；
（ｃ）前記工程（ｂ）の後、常圧下において、摂氏２６５度以上３５０度未満のウエハ温度範囲において、前記レジスト膜パターンに対してベーク処理を実施する工程；
（ｄ）前記工程（ｃ）の後、酸素単ガス雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、第１のプラズマ・アッシング処理を実行する工程；
（ｅ）前記工程（ｄ）の後、酸素単ガス雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第２のプラズマ・アッシング処理を実行する工程。
２．前記１項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２７０度である。
３．前記１項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２８０度である。
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｅ）の前記酸素単ガス雰囲気の添加率は、２体積％未満である。
５．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｅ）の前記酸素単ガス雰囲気の添加率は、１体積％未満である。
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記ベーク処理と前記第１のプラズマ・アッシング処理は、同一の処理室の同一のウエハ・ステージ上で行われる。
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のプラズマ・アッシング処理と前記第２のプラズマ・アッシング処理は、同一の処理室の同一のウエハ・ステージ上で行われる。
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室内の、ほぼ一定の温度に設定した同一のウエハ・ステージ上で行われる。
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１の主面に対して、ウエット洗浄処理を実行する工程。
１１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に、レジスト膜パターンを形成する工程；
（ｂ）前記レジスト膜パターンがある状態で、前記ウエハの前記第１の主面側に対して、高濃度イオン注入処理を実施する工程；
（ｃ）前記工程（ｂ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハの前記第１の主面に対して、第１のプラズマ・アッシング処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１の主面の近傍に、実質的にプラズマ雰囲気がない状態に保持する工程；
（ｅ）前記工程（ｄ）の後、前記工程（ｃ）とほぼ同一の気圧下の酸素ガスを主要な成分とする雰囲気中で、前記ウエハの前記第１の主面に対して、第２のプラズマ・アッシング処理を実行する工程。
１２．前記１１項の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記工程（ｄ）および（ｅ）を所定の繰り返し回数だけ、更に実行する工程。
１３．前記１１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｅ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１及び第２のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第３のプラズマ・アッシング処理を実行する工程。
１４．前記１２項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｆ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１及び第２のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第３のプラズマ・アッシング処理を実行する工程。
１５．前記１１から１４項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｂ）と（ｃ）の間において、常圧下において、前記レジスト膜パターンに対してベーク処理を実施する工程。
１６．前記１１から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
１７．前記１１から１６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、実質的に雰囲気を変更せずに行われる。
１８．前記１１から１７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室内の、ほぼ一定の温度に設定した同一のウエハ・ステージ上で行われる。
１９．前記１１から１８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｆ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
２０．前記１１から１９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｇ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
２１．前記１１から２０項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｇ）および（ｈ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
２２．前記１３から２１項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｇ）の後、前記ウエハの前記第１の主面に対して、ウエット洗浄処理を実行する工程。
２３．前記１２から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、０回以上、１０回未満である。
２４．前記１２から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、１０回未満である。
２５．前記１２から２２項のいずれか一つの半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、２回以上、１０回未満である。
２６．前記１５から２５項のいずれか一つの半導体集積回路装置の製造方法において、前記ベーク処理は、摂氏２６５度以上３５０度未満のウエハ温度範囲において、実行される。
２７．前記２６項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２７０度である。
２８．前記２６項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２８０度である。
２９．前記１３から２７項のいずれか一つの半導体集積回路装置の製造方法において、前記第１、第２、および第３のプラズマ・アッシング処理は、摂氏２６５度以上３５０度未満のウエハ温度範囲において、酸素単ガス雰囲気下で、実行される。
３０．前記１から２９項のいずれか一つの半導体集積回路装置の製造方法において、前記高濃度イオン注入処理は、ゲート電極となるべきポリ・シリコン膜への不純物の注入である。
３１．前記１から３０項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、前記工程（ｃ）とほぼ同一の気圧下の酸素ガスを主要な成分とする雰囲気中で、実行される。
３２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に、レジスト膜パターンを形成する工程；
（ｂ）前記レジスト膜パターンがある状態で、前記ウエハの前記第１の主面側に対して、高濃度イオン注入処理を実施する工程；
（ｃ）前記工程（ｂ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハの前記第１の主面に対して、第１のプラズマ・アッシング処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１の主面の近傍に、実質的にプラズマ雰囲気がない状態に保持する工程；
（ｅ）前記工程（ｄ）の後、酸素ガスを主要な成分とする雰囲気中で、前記ウエハの前記第１の主面に対して、第２のプラズマ・アッシング処理を実行する工程；
（ｆ）前記工程（ｅ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１及び第２のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第３のプラズマ・アッシング処理を実行する工程。
３３．前記３２項の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｇ）前記工程（ｅ）の後で前記工程（ｆ）の前に、前記工程（ｄ）および（ｅ）を所定の繰り返し回数だけ、更に実行する工程。
３４．前記３２または３３項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｂ）と（ｃ）の間において、常圧下において、前記レジスト膜パターンに対してベーク処理を実施する工程。
３５．前記３２から３４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
３６．前記３２から３５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、実質的に雰囲気を変更せずに行われる。
３７．前記３２から３６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｆ）は、同一の処理室内の、ほぼ一定の温度に設定した同一のウエハ・ステージ上で行われる。
３８．前記３２から３７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｆ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
３９．前記３３から３８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｇ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
４０．前記３４から３９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｈ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
４１．前記３２から４０項のいずれか一つの半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｆ）の後、前記ウエハの前記第１の主面に対して、ウエット洗浄処理を実行する工程。
４２．前記３３から４１項のいずれか一つの半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、０回以上、１０回未満である。
４３．前記３３から４１項のいずれか一つの半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、１０回未満である。
４４．前記３３から４１項のいずれか一つの半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、２回以上、１０回未満である。
４５．前記３４から４４項のいずれか一つの半導体集積回路装置の製造方法において、前記ベーク処理は、摂氏２６５度以上３５０度未満のウエハ温度範囲において、実行される。
４６．前記４５項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２７０度である。
４７．前記４５項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２８０度である。
４８．前記３２から４７項のいずれか一つの半導体集積回路装置の製造方法において、前記第１、第２、および第３のプラズマ・アッシング処理は、摂氏２６５度以上３５０度未満のウエハ温度範囲において、酸素単ガス雰囲気下で、実行される。
４９．前記３２から４８項のいずれか一つの半導体集積回路装置の製造方法において、前記高濃度イオン注入処理は、ゲート電極となるべきポリ・シリコン膜への不純物の注入である。
５０．前記３２から４９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、前記工程（ｃ）とほぼ同一の気圧下の酸素ガスを主要な成分とする雰囲気中で、実行される。
５１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に、レジスト膜パターンを形成する工程；
（ｂ）前記レジスト膜パターンがある状態で、前記ウエハの前記第１の主面側に対して、高濃度イオン注入処理を実施する工程；
（ｃ）前記工程（ｂ）の後、常圧下において、摂氏２６５度以上３５０度未満のウエハ温度範囲において、前記レジスト膜パターンに対してベーク処理を実施する工程；
（ｄ）前記工程（ｃ）の後、酸素単ガス雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、第１のプラズマ・アッシング処理を実行する工程。
５２．前記５１項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２７０度である。
５３．前記５１項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２８０度である。
５４．前記５１から５３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）の前記酸素単ガス雰囲気の添加率は、２体積％未満である。
５５．前記５１から５３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）の前記酸素単ガス雰囲気の添加率は、１体積％未満である。
５６．前記５１から５５項のいずれか一つの半導体集積回路装置の製造方法において、前記ベーク処理と前記第１のプラズマ・アッシング処理は、同一の処理室の同一のウエハ・ステージ上で行われる。
５７．前記５１から５６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｄ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
５８．前記５１から５７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｄ）は、同一の処理室内の、ほぼ一定の温度に設定した同一のウエハ・ステージ上で行われる。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」、「半導体ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．本願のアッシングの際のガス条件において「実質的に酸素単ガス雰囲気」または「実質的に酸素ガスからなる雰囲気」とは、全体に占める酸素以外のガス組成（体積％）、すなわち、添加率が、３％未満であることを表す。
７．本願において「高濃度イオン注入」またはイオン注入における「ハイ・ドーズ（Ｈｉ−Ｄｏｓｅ）」とは、５Ｘ１０１４/ｃｍ２以上のドーズ量を言う。同一部分に複数回に渡り打ち込むときは、その合計を言う。
８．アッシング処理またはその前のベーク処理等に関して、「高温」というときは、摂氏２５０度前後、または、それ以上の温度を指す。また、同様の場合に「低温」というときは、レジストがポッピングを起こさないような温度（またはレジストのガラス転移温度以下の温度）、すなわち、摂氏１１０度から１２０度前後、または、それ以下の温度を指す。ここで、「温度」、「ウエハ温度」とはウエハ・ステージ（ホット・プレート）の温度（設定温度）を指す。更に、同様の場合に「常圧」というときは、大気圧または、その周辺の気圧の範囲を言う。たとえば、通常の条件であれば、０．８気圧から１．２気圧程度の範囲である。
９．レジストのアッシング処理に関して、「プラズマ・アッシング処理」とは、通常のイン・サイチュ・プラズマ（Ｉｎ Ｓｉｔｕ Ｐｌａｓｍａ）方式のように、ウエハ処理室内でプラズマを励起するものばかりでなく、以下の例で説明するリモート・プラズマ方式のように、ウエハ処理室外でプラズマを励起して、励起されたガス（中性励起種を含む）をウエハ処理室内に移送する方式のアッシング炉を用いたものも含むものとする。
また、アッシング処理に関して、「ほぼ同一の気圧」というときは、たとえば、５０Ｐａを基準気圧とするとき、２５Ｐａや１００Ｐａは、ほぼ同一の気圧であるが、１０Ｐａや２００Ｐａは、一般に、ほぼ同一の気圧ではない。一方、１．０気圧を基準気圧とするとき、０．８気圧や１．２気圧は、ほぼ同一の気圧であるが、０．５気圧や２．０気圧は、一般に、ほぼ同一の気圧ではない。なお、処理圧力は、プロセスの条件の詳細、装置の特性に依存するので、以下に示す実施の形態において例示した特定の処理圧力の適用範囲が、それとほぼ同一の気圧に限定されるものではないことは言うまでもない。
１０．ＭＩＳ・ＦＥＴ(Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)とは、ゲート絶縁膜のＨｉ−ｋ化に対応したＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む広い概念である。ＭＩＳ・ＦＥＴのゲート電極について、「ポリ・シリコン」、「ポリ・シリコン・ゲート」、または「ポリ・シリコン膜」（以下「ポリ・シリコン等」という）というときは、いわゆるポリ・シリコンのみでなく、アモルファス・シリコン、微結晶シリコン、およびそれらの中間体を含むものとする。また、「ポリ・シリコン・ゲート電極」等といっても、実際には、下層のポリシリコン層と上層のシリサイド層との複合膜であることが多い（ポリメタル・ゲートでは、更にタングステン等の高融点金属を主要な成分とする層も加わる）。本願ではそれらを含む広い意味で、ポリ・シリコン等という。
１１．工程の記載において、たとえば、「前記工程（ｃ）から（ｈ）」というときは、アルファベット順を意味する。すなわち、対応する先行部分に工程（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｈ）があるとき（工程（ｇ）は同先行部分にはない）、「前記工程（ｃ），（ｄ），（ｅ），（ｆ），および（ｈ）」を表す。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
１．本願の一実施の形態の半導体集積回路装置の製造方法における各アッシング処理に使用する装置の説明（主に図４および図５）
図４は本願の一実施の形態の半導体装置の製造方法における各種のレジスト除去プロセスに使用するベーク・アッシング装置の全体平面構造図である。図５は本願の一実施の形態の半導体装置の製造方法における各種のレジスト除去プロセスに使用するベーク・アッシング装置の要部断面図（図４のＸ−Ｘ’断面）である。ここで使用可能な装置には、たとえばＰＳＫ社のＴＩＧＭＡ−４がある。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における各アッシング処理に使用する装置を説明する。
まず、ベーク＆アッシング装置５１の全体構造およびウエハ１の流れを説明する。図４又は図５に示すように、被処理ウエハ１はフープ５３（ウエハ返送用容器）に収容された状態で、ロード・ポート５２にセットされる。その状態で、ゲートを介して、局所清浄室５４と連結される。次に、フープ５３内のウエハ１は搬送ロボット５５により、ほぼ大気圧に保持された局所清浄室５４に取り込まれ、ゲート６１を介して、ほぼ大気圧に保持された前室５７内の搬送ロボット５８に受け渡される。その後、ウエハ１は、ゲート６２，６３を介して、搬送ロボット５８により、処理室６４，６５内のウエハ・ステージ６６ａ，６６ｂ，６７ａ，６７ｂ上のマウントされる（ここでは、処理室６４のウエハ・ステージ６６ａに置かれた場合を説明する）。このウエハ・ステージ６６ａ上で、大気圧下でのベーク処理、減圧下でのソフト・アッシング処理、およびハード・アッシング処理（まとめて「アッシング処理」という）が順次行われる。図５に示すように、アッシング処理におけるプラズマは、ガス・インレット７２からプラズマ励起室７３に導入された酸素を主要な成分とするガスが、たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型のプラズマ励起機構７１に印加された高周波電力によって生成される。生成されたプラズマはパンチング・ボード７４の多数の開口を通過して、ウエハ１のデバイス面１ａ（第１の主面）に到達する（いわゆる、リモート・プラズマである）。その後ガスは、排気通路７５を介して、真空排気系により、炉外へ排出される。
処理が完了したウエハ１は、再び、ウエハ・ロボット５８によって、ゲート６３を介して、前室に戻され、そこからゲート６１を介して、ウエハ・ロボット５５に受け渡されて、局所清浄室５４と連結されたフープ５３に戻される。
なお、リモート・プラズマ方式はデバイスへのダメージが少ないメリットがあるが、通常のインサイチュー型プラズマ方式も同様に適用可能である。また、励起方式は、ＩＣＰ方式に限らず、その他の方式でも、同様に適用可能である。
２．本願の一実施の形態の半導体集積回路装置の製造方法における各アッシング処理の流れの説明（主に図１から図３）
ここで説明するレジスト除去プロセスは、広くレジスト膜パターン（全面レジスト膜を含む）の除去に適用できる。具体的には、セクション３の図６等で説明するレジスト除去工程１５５、１５７、１６２，１６４，１６６，１７１，１７３等（図１のイオン注入工程１０１）に適用して有効である。このうち、高濃度イオン注入後のレジスト除去工程１５５、１５７、１６６，１７１，１７３等に適用して有効である。
２-１．高温酸素単ガス・プロセスの説明（主に図１及び図２）
図１は本願の一実施の形態の半導体装置の製造方法におけるレジスト除去プロセス（高温酸素単ガス・アッシング処理）の流れを示すプロセス・ブロック・フロー図である。図２は本願の一実施の形態の半導体装置の製造方法におけるレジスト除去プロセス中のベーク＆アッシング処理の流れを示すプロセス・タイム・チャートである。これらに基づいて、高温酸素単ガス・プロセスを説明する。
イオン注入１０１の完了からレジスト除去工程１０６（図１）の最終工程であるウエット洗浄工程１０５の完了までの流れを説明する。図１又は図２（図４及び図５参照）に示すように、イオン注入工程１０１が完了したウエハ１は、レジスト除去装置５１のウエハ・ステージ６６，６７等の上に、そのデバイス面１ａを上に向けて置かれる（図２の時間ｔ１）。このウエハ・ステージ６６，６７は、常時、摂氏３００度前後に加温又は温調（設定温度）されている。このとき、処理室６４，６５の雰囲気は、ほぼ常圧（たとえば１０１ｋＰａ程度）の乾燥空気雰囲気（窒素雰囲気、アルゴンやヘリウム等の不活性ガス雰囲気その他の雰囲気でもよい。ただし、乾燥空気雰囲気が最も経済的である。）である。ウエハ１は、このウエハ・ステージ６６，６７上で、１０秒程度、レジスト内の溶剤を揮発させるためにベーク処理１０２（インサイチュー・ベーク）が実行される（図２のベーク期間Ｔ１）。その後（図２の時間ｔ２）、そのまま処理室６４，６５の気圧が、たとえば５０Ｐａ程度まで減圧され（図２の時間ｔ３）、その雰囲気が酸素単ガス雰囲気（酸素単ガス一定流量、たとえば２０００ｓｃｃｍ程度のほぼ定常状態）に置換される。この状態で、１５００Ｗ程度の高周波電力（たとえば２．４５ＧＨｚ）が印加されて（図２の時間ｔ４）、プラズマが励起され、励起されたプラズマは、定常流に乗りウエハ１のデバイス面１ａに到達する。これによって、高濃度のイオン注入によって変質して硬くなったレジスト膜パターンの表面のクラスト部を灰化処理するソフト・アッシング処理１０３（予備プラズマ・アッシング処理）が進行する（図２のソフト・アッシング期間Ｔ２）。ソフト・アッシング期間Ｔ２は、たとえば６０秒程度である。この処理により、クラスト部は、ほぼ除去される。
次に、そのまま、一度、ＲＦパワーがオフされ（図２の時間ｔ５）、ハード・アッシング処理１０４に移行する。ハード・アッシング処理１０４では、気圧は、たとえば２００Ｐａ程度まで上げられた後（図２の時間ｔ６）、再びＲＦパワーが印加される（図２の時間ｔ５７。酸素単ガスの流量は、たとえば１１０００ｓｃｃｍ程度に増やされる。印加高周波電力（たとえば２．４５ＧＨｚ）も、５５００Ｗ程度に設定される（一般に、ソフト・アッシングよりも高い電力が印加される）。これにより、内部のソフト・コア部分を完全に除去することができる。ハード・アッシング処理１０４（主プラズマ・アッシング処理；図２のハード・アッシング期間Ｔ３）が完了すると、ＲＦパワーがオフされ（図２の時間ｔ８）、雰囲気が乾燥空気に置換されるとともに、気圧が常圧に向けて上昇し始める（図２の時間ｔ９）。ハード・アッシング期間Ｔ３は、たとえば１８０秒程度である。処理室６４，６５（処理が完了した処理室）が常圧に戻ると（図２の時間１０）、ウエハ１はフープ５３に戻される。その後、ウエハ１は、フープ５３に収納されて、ウエット洗浄装置へ搬送される。
なお、アッシング処理をソフト・アッシング処理１０３とハード・アッシング処理１０４に分ける理由は、以下のように説明できる。すなわち、ハイドーズ・イオン注入により、レジスト表面の高分子鎖は、より強力な多重結合に変化して、いわゆる硬化層（クラスト部）を形成している。これに初めから強力なプラズマを作用させると、この硬化層が更に硬化して、灰化反応がまったく進行しなくなる。このようなことにならないように、最初は弱いプラズマで、徐々に表面を削っていって、硬化層が、ほぼ消失したところで、強力なプラズマを作用させるようにしている。
ウエット洗浄装置（たとえば枚葉式ウエット洗浄装置）では、ウエハ表面を清浄化するためのウエット洗浄処理１０５が実行される。ウエット洗浄処理は、たとえば以下のように進行する。処理順は以下の番号潤である。
（１）摂氏２３度程度のＡＰＭ洗浄液（アンモニア、過酸化水素、水）をノズルでウエハ・スピン・ステージ上で自転するウエハ１のデバイス面１ａへ供給される。処理時間は、たとえば３０秒程度である。
（２）ウエハを水洗する。
（３）摂氏２３度程度のＨＰＭ洗浄液（塩酸、過酸化水素、水）をノズルでウエハ・スピン・ステージ上で自転するウエハ１のデバイス面１ａへ供給される。処理時間は、たとえば３０秒程度である。
（４）ウエハを水洗する。
（５）摂氏１３０度程度のＳＰＭ洗浄液（アンモニア、過酸化水素、水）をノズルでウエハ・スピン・ステージ上で自転するウエハ１のデバイス面１ａへ供給される。処理時間は、たとえば３００秒程度である。
（６）ウエハを水洗する。
（７）摂氏６５度程度のＡＰＭ洗浄液（アンモニア、過酸化水素、水）をノズルでウエハ・スピン・ステージ上で自転するウエハ１のデバイス面１ａへ供給される。処理時間は、たとえば３００秒程度である。
（８）ウエハを水洗する。
（９）ウエハ１のデバイス面１ａに対して水洗および乾燥処理する。
ウエット洗浄処理１０５が完了すると、次工程に送られる。
なお、前記のベーク処理１０２、ソフト・アッシング処理１０３（第１のプラズマ・アッシング処理）、ハード・アッシング処理（第２のプラズマ・アッシング処理）１０４、およびその間の期間を通して、所定の温度範囲（たとえば摂氏２６５度以上、３５０度未満）内の一定温度に保持することが望ましい。所定の温度範囲の内部で変動させてもよいが、一般に一定温度の方が制御が簡単である。これは、前記のベーク処理１０２、ソフト・アッシング処理１０３（第１のプラズマ・アッシング処理）、ハード・アッシング処理（第２のプラズマ・アッシング処理）１０４、およびその間の期間を通して、ウエハ１は、たとえば、ウエハ・ステージ６６ａ上、すなわち、同一のステージ上６６ａ，６６ｂ，６７ａ，６７ｂにあるからである。この温度範囲の上限は、周辺への熱による弊害を回避するために要求されるものである。一方、下限は除去反応の速度を実用的なものにするために必要とされる。量産工程においては、処理速度が重要であり、安定した処理を確保するためには、下限は摂氏２７０度以上が望ましい。更に、スループットを向上させるためには、摂氏２８０度以上が好適である。
また、ソフト・アッシング処理１０３（第１のプラズマ・アッシング処理）、ハード・アッシング処理（第２のプラズマ・アッシング処理）１０４、およびその間の期間を通して、保持される酸素単ガス雰囲気は、不所望なスパッタリング効果や化学作用を回避するために、添加率は３体積％未満が望ましい。しかし、デバイスへの影響や量産での装置への影響を考慮すると、２体積％未満、可能であれば、１体積％未満にすると特に好適である。
２-２．ソフト・アッシング工程の改良プロセスの説明（主に図３）
ここに説明するプラズマ中断ソフト・アッシング・プロセスは、サブ・セクション（２−１）の高温酸素単ガス・プロセスのソフト・アッシング・プロセスの改良として説明している。従って、以下に説明しない事項は、サブ・セクション（２−１）をほぼそのまま援用する。しかし、要素処理としてのプラズマ中断ソフト・アッシング・プロセス自体は、広い気圧範囲（プラズマが励起可能な範囲）、広い温度範囲（低温域を含み、摂氏１１０度から３５０度程度まで有効である）および酸素を主要な成分とする広範なガス雰囲気（酸素以外の添加ガス、すなわち窒素、フォーミング・ガス（水素を窒素で薄めた混合ガス、通常、窒素１００に対して水素３程度の割合）、またはエッチング・ガス（ＳＦ系ガス等の弗素含有ガス）等を含む雰囲気）において効果があるため、温度設定またはガス雰囲気を変更することで、先行するベーク処理（たとえば低温域でアッシングする場合等）および後続のハード・アッシング処理の一方または両方は必ずしも必要ではない。ただし、ハード・アッシング処理をしない場合には、その分、ソフト・アッシング工程の時間を延長する等の対応が必要となることは言うまでもない。なお、アッシング処理の際のウエハ・ステージの温度（ウエハ温度）を摂氏２６５度未満にする場合には、酸素単ガス雰囲気ではなく、スパッタ効果やエッチング性のあるガスを添加することが望ましい。添加率はいずれの場合も、５％程度以上、３０％未満の範囲が実用的である。
図３は本願の一実施の形態の半導体装置の製造方法におけるレジスト除去プロセス中のソフト・アッシング処理の変形例のプロセス・ブロック・フロー図（図３（ａ））および、プロセス・タイム・チャート（図３（ｂ））である。これに基づいて、プラズマ中断処理ソフト・アッシング・プロセスを説明する。
先に説明したアッシング・プロセスのソフト・アッシング工程１０３（図１）は、基本的に連続した単一のステップから構成されていた。しかし、ここに説明する例では、ソフト・アッシング工程１１７（図３）が複数のソフト・アッシング・ステップ１１３，１１４（第１および第２のプラズマ・アッシング処理）から構成されており、それらの間に、プラズマ励起を停止するプラズマ励起停止ステップ１１８（またはプラズマ雰囲気供給停止ステップ）が介在している。すなわち、図３（ａ）または図３（ｂ）に示すように、イオン注入工程１０１が完了したウエハ１またはその後のベークが完了したウエハ１は、ほぼ常圧の乾燥空気雰囲気の状態（図３の時間ｔ１）から減圧が開始される（図３の時間ｔ２）。ほぼ同時に雰囲気が酸素を主要な成分とする雰囲気（酸素ベース雰囲気）に置換される（酸素ベースの雰囲気ガスの流量は、２０００ｓｃｃｍ程度である）。５０Ｐａ程度の減圧状態に到達した後（図３の時間ｔ３）、その状態でＲＦパワー（２．４５ＧＨｚ、１５００Ｗ程度）が印加される（図３の時間ｔ４）。その後、比較的短い時間でＲＦパワーがオフされる（図３の時間ｔ５）。しかし、このとき、ガス雰囲気は、酸素ベース雰囲気のままである。このように、励起期間Ｔ４と非励起期間Ｔ５をＮ回繰り返した後、通常、図２の時間ｔ５以降のように、ハード・アッシングへ移行する。
ここで、たとえば、酸素単ガス雰囲気で、ウエハ温度（ステージ温度）その他の条件がサブセクション（２−１）とほぼ同じである場合を考えると、総励起期間Ｔ４は、たとえば６０秒程度（灰化特性上、３０秒以上が望ましい）、非励起期間Ｔ５は、たとえば１０秒程度とすることができる。そうすると、図３（ａ）の追加繰り返し回数Ｎを０回として、励起期間Ｔ４は各３０秒程度ということになる（第１例）。しかし、非励起期間Ｔ５は５秒から１０秒以上あれば、レジスト表面の緩和効果があることが確認されているので、励起期間Ｔ４を各２０秒程度とし、図３（ａ）の追加繰り返し回数Ｎを１回とすると、非励起期間Ｔ５は１０秒程度で総非励起期間は２０秒程度となり、全ソフト・アッシング時間は８０秒程度となる（第２例）。
追加繰り返し回数Ｎは、通常、第１例または第２例程度の時間配分が好適と考えられるので、０回以上、１０回未満程度と考えられる。上限は、量産上の要請である。たとえば、Ｎ＝１０であれば、励起期間Ｔ４を１０秒（第２例と同じ２０秒では）にまで下げても、総励起期間は１２０秒（２４０秒）となり、総非励起期間は１１０秒であり、全ソフト・アッシング時間は２３０秒（３５０秒）となり、第１例の全ソフト・アッシング時間７０秒と比較して、３倍（５倍）以上となる。ベーク時間が１０秒でハード・アッシング時間が１８０秒であるから、全アッシング時間は４２０秒（５４０秒）となり、第１例の全アッシング時間２６０秒のほぼ倍程度となる。従って、Ｎ＝１０程度が好適な範囲の上限と考えられる。
一方、下限はレジストの状態（硬化の度合い）または処理温度で決まる。通常、総励起期間は４０秒から７０秒程度必要であるから、励起期間Ｔ４が３０秒であれば、励起期間の総回数は２回程度（Ｎ＝０）で、励起期間Ｔ４が２０秒であれば、励起期間の総回数は３回程度（Ｎ＝１）となる。しかし、レジストの硬化が更に激しい場合、または、温度が比較的低い場合（ガス雰囲気との関係もあるが、たとえば摂氏２６５度未満）にはＮを２以上とする必要がある。
このように非励起期間Ｔ５を介在させる理由は、以下のように考えられる。プラズマ処理を１０秒から３０秒程度継続すると、硬化したレジストのクラスト部が物理化学的に硬直化して、灰化反応が停滞気味になるが、プラズマの供給を停止すると（プラズマ励起の停止又はプラズマ自体の供給停止）、表面の緊張状態が緩和されて、再び反応しやすい状態に戻ると考えられる。この場合、プラズマの供給を完全に断つために、雰囲気を大気に戻したり（気圧を変える）、または（気圧はそのままで）パージガスで置き換えたりすることも可能であるが、単にプラズマ励起を停止しただけで、数秒以内に緩和効果があるので、量産上、雰囲気（気圧を含む）を変更しない方が、時間短縮効果がある。たとえば、気圧を変えると、気圧の安定を待つ時間、たとえば、３秒程度の待機時間を更に必要とする。また、ガス・パージ等には、更に多くの待機時間を要する場合がある。しかし、最適化のために、気圧やガス組成等を変化させることを排除するものではない。
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるデバイス断面プロセス・フローの一例の説明（主に図６から図２６）
ここでは、セクション２で説明したアッシング処理を含む一連の半導体ウエハ処理プロセス（９０ｎｍテクノロジー・ノードの相補型ＭＩＳＦＥＴ型、すんわち、ＣＭＩＳ型のＬＳＩプロセス）の主要部の一例を説明する。
図６は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すプロセス・ブロック・フロー図である。図７は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（Ｎウエハ形成）である。図８は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ゲート酸化）である。図９は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜成膜）である。図１０は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜への高濃度Ｐ型不純物導入）である。図１１は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜へのＰ型不純物導入のためのレジスト膜パターンの除去）である。図１２は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜への高濃度Ｎ型不純物導入）である。図１３は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜へのＮ型不純物導入のためのレジスト膜パターンの除去）である。図１４は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜のパターニングのためのレジスト膜パターン形成）である。図１５は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ゲート電極のパターニング）である。図１６は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ゲート電極のパターニングのためのレジスト除去）である。図１７は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＰ型不純物導入）である。図１８は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＰ型不純物導入のためのレジスト膜パターンの除去）である。図１９は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＮ型不純物導入）である。図２０は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＮ型不純物導入のためのレジスト膜パターンの除去）である。図２１は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（サイド・ウォール形成のための絶縁膜成膜）である。図２２は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（サイド・ウォール形成）である。図２３は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｐ型不純物導入）である。図２４は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｐ型不純物導入のためのレジスト膜パターンの除去）である。図２５は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｎ型不純物導入）である。図２６は本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｎ型不純物導入のためのレジスト膜パターンの除去）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるデバイス断面プロセス・フローの一例を説明する。
まず、たとえば３００φのＰ型シリコン単結晶ウエハ１を準備する（ウエハ・サイズは２００ファイでも、４５０ファイでも、その他のものでもよい。また、不純物型も必要に応じて、Ｎ型でもよい。また、エピタキシャル型のウエハでも、ＳＯＩウエハその他の絶縁性ウエハでもよい）。次に、図７に示すように、ウエハ１のデバイス面１ａ（反対側の面は裏面１ｂである）の表面領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域４を形成する。ここで、ＳＴＩ領域４の深さは、たとえば３００ｎｍ程度であり、その幅は、たとえば、７０ｎｍ程度である。
続いて、ＰチャネルＭＩＳＦＥＴ形成領域２とＮチャネルＭＩＳＦＥＴ形成領域３の内のＰチャネルＭＩＳＦＥＴ形成領域２に対応するデバイス面１ａ下にＮ型ウエル領域５を形成する（図６のＮウエル形成工程１５１）。
次に、図８に示すように、ウエハ１のデバイス面１ａの表面に、たとえば７ｎｍ程度の厚さの酸化シリコン膜６または酸窒化シリコン膜を熱酸化等により、形成する（図６のゲート絶縁膜形成工程１５２）。その上に、図９に示すように、たとえば１５０ｎｍ程度の厚さのノンドープ・ポリシリコン膜７をＣＶＤ法により形成する（図６のポリシリコン膜形成工程１５３）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜８を塗布して、通常のリソグラフィにより、ポリシリコン膜７へのＰ型不純物のドープのためのレジスト膜パターン８とする。レジスト膜８（以下のレジストも同じ）は、たとえば化学増幅型のポジ型レジストである（たとえばポリ・ヒドロキシ・スチレン系）。
続いて、図１０に示すように、ＮチャネルＭＩＳＦＥＴ形成領域３をレジスト膜８（レジスト膜パターン）で被覆した状態で、全面にＰ型の不純物イオン注入処理９（たとえばホウ素イオン、ドーズ量は２Ｘ１０１５/ｃｍ２程度、加速エネルギー１０ｋｅＶ程度）を実行する（図６のポリシリコン膜へのＰ型不純物ドープ工程１５４；高濃度イオン注入処理Ａ）。その後、図１１に示すように、不要なレジスト膜パターン８をセクション２に説明したいずれかのレジスト除去プロセスにより除去する（図６のレジスト除去工程１５５）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜１１を塗布して、通常のリソグラフィにより、ポリシリコン膜７へのＮ型不純物のドープのためのレジスト膜パターン１１とする。続いて、図１２に示すように、ＰチャネルＭＩＳＦＥＴ形成領域２をレジスト膜１１（レジスト膜パターン）で被覆した状態で、全面にＮ型の不純物イオン注入処理１２（たとえば燐イオン、ドーズ量は６Ｘ１０１５/ｃｍ２程度、加速エネルギー２０ｋｅＶ程度）を実行する（図６のポリシリコン膜へのＮ型不純物ドープ工程１５６；高濃度イオン注入処理Ｂ）。その後、図１３に示すように、不要なレジスト膜パターン１１をセクション２に説明したいずれかのレジスト除去プロセスにより除去する（図６のレジスト除去工程１５７）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜を塗布して、通常のリソグラフィにより、図１４に示すように、ゲート電極のパターニングのためのレジスト膜パターン１３ａ，１３ｂとする（図６のレジスト・パターン形成工程１５８）。続いて、ゲート電極のパターニングのためのレジスト膜パターン１３ａ，１３ｂがある状態で、ポリシリコン膜７のドライ・エッチングを実行し、幅９０ｎｍ程度のゲート電極７ａ，７ｂを形成する（図６のゲート電極エッチ工程１６１）。このポリシリコン膜７のドライ・エッチングは、たとえば、ＨＢｒ，Ｃｌ２，Ｏ２等の混合ガスを用いて実行することができる。
続いて、図１６に示すように、不要なレジスト膜パターン１３ａ，１３ｂをセクション２に説明したいずれかのレジスト除去プロセスにより除去する（図６のレジスト除去工程１６２）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜１４を塗布して、通常のリソグラフィにより、半導体基板１のＮ型ウエル領域５の表面１ａのＰ型ソース・ドレイン・エクステンション領域１６（Ｐ型ＬＤＤ領域）となるべき部分へのＰ型不純物のドープのためのレジスト膜パターン１４とする。続いて、図１７に示すように、ＮチャネルＭＩＳＦＥＴ形成領域３をレジスト膜１４（レジスト膜パターン）で被覆した状態で、全面にＰ型の不純物イオン注入処理１５（たとえばＢＦ２＋を２．５ｋｅｖ程度の注入エネルギーでドープ量は３Ｘ１０１４ｃｍ−２）を実行する（図６のＰ型ＳＤ不純物ドープ工程１６３）。その後、図１８に示すように、不要なレジスト膜パターン１４を必要に応じてセクション２に説明したいずれかのレジスト除去プロセスにより、または通常のレジスト除去プロセスにより除去する（図６のレジスト除去工程１６４）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜１７を塗布して、通常のリソグラフィにより、半導体基板１の表面１ａのＮ型ソース・ドレイン・エクステンション領域１９（Ｎ型ＬＤＤ領域）となるべき部分へのＮ型不純物のドープのためのレジスト膜パターン１７とする。続いて、図１９に示すように、ＰチャネルＭＩＳＦＥＴ形成領域２をレジスト膜１７（レジスト膜パターン）で被覆した状態で、全面にＮ型の不純物イオン注入処理１８（たとえばＡｓ＋を３．５ｋｅｖ程度の注入エネルギーでドープ量は１Ｘ１０１５ｃｍ−２）を実行する（図６のＮ型ＳＤ不純物ドープ工程１６５；高濃度イオン注入処理Ｃ）。その後、図２０に示すように、不要なレジスト膜パターン１７をセクション２に説明したいずれかのレジスト除去プロセスにより除去する（図６のレジスト除去工程１６６）。
次に、図２１に示すように、サイド・ウォール・スペーサとなるべき絶縁膜２１（たとえば、下層の厚さ１０ｎｍ程度のオゾンＴＥＯＳ膜と厚さ４５ｎｍ程度上層のシリコン・ナイトライド膜からなる）をウエハ１のデバイス面１ａの全面にＣＶＤ法により形成する（図６の絶縁膜全面形成工程１６７）。次に、図２２に示すように、異方性ドライ・エッチングによりエッチ・バックして、サイド・ウォール２１ａ，２１ｂを形成する（図６のサイド・ウォール形成工程１６７）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜２２を塗布して、通常のリソグラフィにより、半導体基板１のＮ型ウエル領域５の表面１ａの高濃度Ｐ型ソース・ドレイン領域２４となるべき部分へのＰ型不純物のドープのためのレジスト膜パターン２２とする。続いて、図２３に示すように、ＮチャネルＭＩＳＦＥＴ形成領域３をレジスト膜２２（レジスト膜パターン）で被覆した状態で、全面にＰ型の不純物イオン注入処理２３（たとえばＢ＋を２ｋｅｖ程度の注入エネルギーでドープ量は４Ｘ１０１５ｃｍ−２）を実行する（図６のＰ＋型ＳＤ不純物ドープ工程１６９；高濃度イオン注入処理Ｄ）。その後、図２４に示すように、不要なレジスト膜パターン２２を必要に応じてセクション２に説明したいずれかのレジスト除去プロセスにより、または通常のレジスト除去プロセスにより除去する（図６のレジスト除去工程１７１）。
次に、ウエハ１のデバイス面１ａの全面にレジスト膜２５を塗布して、通常のリソグラフィにより、半導体基板１の表面１ａの高濃度Ｎ型ソース・ドレイン領域２７となるべき部分へのＮ型不純物のドープのためのレジスト膜パターン２５とする。続いて、図２５に示すように、ＰチャネルＭＩＳＦＥＴ形成領域２をレジスト膜２５（レジスト膜パターン）で被覆した状態で、全面にＮ型の不純物イオン注入処理２６（たとえばＡｓ＋を２０ｋｅｖ程度の注入エネルギーでドープ量は４Ｘ１０１４ｃｍ−２および、それに続いて、Ｐ＋を１０ｋｅｖ程度の注入エネルギーでドープ量は５Ｘ１０１４ｃｍ−２の２段階で行う）を実行する（図６のＮ＋型ＳＤ不純物ドープ工程１７２；高濃度イオン注入処理Ｅ）。その後、図２６に示すように、不要なレジスト膜パターン２５を必要に応じてセクション２に説明したいずれかのレジスト除去プロセスにより除去する（図６のレジスト除去工程１７３）。
その後、ソース・ドレイン上のシリコン酸化膜を自己整合的に除去して、ソース・ドレインの表面及びゲート電極７ａ，７ｂの表面をシリサイド化（たとえばニッケル・シリサイド）して、その上にライナー窒化シリコン膜を形成する。続いて、プリメタル絶縁膜を形成し、それにコンタクト・ホールを開口して、タングステン・プラグを埋め込む。その後は、銅系などのダマシン配線構造またはアルミニウム系などの通常配線構造を、たとえば３層から１０層程度形成する。その後、最上層にアルミニウム系のパッド層を形成して、その上に、たとえば下層の窒化シリコン膜を含む無機膜および上層のポリイミド系膜を含むの有機膜等からなるファイナル・パッシベーション膜を形成する。その後、このファイナル・パッシベーション膜にパッド開口を形成する。以上で、ほぼ、ウエハ工程は修了したこことなる。
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ここでは、シリコン系の半導体について、具体的に説明したが、本願発明はそれに限定されるものではなく、ＧａＡｓ系やその他の半導体基板を用いた集積回路、単体等にも適用できることは言うまでもない。また、前記実施の形態では、高濃度のイオン注入によって、変質したレジスト膜の除去について、具体的に説明したが、本願発明はそれに限定されるものではなく、プラズマ・エッチングその他の高エネルギーのイオン等が関与する雰囲気にさらされたレジスト膜の除去にも、同様に適用できることは言うまでもない。また、前記実施の形態に例示した処理圧力等の気圧は、使用した装置、ガス、対象のレジストの状態等（個別の諸条件）に最適な例を示したものであり、これらは、個別の諸条件に依存して多用に変化するので、本願発明は、これらの例示した圧力その他の非本質的なプロセス条件に限定されるものではないことは言うまでもない。
本願の一実施の形態の半導体装置の製造方法におけるレジスト除去プロセス（高温酸素単ガス・アッシング処理）の流れを示すプロセス・ブロック・フロー図である。 本願の一実施の形態の半導体装置の製造方法におけるレジスト除去プロセス中のベーク＆アッシング処理の流れを示すプロセス・タイム・チャートである。 本願の一実施の形態の半導体装置の製造方法におけるレジスト除去プロセス中のソフト・アッシング処理の変形例のプロセス・ブロック・フロー図（図３（ａ））および、プロセス・タイム・チャート（図３（ｂ））である。 本願の一実施の形態の半導体装置の製造方法における各種のレジスト除去プロセスに使用するベーク・アッシング装置の全体平面構造図である。 本願の一実施の形態の半導体装置の製造方法における各種のレジスト除去プロセスに使用するベーク・アッシング装置の要部断面図である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すプロセス・ブロック・フロー図である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（Ｎウエハ形成）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ゲート酸化）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜成膜）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜への高濃度Ｐ型不純物導入）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜へのＰ型不純物導入のためのレジスト膜パターンの除去）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜への高濃度Ｎ型不純物導入）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜へのＮ型不純物導入のためのレジスト膜パターンの除去）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ポリ・シリコン膜のパターニングのためのレジスト膜パターン形成）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ゲート電極のパターニング）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ゲート電極のパターニングのためのレジスト除去）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＰ型不純物導入）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＰ型不純物導入のためのレジスト膜パターンの除去）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＮ型不純物導入）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン・エクステンションへのＮ型不純物導入のためのレジスト膜パターンの除去）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（サイド・ウォール形成のための絶縁膜成膜）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（サイド・ウォール形成）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｐ型不純物導入）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＰチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｐ型不純物導入のためのレジスト膜パターンの除去）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｎ型不純物導入）である。 本願の一実施の形態の半導体装置の製造方法の主要部の流れを示すデバイス断面フロー図（ＮチャネルＭＩＳＦＥＴのソース・ドレイン領域への高濃度Ｎ型不純物導入のためのレジスト膜パターンの除去）である。
符号の説明
１ ウエハ
１ａ ウエハのデバイス面（第１の主面）
８，１１，１４，１７，２２，２５ レジスト膜パターン
１０２ ベーク処理
１０３ 予備プラズマ・アッシング処理（第１のプラズマ・アッシング処理）
１０４ 主プラズマ・アッシング処理（第２のプラズマ・アッシング処理）
１５４，１５６，１６３，１６５，１６９，１７２ 高濃度イオン注入処理

Claims (20)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）ウエハの第１の主面上に、レジスト膜パターンを形成する工程；
    （ｂ）前記レジスト膜パターンがある状態で、前記ウエハの前記第１の主面側に対して、高濃度イオン注入処理を実施する工程；
    （ｃ）前記工程（ｂ）の後、常圧下において、摂氏２６５度以上３５０度未満のウエハ温度範囲において、前記レジスト膜パターンに対してベーク処理を実施する工程；
    （ｄ）前記工程（ｃ）の後、酸素単ガス雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、第１のプラズマ・アッシング処理を実行する工程；
    （ｅ）前記工程（ｄ）の後、酸素単ガス雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第２のプラズマ・アッシング処理を実行する工程。
  2. 前記１項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２７０度である。
  3. 前記１項の半導体集積回路装置の製造方法において、前記ウエハ温度範囲の下限は、摂氏２８０度である。
  4. 前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｅ）の前記酸素単ガス雰囲気の添加率は、２体積％未満である。
  5. 前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｅ）の前記酸素単ガス雰囲気の添加率は、１体積％未満である。
  6. 前記１項の半導体集積回路装置の製造方法において、前記ベーク処理と前記第１のプラズマ・アッシング処理は、同一の処理室の同一のウエハ・ステージ上で行われる。
  7. 前記１項の半導体集積回路装置の製造方法において、前記第１のプラズマ・アッシング処理と前記第２のプラズマ・アッシング処理は、同一の処理室の同一のウエハ・ステージ上で行われる。
  8. 前記１項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
  9. 前記１項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室内の、ほぼ一定の温度に設定した同一のウエハ・ステージ上で行われる。
  10. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）ウエハの第１の主面上に、レジスト膜パターンを形成する工程；
    （ｂ）前記レジスト膜パターンがある状態で、前記ウエハの前記第１の主面側に対して、高濃度イオン注入処理を実施する工程；
    （ｃ）前記工程（ｂ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハの前記第１の主面に対して、第１のプラズマ・アッシング処理を実行する工程；
    （ｄ）前記工程（ｃ）の後、前記ウエハの前記第１の主面の近傍に、実質的にプラズマ雰囲気がない状態に保持する工程；
    （ｅ）前記工程（ｄ）の後、前記工程（ｃ）とほぼ同一の気圧下の酸素ガスを主要な成分とする雰囲気下で、前記ウエハの前記第１の主面に対して、第２のプラズマ・アッシング処理を実行する工程。
  11. 前記１０項の半導体集積回路装置の製造方法において、更に以下の工程を含む：
    （ｆ）前記工程（ｅ）の後、前記工程（ｄ）および（ｅ）を所定の繰り返し回数だけ、更に実行する工程。
  12. 前記１０項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｇ）前記工程（ｅ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１及び第２のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第３のプラズマ・アッシング処理を実行する工程。
  13. 前記１１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｇ）前記工程（ｆ）の後、酸素ガスを主要な成分とする雰囲気下で、前記ウエハ温度範囲において、前記ウエハの前記第１の主面に対して、前記第１及び第２のプラズマ・アッシング処理よりも高いＲＦ電力を印加して、第３のプラズマ・アッシング処理を実行する工程。
  14. 前記１０項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
    （ｈ）前記工程（ｂ）と（ｃ）の間において、常圧下において、前記レジスト膜パターンに対してベーク処理を実施する工程。
  15. 前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
  16. 前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、実質的に雰囲気を変更せずに行われる。
  17. 前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｅ）は、同一の処理室内の、ほぼ一定の温度に設定した同一のウエハ・ステージ上で行われる。
  18. 前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｆ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
  19. 前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｇ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
  20. 前記１０項の半導体集積回路装置の製造方法において、前記工程（ｃ）から（ｈ）は、同一の処理室の同一のウエハ・ステージ上で行われる。
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