JP2010002476A - 自発光表示装置および電子機器 - Google Patents

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Abstract

【課題】製造の際の歩留まりを向上させることが可能な自発光表示装置を提供する。
【解決手段】同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１に対応する画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂをそれぞれ、画素回路層内で不均等となるように設定する。これにより、Ｒ，Ｇ，Ｂ用の各画素２０Ｒ１，２０Ｇ１，２０Ｂ１において、対応する画素回路の画素パターン密度が互いに均等となり、画素回路全体としてのパターン欠陥率が低減する。
【選択図】図４

Description

本発明は、自発光素子を含んで構成された自発光表示装置、およびそのような自発光表示装置を備えた電子機器に関する。
近年、自発光素子として有機ＥＬ（ElectroLuminescence）素子を用いた自発光型の表示装置（有機ＥＬ表示装置）の開発が盛んになっている。有機ＥＬ素子は、有機薄膜に電界をかけると発光する現象を利用したデバイスである。この有機ＥＬ素子は、例えば１０Ｖ以下の印加電圧で駆動することが可能であるため、低消費電力である。また、有機ＥＬ素子は上記のように自発光素子であるため、液晶素子のような照明部材が不要であり、軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度は数μｓ程度と非常に高速であるため、動画表示時の残像が発生しないという利点がある。
このような有機ＥＬ素子を用いた有機ＥＬ表示装置の中でも、とりわけ、駆動素子としての薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）等を各画素に集積形成したアクティブマトリクス型の有機ＥＬ表示装置の開発が盛んである（例えば、特許文献１参照）。
特開２００７−３１０３１１号公報
上記特許文献１等には、各画素に形成された画素回路が開示されている。このとき、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色用の画素回路ではそれぞれ、必要とされる表示駆動電流の大きさに応じて、駆動トランジスタや蓄積容量素子のサイズが異なる場合がある。すると、特定の色用の画素回路において、画素パターン密度が高くなるため、ダスト等によりパターン欠陥率が増大してしまう。そしてパターン欠陥率が高くなると、製造の際の歩留まりが低下してしまうことになる。
なお、このような問題は、自発光素子が有機ＥＬ素子の場合には限られず、例えば無機ＥＬ素子の場合やＬＥＤ（Light Emitting Diode）の場合にも、同様に生じうるものである。
本発明はかかる問題点に鑑みてなされたもので、その目的は、製造の際の歩留まりを向上させることが可能な自発光表示装置および電子機器を提供することにある。
本発明の第１の自発光表示装置は、マトリクス状に配置された各画素内に形成された自発光素子と、各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層とを備えたものである。ここで、上記画素は、複数の色用の画素により構成されている。また、同一の発光輝度を得るために各自発光素子に必要とされる表示駆動電流の大きさの比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、上記画素回路層内で不均等に設定されている。
本発明の第１の電子機器は、表示機能を有する上記第１の自発光表示装置を備えたものである。
本発明の第１の自発光表示装置および第１の電子機器では、同一の発光輝度を得るために各自発光素子に必要とされる表示駆動電流の大きさの比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ上記画素回路層内で不均等に設定されていることにより、表示駆動電流の大きさに応じて画素回路内の素子サイズが互いに異なったとしても、各色用の各画素において、対応する画素回路の画素パターン密度が互いに均等となる。これにより、特定の色用の画素回路において画素パターン密度が高くなることによるパターン欠陥率の増大が回避され、画素回路全体としてのパターン欠陥率が低減する。
本発明の第２の自発光表示装置は、マトリクス状に配置された各画素内に形成された自発光素子と、各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層とを備えたものである。ここで、上記画素は、複数の色用の画素により構成されている。また、上記画素回路は、駆動トランジスタを含んで構成されている。さらに、この駆動トランジスタにおける活性層とゲート電極との対向領域の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、上記画素回路層内で不均等に設定されている。
本発明の第２の電子機器は、表示機能を有する上記第２の自発光表示装置を備えたものである。
本発明の第２の自発光表示装置および第２の電子機器では、画素回路内の駆動トランジスタにおける活性層とゲート電極との対向領域の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ上記画素回路層内で不均等に設定されていることにより、対向領域の面積に応じて駆動トランジスタの素子サイズが互いに異なったとしても、各色用の各画素において、対応する画素回路の画素パターン密度が互いに均等となる。これにより、特定の色用の画素回路において画素パターン密度が高くなることによるパターン欠陥率の増大が回避され、画素回路全体としてのパターン欠陥率が低減する。
本発明の第３の自発光表示装置は、マトリクス状に配置された各画素内に形成された自発光素子と、各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層とを備えたものである。ここで、上記画素は、複数の色用の画素により構成されている。また、上記画素回路は、表示駆動電流を蓄積するための蓄積容量素子を含んで構成されている。さらに、この蓄積容量素子の層内方向の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、上記画素回路層内で不均等に設定されている。
本発明の第３の電子機器は、表示機能を有する上記第３の自発光表示装置を備えたものである。
本発明の第３の自発光表示装置および第３の電子機器では、画素回路内の蓄積容量素子の層内方向の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ上記画素回路層内で不均等に設定されていることにより、蓄積容量素子の面積に応じて蓄積容量素子の素子サイズが互いに異なったとしても、各色用の各画素において、対応する画素回路の画素パターン密度が互いに均等となる。これにより、特定の色用の画素回路において画素パターン密度が高くなることによるパターン欠陥率の増大が回避され、画素回路全体としてのパターン欠陥率が低減する。
本発明の第１の自発光表示装置または第１の電子機器によれば、同一の発光輝度を得るために各自発光素子に必要とされる表示駆動電流の大きさの比に応じて、各色用の画素に対応する画素回路の画素サイズをそれぞれ、上記画素回路層内で不均等に設定するようにしたので、各色用の各画素において対応する画素回路の画素パターン密度が互いに均等となり、画素回路全体としてのパターン欠陥率を低減することができる。よって、製造の際の歩留まりを向上させることが可能となる。
また、本発明の第２の自発光表示装置または第２の電子機器によれば、画素回路内の駆動トランジスタにおける活性層とゲート電極との対向領域の面積比に応じて、各色用の画素に対応する画素回路の画素サイズをそれぞれ、上記画素回路層内で不均等に設定するようにしたので、各色用の各画素において対応する画素回路の画素パターン密度が互いに均等となり、画素回路全体としてのパターン欠陥率を低減することができる。よって、製造の際の歩留まりを向上させることが可能となる。
また、本発明の第３の自発光表示装置または第３の電子機器によれば、画素回路内の蓄積容量素子の層内方向の面積比に応じて、各色用の画素に対応する画素回路の画素サイズをそれぞれ、上記画素回路層内で不均等に設定するようにしたので、各色用の各画素において対応する画素回路の画素パターン密度が互いに均等となり、画素回路全体としてのパターン欠陥率を低減することができる。よって、製造の際の歩留まりを向上させることが可能となる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る自発光表示装置（有機ＥＬ表示装置１）の全体構成を表すものである。この有機ＥＬ表示装置１は、マトリクス状に２次元配置された画素２０を有する画素アレイ部２と、この画素アレイ部２の周辺に配置された電源走査回路３１、書込み走査回路３２および水平駆動回路３３とを備えている。また、画素アレイ部２には、ｍ行ｎ列の画素配列に対して、画素行ごとに電源供給線ＶＬ−１〜ＶＬ−ｍと走査線ＷＬ−１〜ＷＬ−ｍとが接続され、画素列ごとに信号線ＤＬ−１〜ＤＬ−ｎが接続されている。
画素アレイ部２は、例えばガラス基板などの透明絶縁基板（図示せず）上に形成され、平面型（フラット型）のパネル構造となっている。この画素アレイ部２における各画素２０内には、後述するように、アモルファスシリコンＴＦＴ（Thin Film Transistor；薄膜トランジスタ）または低温ポリシリコンＴＦＴを用いた画素回路が形成されている。この画素回路には、後述するように、自発光素子としての有機ＥＬ素子と、金属層や半導体層、絶縁層などからなる画素回路層とが含まれている。なお、画素回路において低温ポリシリコンＴＦＴを用いる場合には、電源走査回路３１、書き込み走査回路３２および水平駆動回路３３についても、画素アレイ部２を形成するパネル（基板）上に実装することが可能である。
書き込み走査回路３２は、走査線ＷＬ−１〜ＷＬ−ｍに対し、走査信号を線順次で供給することにより、画素２０を行単位で線順次走査するための回路である。
電源走査回路３１は、書き込み走査回路３２による線順次走査に同期して、電源供給線ＶＬ−１〜ＶＬ−ｍに対して電源電圧を供給するための回路である。
水平駆動回路３３は、信号線ＤＬ−１〜ＤＬ−ｎに対し、輝度情報に応じた映像信号に基づく表示駆動電圧（具体的には、信号電位（後述する信号電位Ｖｓｉｇ）および基準電位（後述する基準電位Ｖｏ））を適宜供給するための回路である。
図２は、各画素２０内に形成された画素回路の構成例を回路図で表したものである。この画素回路は、書き込みトランジスタ２１と、駆動トランジスタ２２と、蓄積容量素子２３と、有機ＥＬ素子２４とを含んで構成されている。また、この画素回路には、電源供給線ＶＬと、走査線ＷＬと、信号線ＤＬとが接続されている。なお、書き込みトランジスタ２１および駆動トランジスタ２２はそれぞれ、Ｎチャネル型のＴＦＴにより構成されている。ただし、書き込みトランジスタ２１および駆動トランジスタ２２の導電型の組み合わせはこれには限られず、他の組み合わせであってもよい。
書き込みトランジスタ２１は、ゲートが走査線ＷＬに接続され、ソースが信号線ＤＬに接続され、ドレインが、駆動トランジスタ２２のゲートおよび蓄積容量素子２３の一端に接続されている。この書き込みトランジスタ２１は、書き込み走査回路３２から走査線ＷＬを介してゲートに印加される走査信号に応じて導通状態となることにより、信号線ＤＬを介して水平駆動回路３３から供給される映像信号の信号電位Ｖｓｉｇをサンプリングして画素２０内に書き込むためのものである。なお、この書き込まれた信号電位Ｖｓｉｇ（表示駆動電流）は、蓄積容量素子２３に保持されるようになっている。
駆動トランジスタ２２は、ソースが蓄積容量素子２３の他端および有機ＥＬ素子２４のアノード（アノード電極）に接続され、ドレインが電源供給線ＶＬに接続されている。この駆動トランジスタ２２は、電源供給線ＶＬの電位が「Ｈ（ハイ）」状態にあるときに、この電源供給線ＶＬを介して電流の供給を受けることにより、蓄積容量素子２３に保持されている信号電位Ｖｓｉｇに応じた表示駆動電流を有機ＥＬ素子２４へ供給し、この有機ＥＬ素子２４を電流駆動するためのものである。
蓄積容量素子２３は、上記のように表示駆動電流を蓄積するためのものである。
有機ＥＬ素子２４は、カソード（カソード電極）が、全ての画素２０に対して共通に接続された共通電源供給線２５に接続されている。
次に、図３〜図６を参照して、図２に示した画素回路の平面構成例および断面構成例について詳細に説明する。
図３は、１つの画素２０における画素回路（画素回路層）の平面構成例を表したものである。この画素回路は、図示しない基板側から順に、第１の金属層Ｍ１、ポリシリコン層Ｐ１および第２の金属層Ｍ２がそれぞれ、図示しない絶縁層（例えば、酸化シリコン（ＳｉＯ２）などにより構成されている）を間にして積層された積層構造となっている。これら第１の金属層Ｍ１および第２の金属層Ｍ２はそれぞれ、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）などにより構成されている。また、第１の金属層Ｍ１と第２の金属層Ｍ２との間は、接続コンタクト部ＣＴ１２を介して電気的に接続されている。また、第２の金属層Ｍ２とポリシリコン層Ｐ１との間も同様に、接続コンタクト部ＣＴ２Ｐを介して電気的に接続されている。
具体的には、信号線ＤＬは、第１の金属層Ｍ１および第２の金属層Ｍ２により構成されている。また、電源供給線ＶＬおよび走査線ＷＬはそれぞれ、第２の金属層Ｍ２により構成されている。
書き込みトランジスタ２１および駆動トランジスタ２３はそれぞれ、第１の金属層Ｍ１、第２の金属層Ｍ２、ポリシリコン層Ｐ１および図示しない絶縁層により構成されている。また、蓄積容量素子２３は、第１の金属層Ｍ１、ポリシリコン層Ｐ１および図示しない絶縁層により構成されている。
なお、有機ＥＬ素子２４は、ノードＮａを構成する接続コンタクト部ＣＴ２３を介して、図３に示した画素回路層に接続されるようになっている。
図４は、各色用画素２０Ｒ１，２０Ｇ１，２０Ｂ１の画素回路（画素回路層）の平面構成例を表したものである。ここでは、赤色用画素２０Ｒ１、緑色用画素２０Ｇ１および青色用画素２０Ｂ１が、電源供給線ＶＬおよび走査線ＷＬに沿ってこの順に並んで配置されている。すなわち、画素２０が、Ｒ（Red：赤），Ｇ（Green：緑），Ｂ（Blue：青）用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１により構成されている。また、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１ごとに、映像信号に基づく表示駆動電圧を供給するための信号線（信号線ＤＬｒ，ＤＬｇ，ＤＬｂ）がそれぞれ接続されている。
赤色用画素２０Ｒ１には、図３で説明したように、書き込みトランジスタ２１Ｒ１、駆動トランジスタ２２Ｒ１および蓄積容量素子２３Ｒ１等が形成されており、電源供給線ＶＬ、走査線ＷＬおよび信号線ＤＬｒが接続されている。同様に、緑色用画素２０Ｇ１には、書き込みトランジスタ２１Ｇ１、駆動トランジスタ２２Ｇ１および蓄積容量素子２３Ｇ１等が形成されており、電源供給線ＶＬ、走査線ＷＬおよび信号線ＤＬｇが接続されている。また、青色用画素２０Ｂ１には、書き込みトランジスタ２１Ｂ１、駆動トランジスタ２２Ｂ１および蓄積容量素子２３Ｂ１等が形成されており、電源供給線ＶＬ、走査線ＷＬおよび信号線ＤＬｂが接続されている。
ここで、本実施の形態の画素回路層では、同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１に対応する画素回路の画素サイズ（ここでは、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂ）がそれぞれ、画素回路層内で不均等となるように設定されている。具体的には、画素回路内の駆動トランジスタ２２Ｒ１，２２Ｇ１，２２Ｂ１における活性層（ポリシリコン層Ｐ１）とゲート電極（第２の金属層Ｍ２）との対向領域（オーバラップ領域）の面積比に応じて、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。また、蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１の層内方向の面積比に応じて、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。ただし、赤色用画素２０Ｒ、緑色用画素２０Ｇおよび青色用画素２０Ｂの全体の画素ピッチ（トータル画素ピッチ２６ＲＧＢ；例えば１００μｍ程度）は、従来のトータル画素ピッチと同一となるように設定されている。
なお、ここでは、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂにおいて、以下の（１）式が成り立つようになっている。
（Ｇ用の画素２０Ｇ１に対応する画素ピッチ２６Ｇ）＜（Ｒ用の画素２０Ｒ１に対応する画素ピッチ２６Ｒ）＜（Ｂ用の画素２０Ｂ１に対応する画素ピッチ２６Ｂ） …（１）
また、本実施の形態の画素回路層では、図５に示した平面構成例のように、有機ＥＬ素子２４における層内の画素サイズ（ここでは、画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１）および形成位置が、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１ごとに均等となるように設定されている。具体的には、アノード電極２８１Ｒ１，２８１Ｇ１，２８１Ｂ１および発光層２９Ｒ１，２９Ｇ１，２９Ｂ１における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１および形成位置がそれぞれ、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１ごとに均等となるように設定されている。なお、アノード電極２８１Ｒ１，２８１Ｇ１，２８１Ｂ１は、例えば、銀（Ａｇ）またはＡｇ合金にＩＴＯ（インジウム・スズ複合酸化物）を積層した電極により構成される。
なお、図６に示した断面構成例（図５におけるＩＩ−ＩＩ部分の矢視断面構成例）のように、有機ＥＬ素子２４は、アノード電極２８１Ｒ１等、発光層２９Ｒ１等、各画素に共通のカソード電極２８２、このカソード電極２８２と電気的に接続された補助電極部２８０−１および絶縁層４２を含む積層構造であり、画素回路層４１上に形成されるようになっている。ここで、カソード電極２８２は、例えば、アルミニウム（Ａｌ），マグネシウム（Ｍｇ），カルシウム（Ｃａ），ナトリウム（Ｎａ）などの金属元素の単体または合金により構成される。
次に、本実施の形態の有機ＥＬ表示装置１の作用および効果について、詳細に説明する。
まず、図２に加えて図７を参照して、この有機ＥＬ表示装置１の基本動作（各画素２０の画素回路に対する表示駆動動作）について説明する。図７は、図２に示した画素回路における表示駆動動作例をタイミング波形図で表したものであり、（Ａ）は走査線電位Ｖ（ＷＬ）を、（Ｂ）は電源供給線電位Ｖ（ＶＬ）を、（Ｃ）は信号線電位Ｖ（ＤＬ）を、（Ｄ）は駆動トランジスタ２２のゲート電位Ｖｇを、（Ｅ）は駆動トランジスタ２２のソース電位Ｖｓを、それぞれ表している。
＜発光期間Ｔ０＞
まず、タイミングｔ１以前の発光期間Ｔ０では、有機ＥＬ素子２４が発光状態にある（発光期間）。この発光期間Ｔ０では、電源供給線ＶＬの電位Ｖ（ＶＬ）が高電位（「Ｈ」状態）にあり、電源供給線ＶＬから駆動トランジスタ２２を通して有機ＥＬ素子２４に表示駆動電流（ドレイン・ソース間電流）が供給されるため、有機ＥＬ素子２４がこの表示駆動電流に応じた輝度で発光する。
＜閾値補正準備期間Ｔ１＞
次に、タイミングｔ１になると、線順次走査の新しいフィールドに入る。すると、電源供給線ＶＬの電位Ｖ（ＶＬ）が、高電位から、信号線ＤＬの基準電位Ｖｏよりも十分に低い電位（「Ｌ（ロー）」状態）に遷移し、駆動トランジスタ２２のソース電位Ｖｓも、この低電位とほぼ等しい電位となる。
次に、タイミングｔ２において書き込み走査回路３２から走査信号が出力され、走査線ＤＬの電位が高電位側に遷移することにより、書き込みトランジスタ２１が導通状態となる。このとき、水平駆動回路３３から信号線ＤＬに対して基準電位Ｖｏが供給されているため、駆動トランジスタ２２のゲート電位Ｖｇが、基準電位Ｖｏとなる。このとき、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏよりも十分に低い電位にある。
ここで、この低電位については、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが、この駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏに、ソース電位Ｖｓを低電位に、それぞれ初期化することにより、閾値電圧補正動作の準備が完了する。
＜閾値補正期間Ｔ２＞
次に、タイミングｔ３において、電源供給線ＶＬの電位Ｖ（ＶＬ）が、低電位から高電位に切り替わると、駆動トランジスタ２２のソース電位Ｖｓが、上昇を開始する。やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが、この駆動トランジスタ２２の閾値電圧Ｖｔｈとなり、この閾値電圧Ｖｔｈに相当する電圧が、蓄積容量素子２３へ書き込まれる。
ここでは、便宜上、閾値電圧Ｖｔｈに相当する電圧が保持容量２４に書き込まれる期間を、閾値補正期間Ｔ２と呼んでいる。なお、この閾値補正期間Ｔ２では、電流がもっぱら蓄積容量素子２３側に流れて有機ＥＬ素子２４側には流れないようにするため、有機ＥＬ素子２４がカットオフ状態となるように共通電源供給線２５の電位を設定しておくこととする。
＜サンプリング期間／移動度補正期間Ｔ３＞
次に、タイミングｔ４において、書き込み走査回路３２からの走査信号の出力が停止し、走査線ＷＬの電位Ｖ（ＷＬ）が低電位側に遷移することにより、書き込みトランジスタ２１が非導通状態となる。このとき、駆動トランジスタ２２のゲートがフローティング状態となるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいため、この駆動トランジスタ２２はカットオフ状態にある。したがって、ドレイン・ソース間電流は流れない。
次に、タイミングｔ５において、信号線ＤＬの電位Ｖ（ＤＬ）が、基準電位Ｖｏから映像信号の信号電位Ｖｓｉｇに遷移する。そしてタイミングｔ６において、書き込み走査回路３２から再び走査信号が出力され、走査線ＷＬの電位Ｖ（ＷＬ）が高電位側に遷移することにより、書き込みトランジスタ２１が導通状態になり、映像信号の信号電位Ｖｓｉｇがサンプリングされる。
この書き込みトランジスタ２１による信号電位Ｖｓｉｇのサンプリングにより、駆動トランジスタ２２のゲート電位Ｖｇが、信号電位Ｖｓｉｇとなる。このとき、有機ＥＬ素子２４は始めカットオフ状態（ハイインピーダンス状態）であるため、駆動トランジスタ２２のドレイン・ソース間電流が有機ＥＬ素子２４に並列接続の寄生容量素子（図示せず）流れ込み、この寄生容量素子への充電が開始される。
この寄生容量素子への充電により、駆動トランジスタ２２のソース電位Ｖｓが上昇を開始し、やがて駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓは、（Ｖｓｉｇ＋Ｖｔｈ−ΔＶ）となる。すなわち、ソース電位Ｖｓの上昇分ΔＶは、蓄積容量素子２３に保持された電圧（Ｖｓｉｇ＋Ｖｔｈ）から差し引かれるように、換言すれば、蓄積容量素子２３の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは、負帰還の帰還量となる。
このように、駆動トランジスタ２２に流れるドレイン・ソース間電流をこの駆動トランジスタ２２のゲート入力に、すなわちゲート−ソース間電圧Ｖｇｓに負帰還することにより、駆動トランジスタ２２のドレイン・ソース間電流の移動度μに対する依存性を打ち消す、すなわち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
より具体的には、映像信号の信号電位Ｖｓｉｇが高くなるのに従ってドレイン・ソース間電流が大きくなるため、負帰還の帰還量（補正量）ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行える。また、映像信号の信号電位Ｖｓｉｇを一定とした場合、駆動トランジスタ２２の移動度μが大きくなるのに従って負帰還の帰還量ΔＶの絶対値も大きくなるため、画素ごとの移動度μのばらつきが取り除かれる。
＜発光期間Ｔ４（Ｔ０）＞
次に、タイミングｔ７において、書き込み走査回路３２からの走査信号の出力が停止し、走査線ＷＬの電位Ｖ（ＷＬ）が低電位側に遷移することにより、書き込みトランジスタ２１が非導通状態となる。これにより、駆動トランジスタ２２のゲートが、信号線ＤＬから切り離される。これと同時に、ドレイン・ソース間電流が有機ＥＬ素子２４に流れ始めることにより、有機ＥＬ素子２４のアノード電位が、ドレイン・ソース間電流に応じて上昇する。
このような有機ＥＬ素子２４のアノード電位の上昇は、駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。したがって、駆動トランジスタ２２のソース電位Ｖｓが上昇すると、蓄積容量素子２３のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。このとき、ゲート電位Ｖｇの上昇量は、ソース電位Ｖｓの上昇量に等しくなる。よって、発光期間Ｔ４において、駆動トランジスタ２２のゲート‐ソース間電圧Ｖｇｓは、（Ｖｉｎ＋Ｖｔｈ−ΔＶ）で一定に保持される。
以上のような各画素２０内の画素回路に対する表示駆動が、画素アレイ部２において線順次でなされることにより、図１に示した有機ＥＬ表示装置１全体として、映像信号に基づく画像表示がなされる。
次に、図４，図５に加えて図８，図９を参照して、本発明の特徴的部分の作用および効果について、比較例と比較しつつ詳細に説明する。ここで、図８，図９は、比較例に係る従来の有機ＥＬ表示装置における、各色用画素１００Ｒ，１００Ｇ，１００Ｂの画素回路層および有機ＥＬ素子の平面構成例を表したものである。なお、赤色用画素１００Ｒには、書き込みトランジスタ１０１Ｒ、駆動トランジスタ１０２Ｒおよび蓄積容量素子１０３Ｒ等が形成されており、電源供給線ＶＬ、走査線ＷＬおよび信号線ＤＬｒが接続されている。同様に、緑色用画素１００Ｇには、書き込みトランジスタ１０１Ｇ、駆動トランジスタ１０２Ｇおよび蓄積容量素子１０３Ｇ等が形成されており、電源供給線ＶＬ、走査線ＷＬおよび信号線ＤＬｇが接続されている。また、青色用画素１００Ｂには、書き込みトランジスタ１０１Ｂ、駆動トランジスタ１０２Ｂおよび蓄積容量素子１０３Ｂ等が形成されており、電源供給線ＶＬ、走査線ＷＬおよび信号線ＤＬｂが接続されている。
図８に示したように、この比較例に係る有機ＥＬ表示装置では、Ｒ，Ｇ，Ｂ用の画素１００Ｒ，１００Ｇ，１１０Ｂに対応する画素回路の画素サイズ（ここでは、画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂ）がそれぞれ、画素回路層内で均等となるように設定されている。また、同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさに応じて、駆動トランジスタ１０２Ｒ，１０２Ｇ，１０２Ｂや蓄積容量素子１０３Ｒ，１０３Ｇ，１０３Ｂのサイズが、互いに異なっている。
これにより、特定の色用の画素回路（ここでは、特に青色用画素１００Ｂ）において、画素パターン密度が高くなるため、ダスト等によりパターン欠陥率が増大してしまう。よって、パターン欠陥率が高くなることにより、製造の際の歩留まりが低下してしまうことになる。
なお、これらＲ，Ｇ，Ｂ用の画素１００Ｒ，１００Ｇ，１１０Ｂに対応する有機ＥＬ素子２４では、例えば図９に示したような平面構成となる。すなわち、本実施の形態の図５と同様に、有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１および形成位置が、Ｒ，Ｇ，Ｂ用の画素１００Ｒ，１００Ｇ，１００Ｂごとに均等となるように設定されている。具体的には、アノード電極２８１Ｒ１，２８１Ｇ１，２８１Ｂ１および発光層２９Ｒ１，２９Ｇ１，２９Ｂ１における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１および形成位置がそれぞれ、Ｒ，Ｇ，Ｂ用の画素１００Ｒ，１００Ｇ，１００Ｂごとに均等となるように設定されている。
これに対して、本実施の形態の有機ＥＬ表示装置１では、図４に示したように、同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１に対応する画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。具体的には、画素回路内の駆動トランジスタ２２Ｒ１，２２Ｇ１，２２Ｂ１におけるポリシリコン層Ｐ１と第２の金属層Ｍ２との対向領域の面積比に応じて、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。また、蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１の層内方向の面積比に応じて、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。
これにより、表示駆動電流の大きさや上記対向領域の面積、蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１の面積などに応じて画素回路内の素子サイズ（具体的には、駆動トランジスタ２２Ｒ１，２２Ｇ１，２２Ｂ１や蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１のサイズ）が互いに異なったとしても、Ｒ，Ｇ，Ｂ用の各画素２０Ｒ１，２０Ｇ１，２０Ｂ１において、対応する画素回路の画素パターン密度が、互いに均等となる。これにより、特定の色用の画素回路において画素パターン密度が高くなることによるパターン欠陥率の増大が回避され、画素回路全体としてのパターン欠陥率が低減する。
以上のように本実施の形態では、同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１に対応する画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂをそれぞれ、画素回路層内で不均等となるように設定したので、Ｒ，Ｇ，Ｂ用の各画素２０Ｒ１，２０Ｇ１，２０Ｂ１において対応する画素回路の画素パターン密度が互いに均等となり、画素回路全体としてのパターン欠陥率を低減することができる。よって、製造の際の歩留まりを向上させることが可能となる。
具体的には、画素回路内の駆動トランジスタ２２Ｒ１，２２Ｇ１，２２Ｂ１における活性層（ポリシリコン層Ｐ１）とゲート電極（第２の金属層Ｍ２）との対向領域（オーバラップ領域）の面積比に応じて、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂをそれぞれ、画素回路層内で不均等となるように設定したので、上記のような効果を得ることが可能となる。
また、蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１の層内方向の面積比に応じて、画素ピッチ２６Ｒ，２６Ｇ，２６Ｂをそれぞれ、画素回路層内で不均等となるように設定したので、上記のような効果を得ることが可能となる。
さらに、有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１および形成位置が、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１ごとに均等となるように設定したので、アノード電極２８１Ｒ１，２８１Ｇ１，２８１Ｂ１や発光層２９Ｒ１，２９Ｇ１，２９Ｂ１のパターンを、従来のものからそのまま用いることができる。すなわち、従来パターンのパネルの輝度等の特性を維持したまま、画素回路全体としてのパターン欠陥率を低減することができる。
以下、本発明の他の実施の形態をいくつか挙げて説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
［第２の実施の形態］
図１０は、本発明の第２の実施の形態に係る自発光表示装置（有機ＥＬ表示装置）における、各色用画素２０Ｒ２，２０Ｇ２，２０Ｂ２の画素回路層および有機ＥＬ素子の平面構成例を表したものである。
本実施の形態の画素回路層では、第１の実施の形態と同様に、同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさの比、画素回路内の駆動トランジスタ２２Ｒ１，２２Ｇ１，２２Ｂ１におけるポリシリコン層Ｐ１と第２の金属層Ｍ２との対向領域の面積比、または蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１の層内方向の面積比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ２，２０Ｇ２，２０Ｂ２に対応する画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。
また、本実施の形態の有機ＥＬ素子では、第１の実施の形態とは異なり、有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２が、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ２，２０Ｇ２，２０Ｂ２ごとに不均等となるように設定されている。具体的には、アノード電極２８１Ｒ２，２８１Ｇ２，２８１Ｂ２および発光層２９Ｒ２，２９Ｇ２，２９Ｂ２における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２がそれぞれ、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ２，２０Ｇ２，２０Ｂ２ごとに不均等となるように設定されている。
なお、ここでは、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂおよび有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２において、以下の（２）式が成り立つようになっている。
（Ｇ用の画素２０Ｇ２に対応する画素ピッチ２６Ｇ,２７Ｇ２）＜（Ｒ用の画素２０Ｒ２に対応する画素ピッチ２６Ｒ,２７Ｒ２）＜（Ｂ用の画素２０Ｂ２に対応する画素ピッチ２６Ｂ,２７Ｂ２） …（２）
次に、図１０に加えて図１１〜図１４を参照して、本実施の形態の有機ＥＬ表示装置の作用および効果について、上記第１の実施の形態の有機ＥＬ表示装置１と比較しつつ説明する。
上記第１の実施の形態の画素回路層および有機ＥＬ素子２４では、例えば図１１に示したように、有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１および形成位置が、Ｒ，Ｇ，Ｂ用の画素２０Ｒ１，２０Ｇ１，２０Ｂ１ごとに均等となるように設定されている。したがって、例えば図中に示したように、一の画素のアノード電極（ここでは、緑色用画素２０Ｇ１のアノード電極２８１Ｒ１）とその隣接画素に接続された信号線（ここでは、青色用画素２０Ｂ１に接続された信号線ＤＬｂ）とが積層方向に沿って互いに対向する（オーバラップする）場合が生じ、その場合にはそれらの間に寄生容量成分Ｃｐが発生することになる。
すなわち、従来の画素１００Ｒ，１００Ｇ，１００Ｂでは、例えば図１２（Ａ）に模式断面図で示したように、画素回路の画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂおよび有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１が互いに一致しているため、本来の容量成分Ｃｒ１０１，Ｃｇ１０１，Ｃｂ１０１のみが存在している。これに対し、上記第１の実施の形態の画素２０Ｒ１，２０Ｇ１，２０Ｂ１では、例えば図１２（Ｂ）に模式断面図で示したように、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂおよび有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ１，２７Ｇ１，２７Ｂ１が互いに一致していないため、隣接画素とのオーバラップ領域において、寄生容量成分Ｃｐが発生しうることになる。なお、このような寄生容量成分Ｃｐを回路図で表すと、例えば図１３に示したようになる。
このような寄生容量成分Ｃｐが発生した場合、例えば図１４にタイミング波形図（タイミングｔ１１〜ｔ１８）で示したように、発光中の画素（ここでは、緑色用画素２０Ｇ１）に対応する信号線（ここでは、信号線ＤＬｇ）において、寄生容量成分Ｃｐに起因したるカップリングの影響により、画質の乱れ（クロストーク現象）が生じうることになる。具体的には、青色用画素２０Ｂ１に対応する信号線ＤＬｂの電位Ｖ（ＤＬｂ）の振幅に応じて、青色用の信号電位Ｖｓｉｇから寄生容量成分Ｃｐを介して緑色用の駆動トランジスタ２２のソースにカップリング（飛び込み）が生じ、例えばタイミングｔ１４〜ｔ１５間,ｔ１６〜ｔ１７間のように、緑色用の駆動トランジスタ２２でのソース電位Ｖｓおよびゲート電位Ｖｇが共に上昇する。そして、このように駆動トランジスタ２２でのゲート電位Ｖｇが上昇した状態で信号の書き込みがなされた場合、例えばタイミングｔ１８以降の発光期間Ｔ４のように、クロストークがない場合と比べてゲート−ソース間電圧Ｖｇｓが小さくなり、画質の乱れ（クロストーク現象）が生じることになる。
そこで、本実施の形態では、図１０に示したように、有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２が、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ２，２０Ｇ２，２０Ｂ２ごとに不均等となるように設定されている。具体的には、アノード電極２８１Ｒ２，２８１Ｇ２，２８１Ｂ２および発光層２９Ｒ２，２９Ｇ２，２９Ｂ２における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２がそれぞれ、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ２，２０Ｇ２，２０Ｂ２ごとに不均等となるように設定されている。これにより、一の画素のアノード電極とその隣接画素に接続された信号線との間のオーバラップ領域が生じないため、寄生容量成分Ｃｐの発生が回避される。
以上のように本実施の形態では、有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２が、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ２，２０Ｇ２，２０Ｂ２ごとに不均等となるように設定したので、上記第１の実施の形態における効果に加えて寄生容量成分Ｃｐの発生を回避することができ、画質の乱れ（クロストーク現象）をなくすことができる。よって、画質に影響を与えずに、画素回路全体としてのパターン欠陥率を低減することが可能となる。
［第３の実施の形態］
図１５は、本発明の第３の実施の形態に係る自発光表示装置（有機ＥＬ表示装置）における、各色用画素２０Ｒ３，２０Ｇ３，２０Ｂ３の画素回路層および有機ＥＬ素子の平面構成例を表したものである。
本実施の形態の画素回路層では、上記第１の実施の形態と同様に、同一の発光輝度を得るために各有機ＥＬ素子２４に必要とされる表示駆動電流の大きさの比、画素回路内の駆動トランジスタ２２Ｒ１，２２Ｇ１，２２Ｂ１におけるポリシリコン層Ｐ１と第２の金属層Ｍ２との対向領域の面積比、または蓄積容量素子２３Ｒ１，２３Ｇ１，２３Ｂ１の層内方向の面積比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ３，２０Ｇ３，２０Ｂ３に対応する画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂがそれぞれ、画素回路層内で不均等となるように設定されている。
また、本実施の形態の画素回路層では、上記第１の実施の形態と同様に、有機ＥＬ素子２４における層内の画素ピッチが、Ｒ，Ｇ，Ｂ用の画素２０Ｒ３，２０Ｇ３，２０Ｂ３ごとに均等となるように設定されている。
ただし、本実施の形態の有機ＥＬ素子では、上記第１および第２の実施の形態とは異なり、有機ＥＬ素子２４における層内の形成位置が、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂの比に応じて、Ｒ，Ｇ，Ｂ用の画素２０Ｒ３，２０Ｇ３，２０Ｂ３ごとに不均等となるように設定されている。具体的には、一の画素のアノード電極とその隣接画素に接続された信号線とが積層方向に沿って互いに対向しないように（オーバラップ領域が生じないように）、アノード電極２８１Ｒ１，２８１Ｇ１，２８１Ｂ１および発光層２９Ｒ１，２Ｇ１，２９Ｂ１における層内の形成位置が設定され、これらアノード電極２８１Ｒ１，２８１Ｇ１，２８１Ｂ１および発光層２９Ｒ１，２Ｇ１，２９Ｂ１における層内の形成位置の隙間に、カソード電極２８２と電気的に接続された補助配線部２８０−３が形成されるようになっている。
これにより、上記第１の実施の形態とは異なり、一の画素のアノード電極とその隣接画素に接続された信号線との間のオーバラップ領域が生じないため、寄生容量成分Ｃｐの発生が回避される。
また、上記第２の実施の形態とは異なり、有機ＥＬ素子２４における層内の画素ピッチ（具体的には、発光層２９Ｒ１，２９Ｇ１，２９Ｂ１のサイズ）が、Ｒ，Ｇ，Ｂ用の画素２０Ｒ３，２０Ｇ３，２０Ｂ３ごとに均等となるように設定されていることにより、各色における視野角特性の違いや電流密度の違いによるライフ時間の相違が回避される。また、ホワイトバランスの崩れや、Ｒ，Ｇ，Ｂ用の縦線のサイズが異なってしまうことも回避される。
以上のように本実施の形態では、有機ＥＬ素子２４における層内の画素ピッチ（具体的には、発光層２９Ｒ１，２９Ｇ１，２９Ｂ１のサイズ）が、Ｒ，Ｇ，Ｂ用の画素２０Ｒ３，２０Ｇ３，２０Ｂ３ごとに均等となるように設定したので、上記第２の実施の形態における効果に加え、各色において視野角特性の違いや電流密度の違いによるライフ特性等を変えることなく、画質に影響を与えずに画素回路全体としてのパターン欠陥率を低減することが可能となる。
［第４の実施の形態］
図１６は、本発明の第４の実施の形態に係る自発光表示装置（有機ＥＬ表示装置）における、各色用画素２０Ｒ４，２０Ｇ４，２０Ｂ４の画素回路の平面構成例を表したものである。また、図１７は、本実施の形態に係る他の自発光表示装置（有機ＥＬ表示装置）における、各色用画素２０Ｒ５，２０Ｇ５，２０Ｂ５の画素回路の平面構成例を表したものである。
図１６に示した本実施の形態の画素回路層では、各画素２０Ｒ４，２０Ｇ４，２０Ｂ４の駆動トランジスタ２２Ｒ２，２２Ｇ２，２２Ｂ２がそれぞれ、画素回路の画素ピッチをＲ，Ｇ，Ｂ用の画素ごとに均等に配置した場合（画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂの場合）における自己の画素領域内に配置されている。
また、図１７に示した本実施の形態の画素回路層では、各画素２０Ｒ５，２０Ｇ５，２０Ｂ５の蓄積容量素子２３Ｒ２，２３Ｇ２，２３Ｂ２がそれぞれ、画素回路の画素ピッチをＲ，Ｇ，Ｂ用の画素ごとに均等に配置した場合（画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂの場合）における自己の画素領域内に配置されている。
これらの構成により、上記第１の実施の形態とは異なり、一の画素のアノード電極とその隣接画素に接続された信号線との間のオーバラップ領域が生じないため、寄生容量成分Ｃｐの発生が回避される。
以上のように本実施の形態では、駆動トランジスタ２２Ｒ２，２２Ｇ２，２２Ｂ２や蓄積容量素子２３Ｒ２，２３Ｇ２，２３Ｂ２をそれぞれ、画素回路の画素ピッチをＲ，Ｇ，Ｂ用の画素ごとに均等に配置した場合（画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂの場合）における自己の画素領域内に配置するようにしたので、上記第１の実施の形態における効果に加えて寄生容量成分Ｃｐの発生を回避することができ、画質の乱れ（クロストーク現象）をなくすことができる。よって、画質に影響を与えずに、画素回路全体としてのパターン欠陥率を低減することが可能となる。
なお、各画素に対応する信号線ＤＬｒ，ＤＬｇ，ＤＬｂをそれぞれ、画素回路の画素ピッチをＲ，Ｇ，Ｂ用の画素ごとに均等に配置した場合（画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂの場合）における自己の画素領域内に配置するようにしてもよい。このように構成した場合も同様に、画質の乱れ（クロストーク現象）をなくすことができ、画質に影響を与えずに画素回路全体としてのパターン欠陥率を低減することが可能となる。
また、より一般的には、駆動トランジスタ２２Ｒ２，２２Ｇ２，２２Ｂ２、蓄積容量素子２３Ｒ２，２３Ｇ２，２３Ｂ２および信号線ＤＬｒ，ＤＬｇ，ＤＬｂのうちの少なくとも１つについて、画素回路の画素ピッチをＲ，Ｇ，Ｂ用の画素ごとに均等に配置した場合（画素ピッチ１０６Ｒ，１０６Ｇ，１０６Ｂの場合）における自己の画素領域内に配置するようにすれば、本実施の形態の効果を得ることが可能である。
（適用例）
次に、図１８〜図２２を参照して、上記第１〜第４の実施の形態で説明した自発光表示装置の適用例について説明する。上記第１〜第４の実施の形態の自発光表示装置（具体的には、有機ＥＬ表示装置）は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
（適用例１）
図１８は、上記実施の形態の自発光表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る自発光表示装置により構成されている。
（適用例２）
図１９は、上記実施の形態の自発光表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部５２１、表示部５２２、メニュースイッチ５２３およびシャッターボタン５２４を有しており、その表示部５２２は、上記実施の形態に係る自発光表示装置により構成されている。
（適用例３）
図２０は、上記実施の形態の自発光表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５３１，文字等の入力操作のためのキーボード５３２および画像を表示する表示部５３３を有しており、その表示部５３３は、上記実施の形態に係る自発光表示装置により構成されている。
（適用例４）
図２１は、上記実施の形態の自発光表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部５４１，この本体部５４１の前方側面に設けられた被写体撮影用のレンズ５４２，撮影時のスタート／ストップスイッチ５４３および表示部５４４を有しており、その表示部５４４は、上記実施の形態に係る自発光表示装置により構成されている。
（適用例５）
図２２は、上記実施の形態の自発光表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る自発光表示装置により構成されている。
以上、第１〜第４の実施の形態および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されるものではなく、種々の変形が可能である。
例えば、上記実施の形態等では、画素回路の画素ピッチ２６Ｒ，２６Ｇ，２６Ｂや有機ＥＬ素子２４における層内の画素ピッチ２７Ｒ２，２７Ｇ２，２７Ｂ２において、（１）式や（２）式が成り立つ場合について説明したが、これらの画素ピッチにおける不均等配置としては、この場合には限られない。
また、本発明は、例えば図２３〜図２５に示した画素２０−１内の画素回路のように、有機ＥＬ素子２４に対して並列に寄生容量成分２４０が生じている（色ごとに容量値が異なっている）と共に、このような色ごとの容量値の違いを２つの蓄積容量素子２３ａ，２３ｂ等で調整するようにした場合においても適用することが可能である。
また、上記実施の形態等では、Ｒ，Ｇ，Ｂ用の画素により構成されている場合（３色画素の場合）について説明したが、本発明が適用されるのは、この場合には限られない。すなわち、例えば、これらにＷ（White：白）用の画素を加えた４色画素の場合や、２色画素の場合、５色画素の場合など、任意の複数の色用の画素構造に対して適用することが可能である。
さらに、上記実施の形態等では、自発光素子が有機ＥＬ素子である場合について説明したが、本発明は、他の自発光素子（例えば、無機ＥＬ素子やＬＥＤ）などを用いた自発光表示装置においても適用することが可能である。
本発明の第１の実施の形態に係る自発光表示装置の全体構成を表すブロック図である。 図１に示した各画素内の画素回路の構成例を表す回路図である。 図２に示した画素回路の構成を表す平面図である。 第１の実施の形態に係る各色用画素の画素回路層の構成例を表す平面図である。 第１の実施の形態に係る各色用画素の自発光素子の構成例を表す平面図である。 図４および図５に示した画素回路層および自発光素子の断面構成例を表す断面図である。 図２に示した画素回路における表示駆動動作例を表すタイミング波形図である。 比較例に係る従来の各色用画素の画素回路層の構成を表す平面図である。 比較例に係る従来の各色用画素の自発光素子の構成を表す平面図である。 第２の実施の形態に係る各色用画素の自発光素子の構成例を表す平面図である。 第１の実施の形態の画素回路層および自発光素子において生じうる寄生容量成分について説明するための平面図である。 図１１に示した寄生容量成分について説明するための模式断面図である。 図１１に示した寄生容量成分について説明するための回路図である。 図１１に示した寄生容量成分によるクロストーク現象について説明するためのタイミング波形図である。 第３の実施の形態に係る各色用画素の自発光素子の構成例を表す平面図である。 第４の実施の形態に係る各色用画素の画素回路層の構成例を表す平面図である。 第４の実施の形態に係る各色用画素の画素回路層の他の構成例を表す平面図である。 本発明の自発光表示装置の適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 本発明の変形例に係る画素回路の構成を表す回路図である。 図２３に示した画素回路の構成を表す平面図である。 図２３に示した画素回路に対応する自発光素子の構成を表す平面図である。
符号の説明
１…有機ＥＬ表示装置、２…画素アレイ部、２０，２０−１…画素、２０Ｒ１〜２０Ｒ５…赤色用画素、２０Ｇ１〜２０Ｇ５…緑色用画素、２０Ｂ１〜２０Ｂ５…青色用画素、２１，２１Ｒ１，２１Ｇ１，２１Ｂ１…書き込みトランジスタ、２２，２２Ｒ１，２２Ｒ２，２２Ｇ１，２２Ｇ２，２２Ｂ１，２２Ｂ２…駆動トランジスタ、２３，２３ａ，２３ｂ，２３Ｒ１，２３Ｒ２，２３Ｇ１，２３Ｇ２，２３Ｂ１，２３Ｂ２…蓄積容量素子（蓄積容量形成領域）、２４…有機ＥＬ素子、２４０…寄生容量成分、２５…共通電源供給線、２６Ｒ，２６Ｇ，２６Ｂ…画素回路の画素ピッチ、２６ＲＧＢ…トータル画素ピッチ、２７Ｒ１，２７Ｒ２，２７Ｇ１，２７Ｇ２，２７Ｂ１，２７Ｂ２…有機ＥＬ素子の画素ピッチ、２８０−１〜２８０−３…補助配線部、２８１，２８１Ｒ１，２８１Ｒ２，２８１Ｇ１，２８１Ｇ２，２８１Ｂ１，２８１Ｂ２…アノード電極、２８２…カソード電極、２９，２９Ｒ１，２９Ｒ２，２９Ｇ１，２９Ｇ２，２９Ｂ１，２９Ｂ２…発光層、３１…電源走査回路、３２…書き込み走査回路、３３…水平駆動回路、４１…画素回路層、４２…絶縁層、４３…ＥＬ素子層、５１０…映像表示画面部、５１１…フロントパネル、５１２…フィルターガラス、５２１…発光部、５２２…表示部、５２３…メニュースイッチ、５２４…シャッターボタン、５３１…本体、５３２…キーボード、５３３…表示部、５４１…本体部、５４２…レンズ、５４３…スタート／ストップスイッチ、５４４…表示部、７１０…上部筐体、７２０…下部筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、ＶＬ，ＶＬ−１〜ＶＬ−ｍ…電源供給線、ＷＬ，ＷＬ−１〜ＷＬ−ｍ…走査線、ＤＬ，ＤＬ−１〜ＤＬ−ｎ，ＤＬｒ，ＤＬｇ，ＤＬｂ…信号線、Ｎａ，Ｎｂ…ノード、Ｍ１…第１の金属層、Ｍ２…第２の金属層、Ｐ１…ポリシリコン層、ＣＴ１２，ＣＴ２３，ＣＴ２Ｐ…接続コンタクト部、ｔ１〜ｔ８，ｔ１１〜ｔ１８…タイミング、Ｔ０，Ｔ４…発光期間、Ｔ１…閾値補正準備期間、Ｔ２…閾値補正期間、Ｔ３…サンプリング期間／移動度補正期間、Ｖ（ＷＬ）…走査線電位、Ｖ（ＶＬ）…電源供給線電位、Ｖ（ＤＬ）…信号線電位、Ｖｇ…駆動トランジスタのゲート電位、Ｖｓ…駆動トランジスタのソース電位、Ｃｒ，Ｃｇ，Ｃｂ…容量成分、Ｃｐ…寄生容量成分、Ｐｇｂ…対向領域（オーバラップ領域）。

Claims (21)

  1. マトリクス状に配置された各画素内に形成された自発光素子と、
    各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層と
    を備え、
    前記画素が、複数の色用の画素により構成され、
    同一の発光輝度を得るために各自発光素子に必要とされる表示駆動電流の大きさの比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、前記画素回路層内で不均等に設定されている
    自発光表示装置。
  2. 前記自発光素子における層内の画素サイズおよび形成位置が、各色用の画素ごとに均等に設定されている
    請求項１に記載の自発光表示装置。
  3. 前記自発光素子が、アノード電極、発光層およびカソード電極を含む積層構造であり、
    前記アノード電極および前記発光層における層内の画素サイズおよび形成位置がそれぞれ、各色用の画素ごとに均等に設定されている
    請求項２に記載の自発光表示装置。
  4. 前記自発光素子における層内の画素サイズが、前記画素回路の画素サイズの比に応じて、各色用の画素ごとに不均等に設定されている
    請求項１に記載の自発光表示装置。
  5. 前記自発光素子が、アノード電極、発光層およびカソード電極を含む積層構造であり、
    前記アノード電極および前記発光層における層内の画素サイズがそれぞれ、前記画素回路の画素サイズの比に応じて、各色用の画素ごとに不均等に設定されている
    請求項４に記載の自発光表示装置。
  6. 前記画素が、Ｒ（Red：赤），Ｇ（Green：緑），Ｂ（Blue：青）用の画素により構成され、
    前記画素回路および前記自発光素子の画素サイズにおいて、以下の式が成り立つ
    請求項４に記載の自発光表示装置。
    （Ｇ用の画素に対応する画素サイズ）＜（Ｒ用の画素に対応する画素サイズ）＜（Ｂ用の画素に対応する画素サイズ）
  7. 前記自発光素子における層内の画素サイズが、各色用の画素ごとに均等に設定され、
    前記自発光素子における層内の形成位置が、前記画素回路の画素サイズの比に応じて、各色用の画素ごとに不均等に設定されている
    請求項１に記載の自発光表示装置。
  8. 前記自発光素子が、アノード電極、発光層およびカソード電極を含む積層構造であり、
    前記アノード電極および前記発光層における層内の画素サイズが、各色用の画素ごとに均等に設定され、
    前記アノード電極および前記発光層における層内の形成位置が、前記画素回路の画素サイズの比に応じて、各色用の画素ごとに不均等に設定されている
    請求項７に記載の自発光表示装置。
  9. 各色用の画素ごとに、映像信号に基づく表示駆動電圧を供給するための信号線がそれぞれ接続され、
    一の画素のアノード電極とその隣接画素に接続された信号線とが積層方向に沿って互いに対向しないように、前記アノード電極および前記発光層における層内の形成位置が設定されている
    請求項７に記載の自発光表示装置。
  10. 前記アノード電極および前記発光層における層内の形成位置の隙間に、前記カソード電極と電気的に接続された補助配線部が形成されている
    請求項９に記載の自発光表示装置。
  11. 前記画素回路が、駆動トランジスタを含んで構成され、
    各画素の駆動トランジスタがそれぞれ、前記画素回路の画素サイズを各色用の画素ごとに均等に配置した場合における自己の画素領域内に配置されている
    請求項１に記載の自発光表示装置。
  12. 前記画素回路が、表示駆動電流を蓄積するための蓄積容量素子を含んで構成され、
    各画素の蓄積容量素子がそれぞれ、前記画素回路の画素サイズを各色用の画素ごとに均等に配置した場合における自己の画素領域内に配置されている
    請求項１に記載の自発光表示装置。
  13. 各色用の画素ごとに、映像信号に基づく表示駆動電圧を供給するための信号線がそれぞれ接続され、
    各画素に対応する信号線がそれぞれ、前記画素回路の画素サイズを各色用の画素ごとに均等に配置した場合における自己の画素領域内に配置されている
    請求項１に記載の自発光表示装置。
  14. 前記画素が、Ｒ（Red：赤），Ｇ（Green：緑），Ｂ（Blue：青）用の画素により構成されている
    請求項１に記載の自発光表示装置。
  15. 前記画素回路の画素サイズにおいて、以下の式が成り立つ
    請求項１４に記載の自発光表示装置。
    （Ｇ用の画素に対応する画素サイズ）＜（Ｒ用の画素に対応する画素サイズ）＜（Ｂ用の画素に対応する画素サイズ）
  16. 前記自発光素子が、有機ＥＬ素子である
    請求項１ないし請求項１５のいずれか１項に記載の自発光表示装置。
  17. マトリクス状に配置された各画素内に形成された自発光素子と、
    各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層と
    を備え、
    前記画素が、複数の色用の画素により構成され、
    前記画素回路が駆動トランジスタを含んで構成されると共に、この駆動トランジスタにおける活性層とゲート電極との対向領域の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、前記画素回路層内で不均等に設定されている
    自発光表示装置。
  18. マトリクス状に配置された各画素内に形成された自発光素子と、
    各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層と
    を備え、
    前記画素が、複数の色用の画素により構成され、
    前記画素回路が、表示駆動電流を蓄積するための蓄積容量素子を含んで構成されると共に、この蓄積容量素子の層内方向の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、前記画素回路層内で不均等に設定されている
    自発光表示装置。
  19. 表示機能を有する自発光表示装置を備え、
    前記自発光表示装置は、
    マトリクス状に配置された各画素内に形成された自発光素子と、
    各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層と
    を有し、
    前記画素が、複数の色用の画素により構成され、
    同一の発光輝度を得るために各自発光素子に必要とされる表示駆動電流の大きさの比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、前記画素回路層内で不均等に設定されている
    電子機器。
  20. 表示機能を有する自発光表示装置を備え、
    前記自発光表示装置は、
    マトリクス状に配置された各画素内に形成された自発光素子と、
    各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層と
    を有し、
    前記画素が、複数の色用の画素により構成され、
    前記画素回路が駆動トランジスタを含んで構成されると共に、この駆動トランジスタにおける活性層とゲート電極との対向領域の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、前記画素回路層内で不均等に設定されている
    電子機器。
  21. 表示機能を有する自発光表示装置を備え、
    前記自発光表示装置は、
    マトリクス状に配置された各画素内に形成された自発光素子と、
    各自発光素子に対して表示駆動を行うための画素回路が形成された画素回路層と
    を有し、
    前記画素が、複数の色用の画素により構成され、
    前記画素回路が、表示駆動電流を蓄積するための蓄積容量素子を含んで構成されると共に、この蓄積容量素子の層内方向の面積比に応じて、各色用の画素に対応する画素回路の画素サイズがそれぞれ、前記画素回路層内で不均等に設定されている
    電子機器。
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