JP2009538238A - マイクロマシン構成素子及びその製法 - Google Patents

Abstract

本発明によれば、マイクロマシン構成素子を実現するための安価な技術が提供されており、前記構成素子は、少なくとも１つの対抗エレメント（１３）と上側に少なくとも１つのダイヤフラム（１２）とを備えた層構造を有しており、前記ダイヤフラム（１２）と対抗エレメント（１３）との間に中空室が形成されていて、前記対抗エレメントが、この対抗エレメントの背面スペースに通じる少なくとも１つの貫通開口（４）を有している。前記背面スペースは、前記対抗エレメント（１３）の下側の閉じられた別の中空室（６）によって形成されており、該別の中空室（６）が、少なくとも１つの圧力補償開口（５）を介して層構造の上側に接続されている。このような構成素子構造は、マイクロマシンセンサ機能と電子評価装置とを１つのチップ上に積層することを可能とし、しかも、大量生産のために適している。

Description

本発明は、層構造を有するマイクロマシン構成素子（mikromechanisches Bauelemen；微細加工された構成素子）であって、少なくとも１つの対抗エレメントと上側の少なくとも１つのダイヤフラムとを備えており、前記ダイヤフラムと対抗エレメントとの間に中空室が形成されていて、前記対抗エレメントが、この対抗エレメントの背面空間に通じる少なくとも１つの貫通開口を有している形式のものに関する。さらに本発明は、このような構成素子を製造するための方法に関する。

このような形式の構成素子は、実際には、しばしばマイクロフォン構成素子として例えば補聴器又は移動通信システムとして使用される。この場合、ダイヤフラムは、音響受信機として用いられる。容量性のマイクロフォンにおいては、対抗エレメントが、同様に電極として働くダイヤフラムのための対抗電極として設計されている。対抗エレメントに設けられた貫通開口は、背面スペースに通じる圧力補償を可能にする。

ドイツ連邦共和国特許出願第１０２００５０４２６６４．６号明細書には、冒頭に述べた形式の構成素子について記載されている。この構成素子の層構造は、表面マイクロマシンプロセシング（表面微細加工）によって生ぜしめられたダイヤフラムを有している。このダイヤフラムは、その他のチップ領域上に浮き出していて、中空室を画成し、この中空室の底部が対抗エレメントによって形成されるようになっている。層構造の裏面マイクロマシンプロセッシング（裏面微細加工）によって、対抗エレメントの裏面が露出される。さらに、対抗エレメントは貫通開口を有しているので、この構成素子の裏面を介して圧力補償が行われる。

このような形式の構成素子のための多くの使用例では、高い程度の小型化が必要とされる。これは一方では、マイクロマシン構成素子を縮小することによって得られ、この場合、電気音響学的な性能が維持されるか又はさらに改善される必要があり、他方では、同一のチップ上に電子評価装置を集積することによって得られる。いずれの場合も、前記従来技術に記載されているように、層構造の裏面マイクロマシンプロセッシングとの調和は得られない。

発明の開示
本発明によれば、マイクロマシンセンサ機能及び電子評価装置を簡単に１つのチップ上に集積することができ、大量生産にも適した安価な技術を提供することができる。

このために本発明によれば、構成素子の背面スペースが、前記対抗エレメントの下側の閉じられた別の中空室によって形成されており、該別の中空室が、少なくとも１つの圧力補償開口を介して層構造の上側に接続されている。

本発明による構成素子の構造は、純粋な表面マイクロマシンプロセッシング（ＯＭＭ）によって生ぜしめられる。層構造の裏面のプロセシングは、バルクマイクロマシン（ＢＭＭ）では必要とされない。これによって付加的なプロセス段階及びひいては製造コストは削減される。純粋な表面マイクロマシンプロセシングのその他の利点は、最小の構造的大きさで、多くの実現可能な設計及び構成形状にある。例えばＳＭＤ（表面実装デバイス）に適した小型のチップをＯＭＭによって製造することができる。これはＢＭＭによって可能である。しかも、ＯＭＭの技術は、マイクロエレクトロニクス（超小型電子工学）の製造技術に関連しているので、本発明による構成素子を大量生産するための安価なバッチプロセス（Batch-Prozesse；回分プロセス）を使用することができる。ＯＭＭのプロセス及びＣＭＯＳプロセスは、一般的に両立するので、センサ技術及び電子評価装置は、簡単に１つのチップ上に集積することができる。

本発明による構成素子の有利な変化実施例によれば、対抗エレメントの下側の別の中空室が少なくとも１つの狭窄部を有しているか、又は互いに連通する複数の空洞によって形成されている。選択的に、この中空室は、互いに連通している複数の空洞によって形成されてもよい。この場合、中空室の壁部は、対抗エレメントのための支持部を形成していて、この支持部の機械的な形状安定性を高める。これによって、本発明による構成素子を製造するための、例えばプラズマ又はＣＭＰによって対抗エレメントを平面化するための、プロセスの自由度は高められる。

本発明による構成素子の有利な実施態様によれば、対抗エレメントの下の中空室の圧力接続部を側方に変向させるために、層構造の上側で圧力補償開口がカバーされている。このような形式で、ダイヤフラムに作用する圧力が、圧力補償開口を介して対抗エレメントの下の中空室内に達することは、簡単に避けることができる。これによって、この中空室が、ダイヤフラムと対抗エレメントとの間の中空室のための補償容積を形成することが保証される。このような形式による圧力補償開口のカバーは、例えばボンディングされたキャップウェーハの構造で実現される。

前述のように、本発明による構成素子の構造は、純粋な表面マイクロマシンプロセッシング（oberflaechenmikromechanische Prozessierung；表面微細加工プロセッシング）によって生ぜしめられる。このような構成素子を製造するための本発明による方法は、基板から出発しており、この基板上に少なくとも１つの第１の層が生ぜしめられる。この第１の層内に少なくとも基板まで達する開口を形成し、この際に、少なくとも１つの開口を対抗エレメント内の貫通開口として、形成しようとするダイヤフラムの領域内に配置し、少なくとも１つの別の開口を圧力補償開口として、形成しようとするダイヤフラムの隣の領域に配置する。層構造の上側を基点として、前記第１の層内の前記開口を介して行う第１のエッチング段階で、第１の層の下側に基板の中空室を形成する。次いで、微細加工された第１の層の上側に少なくとも１つの犠牲層を形成し、この際に、前記第１の層内の前記開口を閉鎖する。前記犠牲層に前記ダイヤフラムのためのフレーム領域を形成し、前記犠牲層上に、ダイヤフラム材料から少なくとも１つの層を析出し、かつ微細加工する。次いで、層構造の上側を基点として、前記第１の層内の補償開口と、前記第１の層の下の前記中空室と、前記対抗エレメントの貫通開口とを介して行う第２のエッチング段階で、前記犠牲層を取り除くことによって、前記ダイヤフラムを露出するようにした。

基本的に、本発明による方法を実現するための多くの可能性、実施態様及び変化実施例がある。このために、方法の独立請求項に従属する請求項が参照され、また以下に記載した図面に関する実施例が参照される。

本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 図２に示した層構造の上側の平面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明の変化実施例による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明の変化実施例による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 本発明の変化実施例による構成素子を製造するための方法段階の連続を示す、層構造の概略的な断面図である。 層構造の上側の平面図である。

実施例の説明
前述のように、本発明による構成素子の層構造は、基板の表面マイクロマシンプロセシングによって形成される。図示の実施例における原材料として、ｐドーピングされたシリコン基板１が用いられる。このシリコン基板１のドーピング及び配向は任意であってよい。

標準ＣＭＯＳプロセスを用いることができるようにするために、有利には、比抵抗２．７５オーム（Ｏｈｍ）／ｃｍを有する、（１００）配向された材料が使用される。図１には、第１の層２を被着した後の基板１が示されており、この第１の層２に後で、構成素子の対抗エレメントが形成される。層２は、有利には２μｍ〜２０μｍの厚さを有するｎドーピングされたエピタキシャル層である。このような層は、ＰＯＣ１３被覆又は打ち込みによっても形成することができる。構成素子のための評価回路として、ＡＳＩＣ３が層２内に組み込まれている。このＡＳＩＣ３は、必要であれば、図示していないマスク層によって、以下に記載する表面微細構造化プロセシングに対して保護される。

図２及び図３に示した次の方法段階で、第１の層２に開口４，５が形成される。これらの開口４，５は、ここではトレンチプロセスでエッチングされ、基板１内まで達している。開口４は、これから形成しようとするダイヤフラムの下の領域内における対抗エレメントの貫通開口として設計されており、これに対して開口５は、これから形成しようとするダイヤフラムの隣の領域内における圧力補償開口として配置されている。図３は、前記開口４，５の可能な配置及び幾何学形状の平面図を示す。ダイヤフラム領域内には有利には、例えば約０．５μｍ〜３μｍの直径を有する、複数の小さい開口が形成される。開口４は、ここでは六角形状に配置されているが、その他の数及び配置の開口４を設けてもよい。開口５は、１０μｍまでの長さを有している。この開口５は、ダイヤフラムの側方に任意に配置してよい。典型的には、ダイヤフラムに対する間隔は１０μｍ〜３００μｍである。

図３に示されているように、開口５は、層構造の縁部領域に配置されているので、構成素子の運転時に圧力補償は側方から行われる。

開口４，５は、もっぱら、層構造の上側から出発する第１のエッチング段階においてエッチング開口としても使用される。このエッチング開口を介して、基板１内で中空室６が第１の層２の下に形成される。図示の実施例では、第１のエッチング段階はフッ化水素酸（ＨＦ）内での電気仕上げ段階（Elektropoliturschritt）を有している。この場合、ｐドーピングされたシリコン基板１だけが腐食される。これに対して、シリコンの電気化学的な溶解の高いドーピング選択性に基づいて、ｎドーピングされた第１の層２は腐食されない。３００μｍまでの中空室６の深さが簡単に得られる。プロセスパラメータの調節に従って、１０μｍ／ｓｅｃ（毎秒１０μｍ）までのエッチング率が得られる。ＨＦ集中（高周波集中）は、基本的な形式で５〜４０％ｍの間で移動し、この場合、作用は、５〜３０％ｖｏｌの界面活性剤を添加することによってさらに改善される。電流密度は、高周波集中毎に、数１０ｍＡ／ｃｍ２〜数Ａ／ｃｍ２までである。反応時に発生する反応ガスは、穿孔された第１の層２を破壊することなしに、開口４，５を通って漏れ出る。図４には、開口４及び５の下に連通している中空室６が形成される第１のエッチング段階後の層構造が示されている。

次の方法段階で、犠牲層７が多孔性の第１の層２に被着され、この際に第１の層２の開口４，５が閉鎖される。このために、図示の実施例ではＳｉＧｅが、第１の層２上にＬＰＣＶＤプロセスによって十分に適合して析出される。図５は、犠牲層７の層厚に達した後の層構造を示しており、この犠牲層７の層厚は、開口直径の半分に相当するので、開口４，５は閉鎖されている。標準的に０．５〜２μｍのＳｉＧｅが析出される。この場合、開口５の最少直径が、閉鎖のために必要とされる層厚を決定する。

次いで犠牲層７が平面化される。しかもフレーム領域８が処理される（これは図６に示されている）。この場合、絶縁材料としてＳｉＯ２が使用される。

図７は、ドーピングされたポリシリコンからダイヤフラムを形成するために、犠牲層７上にドーピングされたポリシリコン層１０が析出され、かつ微細加工された後の、層構造を示す。この場合、ダイヤフラムは音圧のためのセンサとして使用され、ダイヤフラム変形を容量的に評価するための電極として働く。ここでは、圧力補償開口５内の犠牲層は符号１１で示されている。

次の方法段階で、ＣｌＦ３エッチングによって全犠牲層材料ＳｉＧｅが除去されることによって、ダイヤフラム１２が露出される。この場合、ダイヤフラム１２のポリシリコンも、またシリコン基板１も、またフレーム領域８のＳｉＯ２も腐食されることはない。まず、第１の層２上の犠牲層７の露出した材料が取り除かれる。次いで、圧力補償開口５内の犠牲層材料１１が取り除かれ、それによってエッチング媒体が第１の層２の下の中空室６内に侵入して、中空室６の壁部における犠牲層材料も腐食するようになっている。最後に、開口４内の及びダイヤフラム１２の下の犠牲層材料も取り除かれる。ダイヤフラム１２は、外側の圧力補償開口５及び中空室６を介して犠牲層材料をエッチングすることによっても露出される。この第２のエッチング段階の結果、つまり多孔性の対抗電極１３上で片持ち式に支持された、閉じたダイヤフラム１２が、図８に示されている。このコンデンサ構造の下に、中空室６として形成された大容量の補償容積が存在している。

次いで、露出された圧力補償開口５は、ダイヤフラム１２上に作用する音圧が圧力補償開口５を介して補償容積としての中空室６内に達することがないように、キャップウェーハ１４によって閉じられて側方又は下方に導かれる。図９は、結合された２つのキャップウェーハ１４を備えた層構造を示す。

図８に示されているように、構成素子を製造するための本発明による方法の枠内で、ＳｉＧｅの代わりに、別の犠牲層材料を使用してもよい。例えば図１０に示した、ＰＥＣＶＤ酸化物も適している。第１の層２上にＳｉＧｅを析出する場合、開口４、５が閉鎖されるまで、これらの開口４及び５を介して中空室６の壁部も被覆されるのに対して、ＰＥＣＶＤ酸化物の場合、開口４，５は、中空室６の壁部に酸化物層が形成されることなしに、犠牲層１５のＰＥＣＶＤ酸化物によって閉鎖される。これによって、ダイヤフラムと多孔性の対抗電極との間のより大きい間隔が得られる。ダイヤフラムと対抗電極との間で電気的な絶縁を形成するフレーム領域１６は、ここでは、ＳｉＮによって、又はｐドーピングによって実現される。ダイヤフラムとしてのポリシリコン層を析出及び構造化（微細加工）した後で、ＳｉＯ２犠牲層１５はＨＦ蒸気エッチングによって選択的にパターン形成される。

さらにまた、図１１に示されているように、犠牲層はドーピングされたポリシリコンより成っていてよい。この場合、シリコン構造は、犠牲層１７を被着する前に熱的な酸化によって不動態化される。このために数１０ｎｍの酸化物で十分であるので、生じるストレスは無視することができる程度である。開口４，５は、ここでも犠牲層材料によって閉鎖される。ダイヤフラム材料として誘電体１８が使用される。このために、例えばＳｉＯ２，ＳｉＮ，Ｓｉ３Ｎ４又はＳｉＣが適している。電気的な接続は、薄い金属層１９をスパッタリングすることによって実現される。

多孔性のｎドーピングされた対抗電極１３の導電性は、表面近傍における付加的な打ち込みによって対抗電極１３のドーピングを調節することによって、所望に高めることができる。これは図１２に示されている。ｎエピタキシャル層２のドーピングは、標準的な形式で１０¹⁵／ｃｍ³である。つまり、比抵抗は１０オームｃｍ（Ｏｈｍｃｍ）より大きい。図１２にはさらに、層２の下の中空室６の縁部領域における基板１内のｎドーピングされた領域２３が示されている。この領域２３は、層２を析出する前に形成される。このｎドーピングされた領域２３は、深いマスクとして作用し、局所的に構成素子構造の形状安定性を高める。

ダイヤフラムの下に、静摩擦防止層を設ける必要がある場合、これは、例えばダイヤフラムを析出する前に行われるか、又は犠牲層のエッチング後に圧力補償開口を介して同一の低圧プロセスによって行われる。

本発明による構成素子の導電性及び形状安定性は、主に対抗電極１３の下の中空室の大きさ及び形状に基づいている。対抗電極１３内に貫通開口４を適切に配置することによって、唯一の大きい中空室６だけが形成されるのではなく、互いに接続された複数の小さい中空室が形成される。これらの中空室は、支持接続部若しくは狭窄部２４によって部分的に分離されている。図３は、このようにして形成された中空室を備えた構成素子の平面図を示す。支持接続部若しくは狭窄部２４によって、中空室６の上に位置する対抗電極１３の機械的な形状安定性が改善されるので、構成素子を製造する際に、製造プロセスのより大きい自由度が得られる。

本発明による構成素子は、マイクロフォンとしての用途に限定されるものではなく、例えば圧力測定等の別の用途のために、又は音響変換器（Schallwandler）として構成してもよい。

Claims (15)

1. 少なくとも１つの対抗エレメント（１３）と上側に少なくとも１つのダイヤフラム（１２）とを備えた層構造を有する、マイクロマシン構成素子であって、前記ダイヤフラム（１２）と対抗エレメント（１３）との間に中空室が形成されていて、前記対抗エレメントが、この対抗エレメントの背面スペースに通じる少なくとも１つの貫通開口（４）を有している形式のものにおいて、
   前記背面スペースが、前記対抗エレメント（１３）の下側の閉じられた別の中空室（６）によって形成されており、該別の中空室（６）が、少なくとも１つの圧力補償開口（５）を介して層構造の上側に接続されていることを特徴とする、マイクロマシン構成素子。
2. 前記対抗エレメント（１３）の下側の別の中空室（６）が少なくとも１つの狭窄部（２４）を有しているか、又は互いに連通する複数の空洞によって形成されている、請求項１記載のマイクロマシン構成素子。
3. 少なくとも１つの前記貫通開口（５）は、不都合な圧力が作用しないように、層構造の上側でカバーされている、請求項１又は２記載のマイクロマシン構成素子。
4. 前記ダイヤフラム（１２）と前記対抗エレメント（１３）とが、ダイヤフラムの変形を容量式に検出するための電極として働く、請求項１から３までのいずれか１項記載のマイクロマシン構成素子。
5. 前記層構造が、基板（１）と、該基板（１）上の少なくとも１つの第１の層（２）とを有しており、
   前記対抗エレメント（１３）が第１の層（２）内に形成されており、
   前記ダイヤフラム（１２）が、少なくとも１つの別の層（１０）内で前記電極としての前記対抗エレメント（１３）上に形成されており、
   前記別の中空室（６）が、前記基板（１）内で前記対抗エレメント（１３）の下に形成されている、
   ことを特徴とする、マイクロマシン構成素子。
6. 少なくとも１つの対抗エレメント（１３）と上に少なくとも１つのダイヤフラム（１２）とを備えた層構造を有し、前記ダイヤフラム（１２）と対抗エレメント（１３）との間に中空室が形成されていて、前記対抗エレメントが、この対抗エレメントの背面空間に通じる少なくとも１つの貫通開口（４）を有している形式の、請求項１から５までのいずれか１項記載のマイクロマシン構成素子を製造するための方法において、
   基板（１）上に少なくとも１つの第１の層（２）を形成し、
   前記第１の層（２）内に少なくとも前記基板（１）まで達する開口（４，５）を形成し、この際に、少なくとも１つの開口（４）を対抗エレメント（１３）内の貫通開口として、形成しようとするダイヤフラムの領域内に配置し、少なくとも１つの別の開口（５）を圧力補償開口として、形成しようとするダイヤフラム（１２）の隣の領域に配置し、
   層構造の上側を基点として、前記第１の層（２）内の前記開口（４，５）を介して行う第１のエッチング段階で、第１の層（２）の下側に基板（１）の中空室（６）を形成し、
   微細加工された第１の層（２）の上側に少なくとも１つの犠牲層（７）を形成し、この際に、前記第１の層（２）内の前記開口（４，５）を閉鎖し、
   前記犠牲層（７）に前記ダイヤフラム（１２）のためのフレーム領域（８）を形成し、
   前記犠牲層（７）上に、ダイヤフラム材料から少なくとも１つの層（１０）を析出し、かつ微細加工し、
   層構造の上側を基点として、前記第１の層（２）内の補償開口（５）と、前記第１の層（２）の下の前記中空室（６）と、前記対抗エレメント（１３）の貫通開口（４）とを介して行う第２のエッチング段階で、前記犠牲層を取り除くことによって、前記ダイヤフラム（１２）を露出する、
   ことを特徴とする、マイクロマシン構成素子を製造するための方法。
7. ｐドーピングされたシリコン基板を基板（１）として使用し、第１の層（２）をｎドーピングされたシリコン基板によって形成し、前記第１の層（２）の開口（４，５）をトレンチプロセスによって形成し、この場合、第１のエッチング段階と、フッ化水素酸（ＨＦ）による電気仕上げ段階とを有している、請求項６記載の方法。
8. ｎドーピングを基板表面に部分的に設ける、請求項７記載の方法。
9. 前記第１の層（２）の、形成しようとする対抗エレメント（１３）の領域に、表面近傍における打ち込みによって、付加的なドーピングを形成する、請求項７又は８記載の方法。
10. 犠牲層（７）としてＳｉＧｅ層をＬＰＣＶＤによって生ぜしめ、犠牲層材料を取り除くための第２のエッチング段階においてＣｌＦ３エッチングを用いる、請求項７から９までのいずれか１項記載の方法。
11. 犠牲層としてＳｉＯ２層（１５）をＰＥＣＶＤによって生ぜしめ、第２のエッチング段階において犠牲層材料を取り除くためのＨＦ蒸気エッチングを実施する、請求項７から９までのいずれか１項記載の方法。
12. 前記ダイヤフラム（１２）を、ドーピングされたポリシリコン層（１０）に形成する、請求項７から１１までのいずれか１項記載の方法。
13. 第１のエッチング段階後に形成されたシリコン構造を、殊に熱的な酸化によって不動態化し、ポリシリコン層（１７）を犠牲層として生ぜしめ、誘電体、殊にＳｉＯ２，ＳｉＮ，Ｓｉ３Ｎ４及び／又はＳｉＣをダイヤフラム材料として使用する、請求項７から９までのいずれか１項記載の方法。
14. 犠牲層（７；１５）内に、ダイヤフラム（１２）のための、殊にＳｉＯ２又はＳｉＮ領域としての又はｐドーピングによる、絶縁されたフレーム領域（８；１６）を生ぜしめる、請求項６までのいずれか１項記載の方法。
15. 少なくとも１つのキャップウェーハを、圧力補償開口（５）上の領域で層構造上にボンディングする、請求項６から１４までのいずれか１項記載の方法。

Images