JP2009534934A - 共有メモリマルチビデオチャネル表示装置および方法 - Google Patents

Abstract

【課題】 共有メモリマルチビデオチャネル表示装置および方法を提供する。
【解決手段】 共有メモリビデオプロセッサは信号処理回路を備える。信号処理回路によって、ノイズリデューサとデインターレーサは、メモリデバイスに含まれるさまざまなフィールドラインを格納するためのフィールドバッファに対するアクセスを共有し得る。格納されるフィールドラインの一部はさらに、信号処理回路内で共有され得る。格納されているフィールドラインの一部を共有することで、メモリの帯域幅および容量に関する要件が低くなる。信号処理回路は、マルチフィールドライン処理を実行できるとしてもよい。フィールドラインバッファ群は、複数のフィールドセグメントについてフィールドラインを格納するべく設けられ、各データを信号処理回路の対応する入力に供給し得る。ストレージをさらに減らすべく、フィールドラインバッファのうちいくつかもまた、信号処理回路において共有され得る。
【選択図】図１５

Description

関連出願

本願は米国仮出願第６０／７９３，２８８号（出願日：２００６年４月１８日）、第６０／７９３，２７６号（出願日：２００６年４月１８日）、第６０／７９３，２７７号（出願日：２００６年４月１８日）、および第６０／７９３，２７５号（出願日：２００６年４月１８日）の恩恵を主張する。上記各仮出願の開示内容はすべて、参照により本願に組み込まれる。

従来、マルチビデオチャネルテレビ表示スクリーンはデュアルチャネルビデオ処理チップを備える。デュアルチャネルビデオ処理チップによって、ユーザは表示スクリーンのさまざまな部分で１以上のチャネルを同時に視聴できる。このように、ある画像内に別の画像を表示することは一般的に、ピクチャーインピクチャー（ＰＩＰ）と呼ばれる。図１Ａはアスペクト比が４：３の表示スクリーンのさまざまな部分に２つのチャネルを表示する例を示す図である。スクリーン１００Ａは、該スクリーンの大半を占める部分に第１のチャネル１１２を表示すると同時に該スクリーンの非常に小さい方の部分に第２のチャネル１２２を表示する。図１Ｂは、スクリーンの異なる部分に略同一のアスペクト比を持つ第１のチャネルおよび第２のチャネルを有する表示の一例を示す図である。このディスプレイの一例は以下でより詳細に説明する。

図２は、ＰＩＰ表示１００Ａを生成する通常のテレビシステムを示す図である。テレビ表示システム２００は、テレビ放送信号２０２、ハイブリッドテレビチューナ２１０、ベースバンド入力２８０、復調器２２０、ＭＰＥＧコーデック２３０、オフチップストレージ２４０、オフチップメモリ３００、ビデオプロセッサ２５０、および外部素子２７０（例えば、ディスプレイ）を備える。ハイブリッドテレビチューナ２１０はテレビ放送信号２０２によって提供される１以上のテレビチャネルにチューニングすることができる。ハイブリッドテレビチューナ２１０は、復調器２２０にデジタルテレビ信号を与えるとともに、ビデオプロセッサ２５０にアナログビデオ信号成分（例えば、コンポジットビデオベースバンド信号（ＣＶＢＳ））を与えるとしてもよい。また、ベースバンド入力２８０はさまざまなテレビ信号（例えば、ＣＶＢＳ、Ｓ−Ｖｉｄｅｏ、コンポーネント等）を受信して、これらの受信したテレビ信号をビデオプロセッサ２５０に与えるとしてもよい。上記以外の外部からのデジタル信号またはアナログ信号（例えば、ＤＶＩまたはＨＤ（ハイビジョン）信号）もまた、ビデオプロセッサ２５０に供給され得る。

ビデオは、復調器２２０によって復調され、そしてＭＰＥＧコーデック２３０によって伸長される。ＭＰＥＧコーデック２３０が実行しなければならない処理の一部においては、オフチップストレージ２４０を用いてデータを格納するとしてもよい。デジタル信号は続いて、外部素子２７０での表示用に適切な信号２６０を生成するべくビデオプロセッサ２５０で処理される。ビデオプロセッサ２５０は、デュアルチャネル処理チップであってよい。ビデオプロセッサ２５０は、オフチップメモリ３００を用いて、メモリを多用するビデオ処理動作を実行するとしてもよい。メモリを多用するビデオ処理動作には、ノイズリダクションおよびデインターレース、ならびに３次元ＹＣ分離およびフレームレート変換（ＦＲＣ）などがある。

こういったＰＩＰアプリケーションでは、第１のチャネル１１２が第２のチャネル１２２よりも重要であると一般的に考えられている。ＰＩＰを生成するために用いられる通常のデュアルチャネル処理チップは、質に関して第１のチャネルのビデオパイプにより重点を置き、第１のチャネルのビデオパイプは第１のチャネル１１２の大きな表示を生成する。第２のチャネルのビデオパイプは、第２のチャネル１２２のより小さな表示を生成し、コスト削減を目的として質は相対的に低くなっている。例えば、デインターレース、ノイズリダクションおよびビデオ復号化などの３次元ビデオ処理動作が第１のチャネルのビデオパイプに実施され得る一方で、第２のチャネルのビデオパイプには２次元ビデオ処理動作が実行されるのみであるとしてもよい。３次元ビデオ処理動作とは、空間領域および時間領域においてビデオを処理する動作を指し、処理動作で利用されるビデオの１以上のフレームをバッファすることが多い。これに対して２次元ビデオ処理動作とは、空間領域でビデオを処理するのみ、ビデオの現在のフレームに対してのみ処理を行うことを指す。

アスペクト比が１６：９のワイド表示スクリーンが誕生したことによって、同一スクリーン上にサイズが同じまたはアスペクト比が４：３のチャネルを２つ表示することがますます求められている。こういったアプリケーションは通常、ピクチャーアンドピクチャー（ＰＡＰ）と呼ばれる。図１Ｂによると、スクリーン１００Ｂは第１のチャネル１１０を表示するとともに、該スクリーンの第２の部分に略同じアスペクト比の第２のチャネル１２０を表示する。こういったアプリケーションでは、同様の質を有する第１のチャネルと第２のチャネルとを生成されなければならない。

このため、高品質のビデオ画像を２つ生成するためには、第１および第２のビデオチャネルパイプの両方に３次元ビデオ処理を実行することが必要である。所望の表示を生成するべく３次元ビデオ処理を実行するためには通常、質または整合性を劣化させることなく画像を表示するのに適したタイムフレーム内に実行されなければならないメモリ集中動作を行わなければならない。メモリ動作は３次元ビデオ処理を必要とするチャネルの数に比例して増加する。通常のデュアルビデオ処理チップは、高品質を保ったまま２つのビデオ信号を処理できないので、高品質のビデオチャネルを２つ表示するという需要が高まっている中では過去のものとなりつつある。

通常のデュアルビデオ処理チップが複数の高品質ビデオ信号を処理することが出来ない理由の１つは、ビデオプロセッサとオフチップメモリとの間に大量のデータ帯域幅が必要なためである。従来では、ビデオ処理チップパイプラインの一部がノイズリデューサとデインターレーサとを備えており、ノイズリデューサおよびデインターレーサはそれぞれオフチップメモリとの間で高いデータ帯域幅を必要とする。

特にノイズリデューサは、あるフィールドと次のフィールドとを比較して各フィールドで一致しない部分を当該フィールドから除去するという動作を主に行う。このため、ノイズリデューサは現在のフィールドについて比較を行うべく少なくとも２つのフィールドを格納しなければならない。デインターレーサは格納されている２つのフィールドを読み出して合成し、インターレーサの動作とは逆の動作を行う。

図３は、通常のビデオプロセッサのノイズリデューサおよびデインターレーサのオフチップメモリへのアクセス動作を示す図である。ビデオ処理パイプラインの一部には、ノイズリデューサ３３０、デインターレーサ３４０、およびオフチップメモリ３００が含まれる。オフチップメモリ３００は、少なくとも４つのフィールドバッファ領域３１０、３１１、３１２および３１３を有する。

第１のフィールド期間において、ノイズリデューサ３３０は、フィールドバッファ領域３１０を読み、ビデオ信号３２０と比較して、ノイズが低減された新規フィールドを生成し、このフィールド出力３２２を２つのフィールドバッファ領域３１１および３１２に書き込む。フィールドバッファ領域３１１および３１２にこれに先立って格納されていた内容はそれぞれ、フィールドバッファ領域３１０および３１３に複製される。このため、当該フィールド期間が終了する時には、ノイズリデューサ３３０のフィールド出力３２２がフィールドバッファ領域３１１および３１２に格納され、フィールドバッファ領域３１１および３１２に以前に格納されていたフィールドはそれぞれフィールドバッファ領域３１０および３１３にある。

次のフィールド期間においては、前のフィールド期間で得たノイズリデューサ３３０からのフィールド出力を有するフィールドバッファ領域３１２をデインターレーサ３４０が読み出して、フィールドバッファ領域３１２に格納されていた、前のフィールド期間のさらに前のフィールド期間で得たノイズリデューサ３３０のフィールド出力を含むフィールドバッファ領域３１３をデインターレーサ３４０が読み出す。現在のフィールド期間で得られるノイズリデューサ３３０のフィールド出力３２２もまたデインターレーサ３４０が読み出す。デインターレーサ３４０はこれらのフィールドセグメントを処理して合成し、ビデオパイプラインの次のモジュールにデインターレースされた出力３４２を与える。

上述したビデオパイプラインの一部分の一例では、こういった処理を１つのチャネルに対して実行し、チャネルが追加されるとこれらの処理が増えることになる。このため、メモリアクセス帯域幅は同一期間内に読み書きされる必要があるデータの量に比例して増加するので、複数のチャネルについてノイズリダクションおよびデインターレースを実行するとデータ帯域幅が同様に増えてしまう。上記のようにビデオ処理動作において非常に高い帯域幅が要求されると、動作を同時に実行する能力が制限されてしまう。

このため、複数の高品質ビデオチャネルストリームを含む表示を生成するべく、１以上のチャネルの１以上のビデオパイプラインステージのさまざまな箇所においてメモリアクセス帯域幅を低減するためのシステムおよび方法を得ることが望まれていると考えられる。

本発明の原理によれば、複数の高品質ビデオチャネルストリームを含む表示を生成するべく、１以上のチャネルの１以上のビデオパイプラインステージのさまざまな箇所においてメモリアクセス帯域幅を低減するためのシステムおよび方法が提供される。

ビデオ処理システムにおいてメモリを共有するためのシステムおよび方法を提供する。第１のフィールドバッファに以前に格納されている内容は第２のフィールドバッファに移されるとしてもよい。第１のノイズリダクション済ライブフィールドは第１のフィールドバッファに格納され得る。第２のフィールドバッファに以前に格納されていた内容はノイズリデューサおよびデインターレーサに与えられ得る。第１のフィールドバッファに以前に格納されていた内容はデインターレーサに与えられ得る。

本発明の原理によれば、複数の高品質ビデオチャネルストリームを含む表示を生成するべく、１以上のチャネルの１以上のビデオパイプラインステージのさまざまな箇所においてメモリアクセス帯域幅を低減するための方法および装置が提供される。デュアルビデオプロセッサは、異なるフォーマットの１以上のアナログ信号またはデジタル信号を受信するとしてもよい。１以上のビデオモードにおいて２つのビデオ信号を同時にデコードできるデュアルビデオデコーダ（例えば、ＮＴＳＣ／ＰＡＬ／ＳＥＣＡＭビデオデコーダ）が設けられるとしてもよい。ビデオモードのうちの１つでは、デュアルビデオデコーダはビデオ信号のデコードで用いられる少なくとも１つの構成要素（例えば、アナログ／デジタルコンバータ）を共有するべく時分割多重化を行うとしてもよい。

ビデオデコーダの出力またはシステム内の別の構成要素が提供する別のビデオ信号群は、信号処理回路（例えば、ノイズリデューサおよび／またはデインターレーサ）に与えられ得る。信号処理回路はさまざまなフィールドラインを格納するべくメモリデバイスにアクセスし得る。格納されるフィールドラインの一部は、信号処理回路が必要とし得るもので、共有され得る。格納されるフィールドラインの一部を共有することで、メモリ帯域幅およびメモリ容量に関する要件が全体的に低減される。信号処理回路はマルチフィールドライン処理を実行することができるとしてもよい。複数のフィールドセグメントのためのフィールドラインを格納するべくフィールドラインバッファ群を設けるとしてもよい。フィールドラインバッファ群は、信号処理回路の対応する入力にデータを与えるとしてもよい。ストレージをさらに低減するべく、フィールドラインバッファのうちの一部もまた、信号処理回路間で共有されるとしてもよい。

ビデオデコーダの出力、またはシステムの別の構成要素によって提供される別のビデオ信号群は、スケーリングが異なるビデオ信号を生成するべく１以上のスケーラに与えられ得る。スケーラは、メモリの前、メモリの後、またはメモリアクセスが所望でない場合にはメモリの前または後（つまり、メモリの間）のさまざまなスロットに配置され得る。ビデオ信号がアップスケールされる場合は、メモリに格納されるデータ量を減らすべくスケーラはメモリの後に配置され得る。ビデオ信号がダウンスケールされる場合には、メモリに格納されるデータ量を減らすべくスケーラはメモリの前に配置され得る。これに代えて、１つのスケーラをメモリの前に配置するように構成し、別のスケーラをメモリの後に配置するように構成するとしてもよい。このようにすることで、メモリに格納されるデータ量およびメモリ帯域幅を減らしつつスケーリングが異なる（つまり、一方はアップスケールされ、他方はダウンスケールされるとしてもよい）２つのビデオ信号を供給する。

ビデオデコーダの出力、またはシステムの別の構成要素によって提供される別のビデオ信号群は、１以上のフレームレート変換部に与えられ得る。ブランクタイムオプティマイザ（ＢＴＯ）は第１のクロックレートでビデオ信号のフレームのフィールドラインに関するデータを受信し得る。ＢＴＯは、フレームの次のフィールドラインが受信されるまでに利用可能な最大時間を決定し得る。この決定結果に基づいて、ＢＴＯは第２のクロックレートでメモリに対してフレームのフィールドラインを送受信し得る。メモリアクセスに用いられる第２のクロックレートは、第１のクロックレートよりも大幅に遅くてもよい。このため、メモリ帯域幅が低減され、フィールドライン間の利用可能時間がより短い別のビデオ信号はメモリにより高速にアクセスできるようになる。つまり、ＢＴＯは基本的に複数のメモリクライアント（つまりメモリアクセスが必要な構成要素）からのメモリアクセスを、メモリ帯域幅を効率よく利用できるようなやり方で、分散する。

ＢＴＯのビデオ信号出力、またはシステムの別の構成要素によって提供される別のビデオ信号群は、さらに処理を行うべくオーバレイエンジンに与えられ得る。オーバレイエンジンでは、２つ以上のビデオ信号がオーバレイされてカラーマネジメントユニット（ＣＭＵ）に与えられるとしてもよい。ＣＭＵは、オーバレイされたビデオ信号を受信して、分割してオーバレイされたビデオ信号を処理し得る。オーバレイされたビデオ信号の一部が第１のビデオ信号と対応する旨が示されると、ＣＭＵは第１のビデオ信号部分に対応するパラメータを用いてビデオ信号部分を処理して、出力を供給するとしてもよい。これに代えて、オーバレイされたビデオ信号の一部が第２のビデオ信号と対応する旨が示されると、ＣＭＵは第２のビデオ信号部分に対応するパラメータを用いてビデオ信号部分を処理して、出力を供給するとしてもよい。オーバレイエンジンのマルチプレーン（Ｍプレーン）オーバレイ回路は、２つ以上のビデオ信号を受信して、オーバレイ信号を提供するとしてもよい。受信する２つ以上のビデオ信号のうちの１つはＣＭＵから与えられるとしてもよい。ビデオ信号は優先度指名子を含むとしてもよく、オーバレイ回路は優先度指名子に基づいて信号をオーバレイするとしてもよい。

オーバレイエンジンの出力、またはプログレッシブ型のシステムの別の構成要素によって供給される別のビデオ信号群は、主要出力ステージおよび／または補助出力ステージに与えられ得る。これに代えて、ビデオ信号はオーバレイエンジンを迂回して主要出力ステージおよび／または補助出力ステージに与えられ得る。主要出力ステージおよび／または補助出力ステージでは、ビデオ信号に対して、フォーマット変換、または例えば表示デバイスおよび記録デバイスなどの主要デバイスおよび／または補助デバイスの要件を満たすための処理が施されるとしてもよい。

本発明の目的および利点は、上述したものもそれ以外のものも、添付図面と共に以下の詳細な説明を考慮することによって明らかになるであろう。添付図面では、全図を通して同様の部分には同様の参照符号を振っている。添付図面は以下の通りである。

同一スクリーンのさまざまな部分に表示されている２つのチャネルの例を示す図である。 同一スクリーンのさまざまな部分に表示されている２つのチャネルの例を示す図である。

ＰＩＰ表示を生成する様子を示す図である。

通常のビデオプロセッサにおけるノイズリデューサおよびデインターレーサのオフチップメモリアクセス動作を示す図である。

本発明の原理に従ったテレビ表示システムを示す図である。

本発明の原理に従ったデュアルビデオプロセッサのオンボードビデオ処理部の機能を詳細に説明するための図である。

本発明の原理に従ったクロック生成システムを示す図である。

本発明の原理に従った３つのビデオ信号生成モードを示す図である。 本発明の原理に従った３つのビデオ信号生成モードを示す図である。 本発明の原理に従った３つのビデオ信号生成モードを示す図である。

本発明の原理に従った３つのビデオ信号を生成するために２つのデコーダを利用する実施例を示す図である。

本発明の原理に従った２つのビデオ信号の２つの部分を時分割多重化するタイムチャートの一例を示す図である。

本発明の原理に従ったデュアルビデオプロセッサのフロントエンドビデオパイプラインの機能を詳細に説明するための図である。

本発明の原理に従ったノイズリデューサおよびデインターレーサのオフチップメモリアクセス動作を示す図である。

本発明の原理に従ったノイズリデューサおよびデインターレーサのオフチップメモリアクセス動作のタイムチャートの一例を示す図である。

本発明の原理に従ったマルチフィールドライン処理を説明するための図である。

本発明の原理に従ったフレームレート変換およびスケーリングの実行を詳細に説明するための図である。

本発明の原理に従ったスケーラ位置決めモジュールを示す図である。

本発明の原理に従ったＢＴＯマルチプレクサの動作の一例を示す図である。

本発明の原理に従ったデュアルビデオプロセッサの色処理チャネルブレンディング（ＣＰＣＢ）ビデオパイプラインを詳細に説明するための図である。

本発明の原理に従ったオーバレイエンジンを詳細に説明するための図である。

本発明の原理に従ったカラーマネジメントユニットを詳細に説明するための図である。

本発明の原理に従ったデュアルビデオプロセッサのバックエンドビデオパイプラインを詳細に説明するための図である。

本発明は、１以上の高品質出力信号を生成するべく１以上のチャネルの複数のビデオパイプラインステージのさまざまな箇所でメモリおよびその他の処理リソースを共有し、メモリアクセス帯域幅を低減するための方法および装置に関する。

図４は、本発明の原理に従ったテレビ表示システムを示す図である。図４に示すテレビ表示システムは、テレビ放送信号２０２、デュアルチューナ４１０、ＭＰＥＧコーデック２３０、オフチップストレージ２４０、オフチップメモリ３００、デュアルビデオプロセッサ４００、メモリインターフェース５３０、および少なくとも１つの外部構成要素２７０を備えるとしてもよい。デュアルチューナ４１０は、テレビ放送信号２０２を受信して第１のビデオ信号４１２および第２のビデオ信号４１４を生成するとしてもよい。ビデオ信号４１２および４１４は、続いてデュアルデコーダ４２０に与えられ得る。デュアルデコーダ４２０は、図４では、デュアルビデオプロセッサ４００の内部に含まれているが、これに代えてビデオプロセッサ４００の外部に設けられるとしてもよい。デュアルデコーダ４２０は、第１のビデオ信号および第２のビデオ信号４１２および４１４に対してデコーダ２２０（図２を参照のこと）と同様の機能を実行するとしてもよい。デュアルデコーダ４２０は少なくとも１つのマルチプレクサ４２４および２つのデコーダ４２２を有するとしてもよい。これに代わる別の配置によると、１つのマルチプレクサ４２４および１つまたは２つのデコーダ４２２はデュアルデコーダ４２０に対して外部にあるとしてもよい。デコーダ４２２はデコードされたビデオ信号出力４２６および４２８を供給する。デコーダ４２２はＭＰＥＧデコーダとは異なるＮＴＳＣ／ＰＡＬ／ＳＥＣＡＭデコーダのうちいずれであってもよい、と理解されたい。デコーダ４２２に対する入力は、デジタルＣＶＢＳビデオ信号、Ｓ−Ｖｉｄｅｏビデオ信号、またはコンポーネントビデオ信号であってよく、デコーダ４２２の出力は、Ｙ−Ｃｂ−Ｃｒデータ信号のようなデジタル標準画質信号であってもよい。デュアルデコーダ４２０の動作については、図７乃至図１０を参照しつつより詳細に説明する。

マルチプレクサ４２４は、２つのビデオ信号４１２および４１４または任意の数の入力ビデオ信号のうち少なくとも１つを選択するべく利用され得る。選択された少なくとも１つのビデオ信号４２５は続いてデコーダ４２２に与えられる。選択された少なくとも１つのビデオ信号４２５は、図面を過度に複雑化することを避けるべく単一のビデオ信号として図示されているが、ビデオ信号４２５はデコーダ４２２の任意の数の入力に与えられ得る任意の数のビデオ信号を表すものと理解されたい。例えば、マルチプレクサ４２４は５つの入力ビデオ信号を受信して、５つの入力ビデオ信号のうち２つを２つの異なるデコーダ４２２に与えるとしてもよい。

図４に示す特定のビデオ信号処理構成によれば、デュアルビデオプロセッサ４００に設けられる内部デュアルデコーダ４２０が利用され得るので、外部デコーダを利用するコストが削減される。外部デコーダは、タイムシフトアプリケーションでは必要とされ得る。例えば、デュアルデコーダ４２０の出力４２６および４２８のうち１つは、ビデオ信号のインターレースに先立ってビデオ信号を標準フォーマットに適切にエンコードするべく、６５６エンコーダ４４０に与えられるとしてもよい。６５６エンコーダ４４０はより早いクロック周波数で処理を行うことを目的としてデータサイズを小さくするべく利用され得る。例えば一部の実施形態によると、６５６エンコーダ４４０は、倍の周波数で処理するべく、１６ビットのデータ信号、水平同期（ｈ−ｓｙｎｃ）信号および垂直同期（ｖ−ｓｙｎｃ）信号を８ビットに減らすとしてもよい。これは、ＳＤビデオデコーダおよびＮＴＳＣ／ＰＡＬ／ＳＥＣＡＭデコーダとＭＰＥＧエンコーダとの間をインターフェースする場合には標準であってもよい。エンコードされたビデオ信号４１３はその後、タイムシフトされたビデオ信号を生成するべく、例えばビデオプロセッサのポートを介して、外部のＭＰＥＧコーデック２３０に与えられ得る。別のポートである、デュアルビデオプロセッサ４００のフレキシポート（Ｆｌｅｘｉｐｏｒｔ）４５０はＭＰＥＧコーデック２３０からのタイムシフトされたビデオ信号を受信するべく利用され得る。これは、ビデオプロセッサの外部でデジタルビデオ信号の一部を処理することで、ビデオプロセッサが複雑にならないようにする上で望ましいとしてもよい。さらに、ＭＰＥＧコーデック２３０が実行するタイムシフトは、不揮発性大量ストレージデバイスを用いた圧縮、伸長、インターレースを含む処理を必要とし、これらの処理はすべてビデオプロセッサの機能を超えているとしてもよい。

他のビデオ信号もまた、デュアルビデオプロセッサ４００を用いて生成されるとしてもよい。例を挙げると、少なくとも１つの外部構成要素２７０で利用されるか、そうでなければ外部構成要素に与えられ得る、カーソル、オンスクリーン表示、またはビデオ放送信号２０２以外のさまざまな形式の表示がある。例えば、デュアルビデオプロセッサ４００はこの目的のためにグラフィクスポート４６０またはパターン生成器４７０を含み得る。

デコードされたビデオ信号は、ほかのさまざまなビデオ信号、グラフィクス生成器４６０、またはパターン生成器４７０と同様に、セレクタ４８０に与えられるとしてもよい。セレクタ４８０は、これらのビデオ信号のうち少なくとも１つを選択して選択された信号をオンボードビデオ処理部４９０に与える。ビデオ信号４８２および４８４は、セレクタ４８０からオンボードビデオ処理部４９０に供給され得る２つの信号の例である。

オンボードビデオ処理部４９０は、デインターレース、スケーリング、フレームレート変換、ならびにチャネルブレンディングおよびカラーマネジメントなどの任意の適切なビデオ処理機能を実行するとしてもよい。デュアルビデオプロセッサ４００における処理リソースはいずれも、メモリインターフェース５３０を介してオフチップメモリ３００（ＳＤＲＡＭ、ＲＡＭＢＵＳまたは他の任意の種類の揮発性ストレージであってよい）との間でデータの送受信を行い得る。これらの機能はそれぞれ、図５を参照しつつより詳細に説明する。

最終的に、デュアルビデオプロセッサ４００は１以上のビデオ出力信号４９２を出力する。ビデオ出力信号４９２は、表示、格納、更なる処理、またはそれ以外の適切な利用のために、１以上の外部構成要素２７０に供給され得る。例えば、１つのビデオ出力信号４９２はハイビジョンテレビ（ＨＤＴＶ）の解像度をサポートする主要出力信号である一方、第２のビデオ出力信号４９２は標準画質テレビ（ＳＤＴＶ）の解像度をサポートする補助出力であってもよい。主要出力信号はデジタルテレビまたはプロジェクタなどの高性能外部構成要素２７０を駆動するべく利用され得る一方、補助出力は標準画質（ＤＶＤ）ビデオレコーダ、標準画質テレビ（ＳＤＴＶ）、標準画質プレビュー表示、または他の適切な任意のビデオアプリケーションに利用される。このため、補助出力信号によってユーザはＨＤＴＶプログラムを任意の適切なＳＤＴＶ媒体（例えばＤＶＤ）に録画できるようになると同時に、ユーザは当該プログラムをＨＤＴＶディスプレイ上で同時に視聴できるとしてもよい。

図５は、デュアルビデオプロセッサ４００のオンボードビデオ処理部４９０の機能を非常に詳細に示す図である。オンボードビデオ処理部４９０は、入力信号コンフィギュレーション５１０、メモリインターフェース５３０、コンフィギュレーションインターフェース５２０、フロントエンドパイプライン部５４０、フレームレート変換（ＦＲＣ）／スケーリングパイプライン部５５０、色処理／チャネルブレンディングパイプライン部５６０およびバックエンドパイプライン部５７０を備えるとしてもよい。

コンフィギュレーションインターフェース５２０は、例えばＩ２Ｃインターフェースを介して、プロセッサなどの外部構成要素から制御情報５２２を受信し得る。コンフィギュレーションインターフェース５２２は、入力信号コンフィギュレーション５１０、フロントエンド５４０、フレームレート変換５５０、カラープロセッサ５６０、バックエンドパイプライン部５７０、およびメモリインターフェース５３０を構成するべく利用され得る。入力信号コンフィギュレーション５１０は、入力５０２でビデオ信号（ＨＤＴＶ信号、ＳＤＴＶ信号、またはその他の任意の適切なデジタルビデオ信号等）を受信すると共に選択されたビデオ信号４８２および４８４（図４を参照のこと）を受信するべく、デュアルビデオプロセッサ４００の外部入力に接合され得る。入力信号コンフィギュレーション５１０は、受信したビデオ信号（例えば、信号４８２、４８４および５０２）のうち少なくとも１つの信号を、ビデオソースストリーム５１２としてフロントエンド５４０に供給するべく構成され得る。

このような構成によると、オンボードビデオ処理部４９０に与えられるこれらの入力のうちの１つがさまざまに選択され、オンボードビデオ処理パイプラインを用いて異なるタイミングで処理され得る。例えば、一実施形態によると、デュアルビデオプロセッサ４００は８つの入力ポートを含み得る。ポートの例を挙げると、２つの１６ビットＨＤＴＶ信号ポート、１つの２０ビットＨＤＴＶ信号ポート、３つの８ビットＳＤＴＶビデオ信号ポート（ＣＣＩＲ６５６フォーマットであってもよい）、２４ビットグラフィクスポートが１つ、および１６ビット外部オンスクリーン表示ポートが１つであってもよい。

フロントエンド５４０は、利用可能な入力のうち少なくとも１つのビデオ信号ストリーム５１２（つまり、チャネル）を選択し、選択されたビデオ信号ストリームを１以上のビデオ処理パイプラインステージに沿って処理するとしてもよい。フロントエンド５４０は、処理されたビデオ信号ストリームを、１以上のパイプラインステージからフレームレート変換／スケーリングパイプラインステージ５５０に与えるとしてもよい。一部の実施形態によると、フロントエンド５４０は３つのビデオ処理パイプラインステージを含み、３つの個別の出力をＦＲＣ／スケーリングパイプラインステージ５５０に与えるとしてもよい。ＦＲＣ／スケーリングパイプラインステージ５５０では、１以上の処理チャネルがあるとしてもよい。例えば、第１のチャネルは主スケーラ／フレームレート変換部を含み、第２のチャネルは別のスケーラ／フレームレート変換部を含み、第３のチャネルはより低コストなスケーラを含むとしてもよい。これらのスケーラは、互いに独立しているとしてもよい。例えば、１つのスケーラが入力画像を拡大する一方、別のスケーラは入力画像を縮小するとしてもよい。どちらのスケーラも４４４ピクセル（ＲＧＢ／ＹＵＢ２４ビット）または４２２ピクセル（ＹＣ１６ビット）を処理可能としてもよい。

色処理／チャネルブレンディングパイプライン部５６０はカラーマネジメント機能を提供するとしてもよい。この機能は、カラーリマッピング、輝度、コントラスト、色相および彩度の向上、ガンマ補正、ならびにピクセルバリデーション（ｖａｌｉｄａｔｉｏｎ）を含むとしてもよい。さらに、色処理／チャネルブレンディングパイプライン部５６０は、ビデオブレンディング機能、異なるチャネルのオーバレイ、もしくはブレンディングされた２つのビデオチャネルと第３のチャネルとのブレンディングまたはオーバレイを実現するとしてもよい。

バックエンドパイプラインステージ５７０は、データフォーマット化、符号付き／符号無し数字変換、サチュレーションロジック、クロック遅延、またはデュアルビデオプロセッサ４００から以上のチャネルを出力する前に行う必要があり得る任意の適切な最終信号処理を実行するとしてもよい。

さまざまなパイプラインステージセグメントはそれぞれ、メモリインターフェース５３０を介してオフチップメモリ３００との間でデータを送受信するとしてもよい。メモリインターフェース５３０は少なくともメモリコントローラとメモリインターフェースとを含み得る。メモリコントローラはメモリがサポートする最大速度で動作するとしてもよい。一実施形態によると、データバスは３２ビットで２００ＭＨｚの周波数で動作するとしてもよい。このバスのスループットは１秒当たり１２．８ギガビットに略近いとしてもよい。メモリインターフェース５３０を利用する各機能ブロック（つまり、メモリクライアント）は、バースト動作モードでメモリをアドレッシングするとしてもよい。さまざまなメモリクライアントの調停は、ラウンドロビン方式で行うとしてもよいし、それ以外の任意の適切な調停方式に従って行うとしてもよい。さまざまなパイプラインセグメントは図１２、図１９、図２０、図２１および図２２を参照しつつより詳細に説明する。

デュアルビデオプロセッサ４００におけるさまざまな構成要素およびパイプラインステージには、異なるクロッキング機構またはクロック周波数が必要だとしてもよい。図６は、この目的を達成するべくさまざまなクロック信号を生成するクロック生成システム６００を示す図である。クロック生成システム６００は少なくとも、クリスタルオシレータ６１０、汎用アナログ位相ロックループ回路６２０、デジタル位相ロックループ回路６４０ａ―６４０ｎおよびメモリアナログ位相ロックループ回路６３０を備える。クリスタルオシレータ６１０の出力６１２は、汎用位相ロックループ６２０、メモリ位相ロックループ６３０、デュアルビデオプロセッサ４００の別の構成要素、またはプロセッサに対して外部にある任意の適切な構成要素に、必要に応じて接続され得る。

メモリアナログ位相ロックループ回路６３０は、メモリクロック信号６３２と、周波数が異なる複数の別のクロック信号６３６とを生成するべく利用され得る。複数のクロック信号６３６は、メモリデバイス（例えば、２００ＭＨｚのＤＤＲメモリ）または別のシステム構成要素を動作させるためのクロック信号６５２として利用されるべく、セレクタ６５０によって選択され得る。

汎用アナログ位相ロックループ回路６２０は、１以上のデジタル位相ロックループ（ＰＬＬ）回路６４０ａ―６４０ｎのベースクロックとして使用され得る２００ＭＨｚのクロックを生成するとしてもよい。デジタルＰＬＬ回路６４０ａ―６４０ｎは、周波数合成器として挙動する（つまり、ベースクロック周波数と有理数とを乗算する）オープンループモードで利用されるとしてもよい。これに変えて、デジタルＰＬＬ回路６４０ａ―６４０ｎは、各入力クロック信号６４２ａ―６４２ｎ（例えば、ビデオ同期入力）にロックすることによって周波数ロックを実現し得るクローズドループモードで利用されるとしてもよい。デジタルＰＬＬは、クローズドループモードでは、非常に遅いクロック信号に正確に周波数をロックさせることができる。例えば、ビデオ処理に関して言えば、垂直ビデオクロック信号（例えば、垂直同期信号）は５０から６０Ｈｚの範囲内であってもよい。さまざまなシステム構成要素は、さまざまなオープンループ信号またはクローズドループ信号を必要とし得る複数の異なる動作についてデジタルＰＬＬ回路６４０ａ―６４０ｎの出力６４４a―６４４ｎを用いるとしてもよい。出力６４０a―６４０ｎはそれぞれ、異なる周波数または同一周波数のクロック信号を提供することができると理解されたい。

例えば、デジタルＰＬＬ回路６４０ａ―６４０ｎが生成するクロック信号を利用し得る１つの構成要素は、デュアルデコーダ４２０（図４を参照のこと）であり、デュアルデコーダ４２０の動作は図７乃至図１０を参照しつつより詳細に説明される。デュアルデコーダ４２０は、複数のデコーダ４２２を備え得る（図４を参照のこと）。デコーダ４２２は、図７乃至図９を参照しつつ説明されるように、さまざまな動作モードで利用され得る。

図７乃至図９は、デコーダ４２２を用いてビデオ信号４２６および４２８を生成する３つの動作モードの一例を示す図である。これらの３つの動作モードは、例えば、コンポジットビデオ信号、ｓ−ビデオ信号およびコンポーネントビデオ信号を供給するとしてもよい。

これら３つの動作モードのうち第１のモードは、コンポジットビデオ信号を生成するために用いられ得るもので、図７に示されている。第１のデコーダモードは、ＤＣ再生部７２０、アナログデジタルコンバータ７３０およびデコーダ４２２を備えるとしてよく、これらはそれぞれデュアルデコーダ４２０に含まれているとしてもよい（図４を参照のこと）。ビデオ信号４２５（図４を参照のこと）は、デュアルチューナ４１０によって与えられ得るとしてもよいし、または別の構成ではマルチプレクサ４２４によって与えられ得るもので、ＤＣ再生部７２０に供給される。ＤＣ再生部７２０は、ＡＣ接合信号であり得るビデオ信号４２５がＤＣ基準を失ってしまって輝度などのビデオ特徴情報を保持するために周期的にリセットされなければならない場合に利用されるとしてもよい。ＤＣ再生部７２０からのビデオ信号は、アナログデジタルコンバータ７３０によってデジタル化され、デコーダ４２２に与えられる。

第１のモードにおいて、デコーダ４２２は単一のアナログデジタルコンバータからのデジタル化されたビデオ信号７３２を用いてコンポジットビデオ信号を生成するとしてもよい。アナログデジタルコンバータ７３０およびデコーダ４２２は、デジタルクロック信号６４４ａ―６４４ｎ（図６を参照のこと）を受信することによって動作するとしてもよい。デジタルクロック信号６４４ａ―６４４ｎは、例えば、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９または３０ＭＨｚであってもよい。さらに、デコーダ４２２は出力フィードバック信号４２７を用いてＤＣ再生部７２０の動作を制御し得る。出力フィードバック信号４２７は、例えば、２ビットの制御信号であってよく、アナログデジタルコンバータ７３０に与えられるビデオ信号へのＤＣ出力を増加または減少させるようＤＣ再生部７２０に指示する。

上記３つのモードのうち第２のモードは、ｓ−ビデオ信号を生成するべく用いられるとしてよく、図８に示されている。第２のデコーダモードは、第１のモードで説明したものをすべて備えると共にさらに第２のアナログデジタルコンバータ８２０を備えるとしてもよい。ビデオ信号４２５（図４を参照のこと）は、第１の部分８１２と第２の部分８１０とに分割され得る。マルチプレクサ４２４から与えられ得るビデオ信号４２５（図４を参照のこと）の信号の第１の部分８１２はＤＣ再生部７２０に与えられ、ビデオ信号４２５（図４を参照のこと）の信号の第２の部分８１０は第２のデジタルアナログコンバータ８２０に入力され得る。ＤＣ再生部７２０から出力されるビデオ信号４２５の第１の部分８１２は、第２のアナログデジタルコンバータ７３０によってデジタル化されてデコーダ４２２に与えられる。また、ビデオ信号４２５の第２の部分８１０もまた、アナログデジタルコンバータ８２０からデコーダ４２２に与えられる。ｓ−ビデオ信号はさまざまなデバイス（例えば、ＶＣＲ、ＤＶＤプレーヤ等）に接続するべく２ワイヤのアナログポートを必要とする。

この第２のモードにおいてデコーダ４２２は、２つのアナログデジタルコンバータ７３０および８２０から出力されるデジタル化されたビデオ信号７３２および８３２を用いてｓ−ビデオ信号を生成するとしてもよい。アナログデジタルコンバータ７３０および８２０ならびにデコーダ４２２は、デジタルクロック信号６４４ａ―６４４ｎ（図６を参照のこと）を受信することによって動作するとしてもよい。デジタルクロック信号６４４ａ―６４４ｎは、例えば、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９または３０ＭＨｚであってもよい。一部の実施形態によると、ビデオ信号の第１の部分８１２はビデオ信号４２５のＹチャネルであってよく、ビデオ信号４２５の第２の部分８１０はビデオ信号の色チャネルであってよい。

上記の３つのモードのうち第３のモードは、コンポーネントビデオ信号を生成するべく用いられるとしてもよく、図９に図示される。第３のデコーダモードは、第２のモードで説明したものをすべて備えるとともに、さらに第２および第３のＤＣ再生部９３０および９２０とマルチプレクサ９４０とを備えるとしてもよい。ビデオ信号４２５は、第１の部分９１４、第２の部分９１０および第３の部分９１２に分割されるとしてもよい。マルチプレクサ４２４から与えられ得るビデオ信号４２５（図４を参照のこと）の第１の部分９１４はＤＣ再生部７２０に与えられるとしてもよく、ビデオ信号４２５（図４を参照のこと）の信号の第２の部分９１０はＤＣ再生部９３０に与えられるとしてもよく、ビデオ信号４２５（図４を参照のこと）の信号の第３の部分９１２はＤＣ再生部９２０に与えられるとしてもよい。コンポーネントビデオ信号はさまざまなデバイス（例えば、ＶＣＲ、ＤＶＤプレーヤ等）に接続されるべく３ワイヤのアナログポートを必要とする。

ＤＣ再生部７２０から出力されるビデオ信号４２５の第１の部分９１４は、アナログデジタルコンバータ７３０によってデジタル化されてデコーダ４２２に与えられる。ＤＣ再生部９３０および９２０から出力されるビデオ信号４２５の第２の部分９１０および第３の部分９１２は、アナログデジタルコンバータ８２０によって選択的に（例えば、マルチプレクサ９４０を用いて選択されて）デジタル化されてデコーダ４２２に与えられる。マルチプレクサ９４０は、アナログデジタルコンバータ８２０を介してビデオ信号４２５の第２の部分９１０および第３の部分９１２を時分割多重するべく、デコーダ４２２から制御信号４２９を受信するとしてもよい。

第３のモードにおいて、一部の実施形態によると、デコーダ４２２は２つのアナログデジタルコンバータ７３０および８２０から出力されるデジタル化されたビデオ信号７３２および８３２を利用してコンポーネントビデオ信号を生成するとしてもよい。アナログデジタルコンバータ７３０および８２０ならびにデコーダ４２２は、デジタルクロック信号６４４ａ―６４４ｎ（図６を参照のこと）を受信することによって動作するとしてもよい。デジタルクロック信号６４４ａ―６４４ｎは、例えば、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９または３０ＭＨｚであってもよい。さらにデコーダ４２２は、出力フィードバック信号４２７を用いてＤＣ再生部７２０、９３０および９２０の動作を制御するとしてもよい。一部の実施形態によると、ビデオ信号４２５の第１の部分９１４、第２の部分９１０および第３の部分９１２はそれぞれ、ビデオ信号４２５のＹチャネル、ＵチャネルおよびＶチャネルであってもよい。

ここで、さまざまな通常入手可能な種類のＤＣ再生部、デジタルアナログコンバータおよびビデオデコーダを用いて上述の機能を実行するとしてよく、説明を簡潔なものとするためにそれぞれの具体的な動作はここでは説明していないことを理解されたい。

図１０に示す一実施形態によると、３つのデコーダモードはすべて、デコーダ４２２を２つとアナログデジタルコンバータ７３０または８２０を３つとを用いて実現され得る。図１０に図示される配置によると、デュアルデコーダ４２０（図４を参照のこと）は少なくとも２つのビデオ信号４２６および４２８（つまり、各デコーダから１つのビデオ信号）を略同時に提供できるようになるとしてもよい。これら２つの信号は上記の３つのモードのうち任意の２つに対応し得る。

図１０は、２つのコンポジットビデオ信号、１つのコンポジットビデオ信号および１つのｓ−ビデオ信号、１つのコンポジットビデオ信号および１つのコンポーネントビデオ信号、または２つのｓ−ビデオ信号のうちいずれかを生成するべく２つのデコーダを利用する実施例を示す図である。図１０に示す実施例は、マルチプレクサ群１０２０、１０２２、１０２３、１０２５、１０２１、１０２４、１０２６、１０２７および１０２８、３つのアナログデジタルコンバータ７３０、８２０および１０１０、４つのＤＣ再生部７２０、７２１、９３０および９２０、デマルチプレクサ１０４０、および２つのデコーダ４２２ａおよび４２２ｂを備える。

図１０に示す実施例は、２つのコンポジットビデオ信号を生成するべく利用される場合には、以下のように動作し得る。第１のビデオ信号４２５ａはマルチプレクサ１０２０の第１の入力に接続され、第２のビデオ信号９１４はマルチプレクサ１０２４の第２の入力に接続され得る。マルチプレクサ１０２０の第１の入力が選択されて、マルチプレクサ１０２１の第４の入力に出力され、ＤＣ再生部７２０へ入力され得る。マルチプレクサ１０２４の第２の入力が選択され、ＤＣ再生部７２１へと出力され得る。この実施例の残りの部分の動作は、コンポジットビデオ信号が生成される図７に関連して説明した実施例に類似している。例えば、ＤＣ再生部７２０および７２１、アナログデジタルコンバータ７３０および１０１０、ならびにデコーダ４２２ａおよび４２２ｂは図７を参照しつつ説明したコンポジットビデオ信号を生成する場合と同様の方法で動作する。

図１０に示す実施例を用いて１つのコンポジットビデオ信号と１つのｓ−ビデオ信号を生成する方法または１つのコンポジットビデオ信号と１つのコンポーネントビデオ信号を生成する方法は、上述した２つのコンポジットビデオ信号を生成する場合と同様の方法で実行される。例えば、ｓ−ビデオ信号を生成するべく用いられるビデオ信号４２５の第１のビデオ信号部分８１２および第２のビデオ信号部分８１０はマルチプレクサ１０２２および１０２６に与えられる。マルチプレクサ１０２２および１０２６の出力は、アナログデジタルコンバータ７３０および８２０が処理するビデオ信号を選択するマルチプレクサ１０２１および１０２７に与えられる。同様に、マルチプレクサ１０２４はアナログデジタルコンバータ１０１０が処理するビデオ信号を選択する。さまざまな動作モードにおいてマルチプレクサの入力をどのように選択するかは以下に示す表１により詳細に説明される。

図１０に示す実施例によれば、２つのｓ−ビデオ信号４２６および４２８を生成することも可能となる。この機能を実現するためには、第１の周波数および第１の位相（例えば、２０ＭＨｚ）で動作する第１のクロック信号６４４ａがアナログデジタルコンバータ７３０およびデコーダ４２２ａに与えられる。第２の周波数で動作し且つ位相が第１のクロック信号と１８０度ずれている（例えば、２０ＭＨｚで１８０度位相がずれている）第２のクロック信号６４４ｂがアナログデジタルコンバータ１０１０およびデコーダ４２２ｂに与えられ得る。第１のクロック信号の周波数の略２倍の第３の周波数を持ち（例えば、４０ＭＨｚ）且つ第１のクロック信号と同じ位相の第３のクロック信号６４４ｃがアナログデジタルコンバータ８２０に与えられ得る。クロック信号６４４ｂは、クロック信号６４４ｂとマルチプレクサ１０２６および１０２７とを選択的に接続するべくマルチプレクサ１０３０に与えられる。マルチプレクサ１０２６および１０２７の選択された入力にクロック信号を接続することによって、アナログデジタルコンバータ８２０へのビデオ信号入力８１０ａ−８１０ｃに時分割多重を行うことができるようになる。クロック信号６４４ａは時分割されたビデオ信号を逆多重化するべくデマルチプレクサ１０４０に接続される。時分割多重動作は図１１を参照してより明確に説明する。

図１１は、２つのビデオ信号４２５の２つの第２の部分８１０を時分割多重する場合のタイムチャートの一例を示す図である。時分割多重動作を行うことによって、第４のアナログデジタルコンバータを設ける必要がなくなり得るので、デュアルビデオプロセッサ４００の総コストが低減される。図１１に示すタイムチャートには、第１のクロック信号６４４ａ、第２のクロック信号６４４ｂおよび第３のクロック信号６４４ｃにそれぞれ対応する３つのクロック信号と、３つのアナログデジタルコンバータ７３０、１０１０および８２０の出力とが含まれる。当該タイムチャートで示すように、クロック１およびクロック２の周波数はクロック３の周波数の半分であり、クロック１およびクロック２はクロック３の立下りエッジで変化する。

同図から分かるように、Ｔ１とＴ４との間の期間において、クロック６４４ａ（クロック１）の１周期が完全に完了して、第１のビデオ信号（Ｓ０）の第１の部分８１２ａ−８１２ｃに対応するアナログデジタルコンバータ７３０（ＡＤＣ１）の出力がデコーダ４２２ａによる処理に利用可能である。期間Ｔ２の始まりに位置するクロック３の立ち上がりエッジでは、アナログデジタルコンバータ８２０（ＡＤＣ３）は第２のビデオ信号（Ｓ１）の第２の部分８１０ａ−８１０ｃを処理し始めて、期間Ｔ３の終わりで処理を完了する。

期間Ｔ３の始まりにおいて、アナログデジタルコンバータ８２０（ＡＤＣ２）はビデオ信号Ｓ１の第１の部分８１０ａ−８１０ｃを処理し始めて、期間Ｔ６の終わりで処理を完了する。ビデオ信号Ｓ１の第１の部分８１０ａ−８１０ｃに対応するＡＤＣ２の出力は期間Ｔ６の終わりにおいてデコーダ４２２ｂによる処理に対して利用可能となる。期間Ｔ４の始まりに位置するクロック３の立ち上がりエッジにおいて、アナログデジタルコンバータ８２０（ＡＤＣ３）はビデオ信号Ｓ０の第２の部分８１０ａ−８１０ｃを処理し始めて期間Ｔ５の終わりにおいて処理を完了する。

このため、期間Ｔ６の終わりにおいては、２つのビデオ信号Ｓ０およびＳ１の２つの部分は３つのアナログデジタルコンバータのみを用いて処理を完了している。

期間Ｔ５と期間Ｔ６との間のクロック３の立ち上がりエッジにおいては、デマルチプレクサ１０４０はビデオ信号Ｓ０の第２の部分８１０ａ−８１０ｃに対応するＡＤＣ３からの出力を、処理済みビデオ信号４２６を生成するべくデコーダ６４４ａに供給する。同時に、ビデオ信号Ｓ１の第２の部分８１２が、アナログデジタルコンバータ８２０（ＡＤＣ３）によって処理されるべく選択され、期間Ｔ７の終わりにおいて利用可能となる。

以上では、３つのアナログデジタルコンバータ７３０、１０１０および８２０を用いて２つのｓ−ビデオ信号４２６および４２８を生成する一実施形態を説明している。以下に示す表１は、コンポジットビデオ信号（ｃｓｔ）、コンポーネントビデオ信号（ｃｍｐ）およびｓ−ビデオ信号（ｓｖｉｄ）のさまざまな組み合わせを生成するべく、対応するマルチプレクサに与えられ得る選択信号のさまざまな例を要約している。

デュアルデコーダ４２０はまた、ビデオカセットレコーダ（ＶＣＲ）から受信され得る不安定なアナログ信号またはデジタル信号に対応するとしてもよい。ＶＣＲにおいて不安定な信号が生成され得るのは、早送り、巻き戻しまたは一時停止などのさまざまな動作モードが原因である。デュアルデコーダ４２０は、このような種類の信号を処理して、上記のような状況でも品質の良い出力信号を提供することができるとしてもよい。

不安定なビデオ信号の原因は、ＶＣＲが生成する不安定な同期信号である場合がある。不安定な同期信号を処理する適切な方法の１つとして、不安定なビデオ信号をバッファリングすることが挙げられ得る。例えば、先入れ先出し（ＦＩＦＯ）バッファがデコーダの出力に近接して配置されるとしてもよい。まず、デコーダの出力データは基準として不安定な同期信号を用いてＦＩＦＯバッファに書き込まれるとしてもよい。同期信号およびクロックはデコーダ内の論理ブロックから再生成または再形成され、そのような動作モードの場合にＦＩＦＯバッファからデータを読み出すべく利用されるとしてもよい。このようにすることで、不安定なビデオ信号は安定した同期信号によって出力され得る。これ以外のすべての場合または動作モードでは、ＦＩＦＯバッファは迂回されて、出力はＦＩＦＯへの入力と同一であるとしてもよい。

これに代えて、オフチップメモリにおいてＦＩＦＯバッファを実現することで不安定な同期信号を適切に処理させ得るとしてもよい。例えば、不安定な同期信号が検出されると、デコーダは２次元モードに入り、オフチップメモリの使用を減らすとしてもよい。通常は３次元処理に利用されるオフチップメモリ３００の大部分は、解放状態となり、上述したＦＩＦＯバッファを実現するべく利用され得る（つまり、少なくとも１つのフルデータベクトルの等価物が解放されたメモリスペースとして利用可能である）。また、オフチップメモリ内のＦＩＦＯバッファは、完全な１フレームのピクセルを格納することができるので、書き込みレートと読み出しレートが一致しない場合でも、出力においてフレームは繰り返されたり間引きされたりする。特定のフレームまたはフレーム内のフィールドを繰り返したり、または間引きすることで、システムは十分に品質の良いピクチャを表示することができるようになる。

図１２は、ビデオパイプライン内のフロントエンド５４０の機能の一例をより詳細に説明するための図である。具体的には、チャネルセレクタ１２１２は複数のビデオソースストリーム５１２から４つのチャネルを選択するように構成され得る。この４つのチャネルはフロントエンド５４０内で４つのパイプラインステージで処理され得る。一部の実施形態によると、この４つのチャネルは、メインビデオチャネルと、ＰＩＰチャネルと、オンスクリーン表示（ＯＳＤ）チャネルと、データ計測または試験チャネルとを含むとしてもよい。

フロントエンド５４０は、これらのチャネルのうち任意のチャネルに対してさまざまなビデオ処理ステージ１２２０ａ、１２２０ｂ、１２３０および１２４０を実施し得る。一部の実施形態によると、これらのさまざまなチャネルは、処理能力を上げることを目的として、他のステージのうち任意のステージと１以上のリソースを共有するとしてもよい。ビデオ処理ステージ１２２０ａおよび１２２０ｂが提供し得る機能の例を幾つか挙げると、最高ピクチャ品質を実現するべく利用され得るノイズリダクションおよびデインターレースがある。ノイズリダクション機能およびデインターレース機能は、オフチップメモリ３００を共有するとしてもよく、このため、メモリは共有メモリステージ１２６０として示されるようになる。共有メモリステージ１２６０は、図１３および図１５を参照しつつより詳細に説明される。図面が不必要に複雑にならないように、共有メモリステージ１２６０はチャネル１に対応する処理ステージの一部として図１２に示されている。しかし、１以上の共有メモリステージ１２６０はフロントエンド５４０内のどのチャネルパイプラインの一部であってもよいと理解されたい。

ノイズリダクションを行うことによって、インパルスノイズ、ガウスノイズ（空間ノイズおよび時間ノイズ）、およびブロックノイズおよびモスキートノイズなどのＭＰＥＧアーチファクトを除去し得る。デインターレースは、動きがある場合にはエッジ適応型補間技術を用いて失われたラインを補間することによって、インターレースビデオからプログレッシブビデオを生成することを含み得る。これに代えて、デインターレース機能は動きに適応させて時間補間および空間補間の組み合わせを用いるとしてもよい。ノイズリデューサおよびデインターレーサは双方とも、３Ｄ領域で動作するとしてもよく、オフチップメモリにフレームの格納フィールドを要求するとしてもよい。このため、ノイズリデューサおよびデインターレーサはオフチップメモリにアクセスするべく利用され得るメモリインターフェース５３０に対してクライアントとして動作するとしてもよい。一部の実施形態によると、ノイズリデューサおよびデインターレーサは、共有メモリステージ１２６０が示すように、メモリスペースを最大限利用して且つ最も効率良くデータを処理するべくオフチップメモリを共有するとしてもよい。このプロセスは、図１３および図１５を参照しつつより詳細に説明される。

３つのビデオ処理ステージ１２２０ａ、１２２０ｂおよび１２３０はいずれも、ビデオ信号を所望の領域に変換するべくフォーマット変換を行うとしてもよい。例えば、この種の変換は入力ビデオ信号ストリームを６０１または７０９の色空間におけるＹＣ４：２：２フォーマットへと変換するべく用いられるとしてもよい。

フロントエンド５４０はまた、データ計測機能を実施するべく計測パイプライン１２４０を供給し得る。計測パイプライン１２４０は例えば、開始ピクセルおよび終了ピクセルならびにアクティブビデオのライン位置を特定するべく、または制御可能な位相サンプラ（ＡＤＣ）アップストリームがある場合には好ましいサンプリングクロック位相を特定するべく利用され得る。このような処理を実行することは、解像度、レターボックス、ピラーボックスなどの入力チャネルパラメータの自動検出に役立ち得る。また、このようなチャネルパラメータを検出することによって、検出されたパラメータを利用して、マイクロコントローラまたは任意のほかの適切な処理素子によってスケーリングおよびアスペクト比変換などの特徴を制御することができるようになるとしてもよい。フロントエンド５４０はまた、同期信号の損失、クロック信号の損失、または範囲外の同期信号またはクロック信号を検出するべく、４つのチャネル全てに対して同期ビデオ信号計測機能を実行するとしてもよい。これらの機能はまた、マイクロコントローラまたは任意のほかの適切な処理素子によって電力管理制御を実行するべく利用され得る。

フロントエンド５４０の終わりにおいて、ＦＩＦＯバッファ群１２５０ａ−１２５０ｃがビデオストリームをサンプリングしてサンプリングされたビデオ信号１２５２、１２５４および１２５６を得るとしてもよい。サンプリングされたビデオ信号１２５２、１２５４および１２５６は、フロントエンドパイプラインステージ５４０とフレームレート変換／スケーリングパイプラインステージ５５０（図５を参照のこと）との間で、選択されたチャネルのタイミングを再調整するべく利用され得る。

共有メモリステージ１２６０は図１３および図１５を参照しつつより詳細に説明する。具体的には、図１３に示すように、共有メモリステージ１２６０はノイズリデューサ３３０およびデインターレーサ３４０の機能を少なくとも含み得る。これらの機能は両方とも、高品質画像を生成するべくフレームの格納を必要とし得る時間に関する機能である。さまざまなメモリアクセスブロック（つまり、メモリクライアント）がオフチップメモリ３００を共有できるようにすることで、オフチップメモリ３００のサイズおよびオフチップメモリ３００とインターフェースするために必要な帯域幅を小さくし得る。

ノイズリデューサ３３０は３Ｄモードでインターレースされた入力の２つのフィールドに対して処理を実行し得る。ノイズリデューサ３３０が処理し得る２つのフィールドは、ライブフィールド１２６２とライブフィールド１２６２の２フィールド前のフィールド（つまり、先々行フィールド３３２または２回遅延されたノイズリダクションフィールド３３２）を含み得る。デインターレーサ３４０は３Ｄモードにおいて３つのインターレースされたフィールドに対して処理を実行し得る。これら３つのフィールドは、ライブフィールド１２６２と、先行フィールド１３３０（例えば、１回遅延されたフィールド）と、先々行フィールド３３２（例えば、２回遅延されたフィールド）とを含み得る。

図１３および図１４に示すように、フィールドバッファ１３１０および１３１２はノイズリデューサ３３０およびデインターレーサ３４０が共有するとしてもよい。ノイズリデューサ３３０は、オフチップメモリ３００のフィールドバッファ１３１０から先々行フィールド３３２を読み出して、ライブフィールド１２６２を用いて読み出したフィールドを処理してノイズリダクション済出力３２２を得るとしてもよい。ノイズリダクション済出力３２２はオフチップメモリ３００のフィールドバッファ１３１２に書き込まれるとしてもよい。デインターレーサ３４０は、オフチップメモリ３００のフィールドバッファ１３１２から先行フィールド１３３０を読み出して、フィールドバッファ１３１０から先々行フィールド３３２を読み出して、これらの読み出されたフィールドをライブフィールド１２６２またはノイズリダクション済出力３２２を用いて処理して、デインターレースビデオ１３２０を出力として得るとしてもよい。

例えば、図１４に示すように、ライブフィールド１２６２（フィールド１）は、第１の期間（つまり、Ｔ１）においてノイズリデューサ３３０に与えられてノイズ処理出力３２２が出力されるとしてもよい。ノイズリデューサ３３０がフィールド１の処理を完了した後または完了する前に（つまり、期間Ｔ２において）、ノイズリダクション済出力３２２（フィールド１）はノイズリデューサ３３０からデインターレーサ３４０に与えられるか、または（例えば、ノイズリダクションが必要ない場合には）ノイズリデューサ３３０を迂回して直接１２６２を介してデインターレーサ３４０に与えられるとしてもよい。どちらの場合でも、第２の期間（つまり、期間Ｔ２）では、ノイズリダクション済出力３２２（フィールド１）はノイズリデューサ３３０によってオフチップメモリ３００のフィールドバッファ１３１２に書き込まれるとしてもよい。

フィールドバッファ１３１２の出力１３３０（フィールド１）は、期間Ｔ２においてオフチップメモリ３００からデインターレーサ３４０によって読み出されるとしてもよい。この間、フレームの次のライブフィールド（フィールド２）が処理されている。フィールドバッファ１３１２は続いて、ノイズ処理出力３２２（フィールド２）に先行して処理されたノイズリダクション済出力（フィールド１）（つまり、ライブフィールドに先行するフィールドまたは１回遅延されたノイズリダクション済ライブフィールド）を供給する。

第３の期間（つまりＴ３）において、ライブフィールド１２６２で次のフィールド（フィールド２）の処理をノイズリデューサ３３０が完了した後で、または完了する前に、フィールドバッファ１３１２のライブフィールド１３３０の以前のものがフィールドバッファ１３１０に書き込まれるとしてもよい。次のノイズリダクション済出力３２２（フィールド２）はノイズリダクション済出力（フィールド１）の代わりにフィールドバッファ１３１２に書き込まれるとしてもよい。期間Ｔ３において、フィールドバッファ１３１２の内容はノイズリダクション済出力（フィールド２）（つまり、先行ライブフィールドまたは１回遅延されたノイズリダクション済ライブフィールド）で、フィールドバッファ１３１０の内容はノイズリダクション済出力（フィールド１）（つまり、先々行ライブフィールドまたは２回遅延されたノイズリダクション済ライブフィールド）である。

期間Ｔ３において、ノイズリデューサ３３０はライブフィールド１２６２（フィールド３）と先々行ライブフィールド３３２（フィールド１）に対して処理を実行する。同じ期間Ｔ３において、デインターレーサ３４０は、ライブフィールド１２６２（フィールド３）またはノイズリダクション済出力（フィールド３）、ライブフィールドに先行するライブフィールド１３３０（フィールド２）、および先行ライブフィールドに先行するライブフィールド３３２（フィールド２）に対して処理を実行し得る。このため、ノイズリデューサ３３０とデインターレーサ３４０との間でオフチップメモリ３００を共有することによって、利用するフィールドバッファロケーションの数は２つのみですむ。図３に示すように、同様の機能を実現するためには通常オフチップメモリ３００には４つのフィールドバッファロケーションが必要である。

メモリ内のフィールドバッファロケーションの数を小さくすることによって、同じ処理能力においてビデオ処理パイプラインが追加され得るとともに、メモリのストレージおよび帯域幅も大きくなる。このため、少なくとも２つのチャネルに対して高品質のビデオ処理が可能となる。さらに、上述した機能を実現するために利用されるのは１つの書き込みポートと２つの読み出しポートのみであるので、デュアルビデオプロセッサ４００とオフチップメモリ３００との間のデータ転送帯域幅が低減され得る。

一部のほかの実施形態によると、ノイズリデューサ３３０およびデインターレーサ３４０は各フレームの複数のフィールドラインに対して同時に処理を行うとしてもよい。図１５に示すように、これらのフィールドラインはそれぞれ、ライブフィールドラインバッファ１５２０、先行ライブフィールドラインバッファ１５３０および先々行ライブフィールドラインバッファ１５１０に格納され得る。ラインバッファ１５１０、１５２０および１５３０は、高効率および高速でデータの格納およびアクセスを行い得るデュアルビデオプロセッサ４００のストレージロケーションであってもよい。ストレージスペースの量をさらに減らすべく、ノイズリデューサ３３０およびデインターレーサ３４０の両方によって利用されるラインバッファ１５１０はノイズリデューサモジュールとデインターレーサモジュールとによって共有されてもよい。

図１５に示すように、ノイズリデューサ３３０とデインターレーサ３４０がライブフィールド１２６２を受け取ると、ライブフィールドをフィールドバッファ１３１２に格納するための図１３および図１４に関連して説明した動作に加えて、ライブフィールド１２６２はライブフィールドラインバッファ１５２０にも格納され得る。このため、ノイズリデューサ３３０およびデインターレーサ３４０は異なる時間間隔で受け取られた複数のライブフィールドラインに同時にアクセスすることができるようになる。同様に、フィールドバッファロケーション１３１０および１３１２に格納された内容は、対応するラインバッファ１５１０および１５３０に移されるとしてもよく、それぞれ、先行ライブフィールド（ライブフィールドに先行するノイズリダクション済出力）および先々行ライブフィールドライン（先行ライブフィールドに先行するノイズリダクション済出力）をバッファリングする。このようにすることで、ノイズリデューサ３３０およびデインターレーサ３４０は複数の先行ライブフィールドラインおよび複数の先々行ライブフィールドラインに同時にアクセスすることができるようになる。フィールドラインバッファを備えることによって、ノイズリデューサ３３０およびデインターレーサ３４０は複数のフィールドラインに対して同時に処理を行い得る。この結果、ノイズリデューサ３３０およびデインターレーサ３４０は、フィールドバッファロケーション１３１０に格納されている、先々行ライブフィールドへのアクセスを共有しているので、対応するフィールドラインバッファ１５１０に対するアクセスもまた共有し得る。この結果、デュアルビデオプロセッサ４００上で必要とされるストレージの量またはデュアルビデオプロセッサ４００に非常に近接しているストレージの量を小さくし得る。

図１５に示しているラインバッファは３つのみであるが、設けられ得るフィールドラインバッファの数はいくつであってもよいと理解されたい。具体的には、設けられるフィールドラインバッファの数はデュアルビデオプロセッサ４００上で利用可能なストレージスペースの量によって、および／またはノイズリデューサ３３０およびデインターレーサ３４０が同時に必要とし得るフィールドラインの数によって決まる。しかし、複数のフィールドラインの処理を支援するべく任意の数のノイズリダクション部およびデインターレース部を追加し得ることを理解されたい。

例えば、それぞれ同時に３つのライブフィールドラインを処理できるノイズリデューサ３３０を２つそしてデインターレーサ３４０を２つ設ける場合、８つのライブフィールドラインバッファ１５２０、６つの先行ライブフィールドラインバッファ１５３０、６つの先々行ライブフィールドラインバッファ１５１０を用いて複数のフィールドラインを処理するとしてもよい。ここで、各フィールドラインバッファの出力はノイズリデューサ部およびデインターレーサ部の対応する入力に接続される。実際には、必要な数のノイズリデューサおよびデインターレーサならびにオンチップスペースが利用可能であれば、１以上のフレームの内容がフィールドバッファに格納され得ると考えられている。

図１６は、フレームレート変換／スケーリングパイプライン５５０（図５を参照のこと）（ＦＲＣパイプライン）をより詳細に示す図である。ＦＲＣパイプライン５５０は少なくともスケーリングおよびフレームレート変換の機能を含み得る。具体的には、ＦＲＣパイプライン５５０はスケーリングに用いられるモジュールを少なくとも２つ含み得る。スケーリングに用いられる少なくとも２つのモジュールは、スケーラスロット１６３０、１６３２、１６３４および１６３６のうち２つに配置され得る。１つのスケーラは第１のチャネルに対してスケーリングを行い、１つのスケーラは第２のチャネルに対してスケーリングを行う。この配置の利点は図１７に基づく説明によってより明らかになる。スケーラスロット１６３０、１６３２、１６３４および１６３６のスケーリングモジュールはそれぞれ、任意のスケーリング率でアップスケーリングまたはダウンスケーリングを実行することが可能であるとしてもよい。これらのスケーラはさらに、アスペクト比変換、水平非線形３ゾーンスケーリング、インターレース、およびデインターレースを実行する回路を有するとしてもよい。一部の実施形態によると、スケーリングは、同期モード（つまり、出力は入力と同期している）で行われるとしてもよいし、オフチップメモリ３００を用いて行われる（つまり、出力は入力に対して任意の時点で発生し得る）としてもよい。

ＦＲＣパイプライン５５０はさらに、フレームレート変換（ＦＲＣ）の機能を含み得る。チャネルのうち少なくとも２つがフレームレート変換回路を有し得る。ＦＲＣを実行する場合には、ビデオデータをメモリバッファに書き込んで所望の出力レートでバッファから読み出す必要がある。例えば、フレームレートが増加するのは、入力フレームよりも速い速度で出力バッファから読み出すためであるので、特定のフレームが時間に関して繰り返されることになる。フレームレートが低減するのは、特定のフレームが書き込まれた場合よりも遅いレートでバッファから出力されるべきフレームを読み出すためである（つまり、入力レートよりも低速でフレームを読み出す）。フレームテアリング（ｆｒａｍｅ ｔｅａｒｉｎｇ）又はビデオアーチファクトは、ビデオデータが利用可能な（つまり、アクティブビデオ）期間内において特定のフレームを読み出すことによって生じ得る。

具体的には、アクティブビデオ内に発生するフレームテアリング等のビデオアーチファクトを避けるためには、フレームの繰り返しまたは間引きは入力フレーム全体に対して行われるべきであり、１フレーム内のフィールドの中心に対して行われるべきではない。言い換えると、ビデオにおける不連続性はフレーム境界において（つまり、ピクチャデータが供給されない垂直または水平同期において）のみ発生すべきもので、アクティブビデオの領域中において発生すべきではない。テアリング防止（ｔｅａｒｌｅｓｓ）制御機構１６１０は、例えばメモリインターフェース５３０がメモリ内のフレームの一部分をいつ読み出すのかを制御することによって、フレーム間の非連続性を低減するべく動作し得る。ＦＲＣは通常モードまたはテアリング防止モードで（つまり、テアリング防止制御機構１６１０を利用して）動作するとしてもよい。

第１のチャネルおよび第２のチャネルのそれぞれに含まれるスケーラスロット１６３０、１６３２、１６３４および１６３６のうちの２つのスロットに配置される２つのスケーラに加えてさらに、第３のチャネルに低級スケーラ１６４０を設けるとしてもよい。低級スケーラ１６４０はより初歩的なスケーラであってよく、例えば、１：１または１：２のアップスケーリング、または任意のほかの必要なスケーリング率でのみスケーリングを実行するスケーラであってよい。これに代えて、第１のチャネルおよび第２のチャネルに含まれるスケーラのうち１つのスケーラが、第３のチャネルに対してスケーリングを行うとしてもよい。マルチプレクサ１６２０および１６２２は、少なくとも３つのチャネルのうちのいずれが利用可能なスケーラのうちどれに与えられるかを制御するとしてもよい。例えば、マルチプレクサ１６２０はスロット１６３０または１６３２にあるスケーラにおいて第１の種類のスケーリング動作を行うべくチャネル３を選択するとしてもよい。マルチプレクサ１６２２はスロット１６３４または１６３６にあるスケーラにおいて第２の種類のスケーリング動作を行うべくチャネル１を選択するとしてもよい。１つのチャネルが利用する利用可能なスケーラの数は任意であってもよいと理解されたい。

ＦＲＣパイプライン５５０はさらに、動きジッタ（ｍｏｔｉｏｎ ｊｉｔｔｅｒ）を低減するべくスムーズムービーモード（ｓｍｏｏｔｈ ｍｏｖｉｅ ｍｏｄｅ）を含むとしてもよい。例えば、デインターレーサに、入力ビデオ信号のモードを検出するフィルムモード検出ブロックが設けられるとしてもよい。ビデオ入力信号が第１の周波数を有する場合（例えば、６０Ｈｚ）、これより高い周波数（例えば、７２Ｈｚ）またはこれより低い周波数（例えば４８Ｈｚ）に変換され得る。より高い周波数に変換する場合、フレーム繰り返し指示信号がフィルムモード検出ブロックからＦＲＣブロックに供給され得る。フレーム繰り返し指示信号は、デインターレーサが生成し得るデータの第１のフレーム群（例えば、複数のフレームのうちの１つ）においてＨＩＧＨにあり、第２のフレーム群（例えば、４つのフレーム）においてＬＯＷであるとしてもよい。フレーム繰り返し指示信号がＨＩＧＨである期間において、ＦＲＣはフレームを繰り返すので、より高い周波数で正しいデータシーケンスが生成されるとしてもよい。同様に、より低い周波数に変換する場合には、フレーム間引き指示信号がフィルムモード検出ブロックからＦＲＣブロックへと供給され得る。フレーム間引き指示信号がＨＩＧＨである期間において、シーケンスから特定のフレーム群が間引きされるので、より低い周波数において正しいデータシーケンスが生成されるとしてもよい。

所望されるスケーリングの種類に応じて、スケーラ位置決めモジュール１６６０に示すように、スケーラはさまざまなスケーラスロット１６３０、１６３２、１６３４および１６３６に配置されるとしてもよい。スケーラスロット１６３２および１６３６は共にメモリインターフェースの後方に配設されている。ここで、スケーラスロット１６３２は第１のチャネルに対して実行されるスケーリング動作に対応し、スケーラスロット１６３６は第２のチャネルに対して実行されるスケーリング動作に対応する。図示されているように、１つのスケーラ位置決めモジュール１６６０は、特定のスケーラ構成に対応する出力を選択するマルチプレクサ１６２４を有し得る。一方、別のスケーラ位置決めモジュール１６６０は、マルチプレクサを有さない代わりに、別のビデオパイプライン構成要素に直接接続されるスケーラの出力を有するとしてもよい。マルチプレクサ１６２４によれば、２つのスケーラスロットのみを用いて３つの動作モード（図１７を参照しつつより詳細に説明する）を実現できるという柔軟性が得られる。例えば、マルチプレクサ１６２４が設けられると、スロット１６３０に配置されるスケーラはダウンスケーリングまたはアップスケーリングを行うべくメモリに接続されると共にマルチプレクサ１６２４に接続されるとしてもよい。メモリ動作が所望されない場合、マルチプレクサ１６２４はスケーラスロット１６３０の出力を選択するとしてもよい。これに代えて、メモリ動作が必要な場合には、スケーラスロット１６３０に配置されるスケーラはデータに対してスケーリングを行い、マルチプレクサ１６２４は、データをアップスケーリングまたはダウンスケーリングし且つスケーラスロット１６３２に配置される別のスケーラからのデータを選択するとしてもよい。マルチプレクサ１６２４の出力は続いて、ブランクタイムオプティマイザ１６５０のような別のビデオパイプライン構成要素に与えられ得る。ブランクタイムオプティマイザ１６５０は、図１８を参照しつつより詳細に説明する。

図１７に示すように、スケーラ位置決めモジュール１６６０は少なくとも、入力ＦＩＦＯバッファ１７６０、メモリインターフェース５３０に対する接続、３つのスケーラ位置決めスロット１７３０、１７３４、および１７３６のうち少なくとも１つ、書き込みＦＩＦＯバッファ１７４０、読み出しＦＩＦＯバッファ１７５０、および出力ＦＩＦＯバッファ１７７０を備えるとしてもよい。スケーラ位置決めスロットは図１６に示したスロットに対応するとしてもよい。例えば、スケーラ位置決めスロット１７３４はスロット１６３０または１６３４に対応するとしてもよく、同様にスケーラ位置決めスロット１７３０はスロット１６３０に対応するとしてもよい。上述したように、マルチプレクサ１６２４を用いることによってスロット１６３０はスケーラ位置決めスロット１７３０および１７３４の機能を実現し得る。１つまたは２つのスケーラを、メモリインターフェース５３０に対して、３つのスケーラ位置決めスロット１７３０、１７３４または１７３６のうち任意の１つまたは２つのスケーラ位置決めスロットに配置するとしてもよい。スケーラ位置決めモジュール１６６０はＦＲＣパイプライン５５０におけるどのチャネルパイプラインの一部であってもよい。

同期モードが所望されている場合、スケーラはスケーラ位置決めスロット１７３０に配置され得る。このモードでは、ＦＲＣはシステムに設けられないとしてもよく、特定のＦＲＣチャネルパイプラインがメモリにアクセスする必要がない。このモードでは、出力垂直同期信号が入力垂直同期信号にロックされるとしてもよい。

スケーラは、これに代えて、スケーラ位置決めスロット１７３４に配置されるとしてもよい。ＦＲＣが必要で入力データをダウンスケーリングする必要がある場合に、スケーラをスロット１７３４に配置することが所望されるとしてもよい。メモリに書き込む前に入力データをダウンスケーリングすると（つまり、より小さいフレームサイズが所望されているので）、その結果、必要とされ得るメモリストレージの量が小さくなる。メモリに格納されるデータの量が少なくなるので、出力データの読み出しレートが低くなり、その結果、必要とされる総メモリ帯域幅も少なくなり（そして、コストが下がる）、システムの効率が高くなる。

別のシナリオでは、スケーラはスケーラ位置決めスロット１７３６に配置されるとしてもよい。ＦＲＣが必要で入力データをアップスケーリングすべき場合にスケーラをスロット１７３６に設けることが所望されるとしてもよい。データは、出力データが読み出される時よりも低いレートでメモリに供給されるとしてもよい（つまり、フレームサイズは出力時よりも入力時の方が小さい）。この場合は、より小さいフレームを格納してその後で出力時にスケーラを用いてフレームサイズを大きくすることによって、メモリに書き込まれるデータの量が小さくされ得る。例えば、スケーラがスロット１７３４に配置されメモリに対して前方に来て入力データをアップスケーリングするべく利用されると、メモリに格納されるのがより大きなフレームとなるので必要な帯域幅も大きくなる。しかし、このような場合にメモリに対して後方にスケーラを配置することによって、より小さい時点でフレームがメモリにまず格納され（このため、消費される帯域幅が小さくなり）、その後で読み出してアップスケーリングする。

第１のチャネルおよび第２のチャネルについて２つの別々のスケーラ位置決めモジュール１６６０に２つの独立したスケーラが設けられている場合があるので、これらのスケーラ位置決めモジュール１６６０の両方に関してメモリアクセスが要求されると、一方が高帯域幅を要求して他方が低帯域幅メモリアクセスを要求することもあり得る。ブランクタイムオプティマイザ（ＢＴＯ）マルチプレクサ１６５０は、メモリ帯域幅を小さくして且つ格納されているフィールドラインを任意の数のチャネルが共有できるようにして、その結果メモリストレージ要求を減らすべく、１以上のストレージバッファ（１以上のフィールドラインを格納するために十分な大きさ）を供給するとしてもよい。

図１８は、ＢＴＯマルチプレクサ１６５０（図１６を参照のこと）の動作の一例を説明するための図である。図１８に示すように、第１のチャネル（Ｍａｉｎ）はスクリーン１８１０の大部分を占め、第２のチャネル（ＰＩＰ）はスクリーン１８１０のより小さい一部分を占める。このため、Ｍａｉｎチャネルと比較すると、ＰＩＰチャネルが有し得るアクティブデータの方がより少なく、同一時間間隔においてメモリに要求するアクセスがより少ないとしてもよい。このため、必要とする帯域幅もより小さい。

例えば、１フレーム内の１フィールドラインが１６個のピクセルを含むとすると、ＰＩＰチャネルはフレーム内の全フィールドのうち４つのピクセルを占めるに過ぎないが、Ｍａｉｎチャネルは残りの１２ピクセルを占めるとしてもよい。このため、４ピクセルを処理するべくＰＩＰチャネルがメモリにアクセスしていなければならない時間は、Ｍａｉｎチャネルよりも４倍長くなるので、メモリアクセスタイムライン１８４０に示すように必要とする帯域幅が小さくなる（つまり、ＰＩＰの方がブランクタイムインターバルが大きい）。この結果、必要とされるメモリ帯域幅を小さくするべく、ＰＩＰチャネルは大幅に遅いレートでメモリにアクセスするとしてもよく、Ｍａｉｎチャネルに残りの帯域幅を利用させ得るとしてもよい。

ＢＴＯマルチプレクサ１６５０は、異なるチャネルにおいてメモリにアクセスする場合に、さまざまなクロックレートを利用し得る。例えば、あるチャネルに関してより遅いクロックレートが所望され得る場合、ＢＴＯマルチプレクサ１６５０は、１つのクロックレート１８４４を用いてメモリアクセスブロック（クライアント）１８２０（つまり、ＰＩＰチャネル）から要求対象データを受信し、フィールドラインストレージバッファにデータを格納し、第２のクロックレート（より遅いとしてもよい）１８４６を用いてメモリにアクセスするとしてもよい。クライアントが高いクロックレートを用いてメモリに直接アクセスしないように制御して、その代わりにフィールドラインバッファを用いてより低いクロックレートでメモリにアクセスすることによって、帯域幅の要件を減らすとしてもよい。

ＢＴＯマルチプレクサ１６５０によれば、複数の異なるチャネルのフィールドラインバッファが共有され得るようになり、この結果さらにオフチップメモリ３００が必要とするストレージの量が小さくなるとしてもよい。このようにすることによって、ＢＴＯマルチプレクサ１６５０は、共有されたフィールドラインバッファを用いて、表示の一部分を共有する複数の異なるチャネルをブレンディングまたはオーバレイするとしてもよい。

ＢＴＯマルチプレクサ１６５０の出力は色処理／チャネルブレンディングビデオパイプライン５６０（図５を参照のこと）に供給され得る。図１９は、色処理／チャネルブレンディング（ＣＰＣＢ）ビデオパイプライン５６０をより詳細に示す図である。ＣＰＣＢビデオパイプライン５６０は少なくとも、サンプラ１９１０、ビジュアルプロセッシング／サンプリングモジュール１９２０、オーバレイエンジン２０００、補助チャネルオーバレイ１９６２を備え、さらに主要チャネルスケーリング／プロセッシングモジュール１９７０、補助チャネルスケーリング／プロセッシングモジュール１９７２、シグネチャアキュムレータ１９９０、およびダウンスケーラ１９８０を備える。

ＣＰＣＢビデオパイプライン５６０の機能には少なくとも、輝度部分（ｌｕｍａ）および色部分（ｃｈｒｏｍａ）のエッジ強調による画像強調などのビデオ信号特性の向上、ブルーノイズ成形マスクを用いたフィルム粒子の生成および追加が含まれ得る。さらに、ＣＰＣＢビデオパイプライン５６０は少なくとも２つのチャネルをブレンディングすることができる。ブレンディングされたチャネルの出力は、３つのチャネルをブレンディングした出力および２つのチャネルをブレンディングした出力を供給するべく、選択的に第３のチャネルとブレンディングされ得る。

図２１に示すように、ＣＰＣＢビデオパイプライン５６０のオーバレイエンジン２０００部分に含まれ得るＣＭＵ１９３０は、少なくとも１つのビデオ信号特性を改善し得る。このようなビデオ信号特性には、適応型コントラスト強調２１２０、画像における輝度、コントラスト、色相および彩度の大域的な調整、局所的な色のインテリジェントリマッピング２１３０、色相および輝度を変えない彩度のインテリジェント制御、ルックアップテーブル２１５０および２１６０に基づくガンマ制御、および所望の色空間への色空間変換（ＣＳＣ）２１１０が含まれ得る。

ＣＭＵ１９３０のアーキテクチャによると、ＣＭＵは任意のフォーマットのビデオチャネル信号１９４２を受信して出力１９３２を任意のほかのフォーマットに変換することができる。ＣＭＵパイプラインの前方にあるＣＳＣ２１１０は、ビデオチャネル信号１９４２を受信して、任意の可能な３色空間をビデオ色処理空間に変換するとしてもよい（例えば、ＲＧＢをＹＣｂＣｒに変換する）。また、ＣＭＵパイプラインの終端におけるＣＳＣは、色処理空間から出力用３色空間へと変換し得る。大域処理機能２１４０は、輝度、コントラスト、色相および／または彩度を調整するべく利用され得るとともに、出力ＣＳＣと共有され得る。ＣＳＣおよび大域処理機能２１４０はマトリクス乗算動作を実行するので、２つのマトリクス乗算器が１つに組み合わせられ得る。この種の共有は、２つのマトリクス乗算動作を組み合わせた後の最終係数を予め算出しておくことによって実現され得る。

ＣＰＣＢビデオパイプライン５６０はさらに、表示デバイスによって要求され得る場合には、特定のビット数に対してディザリングを実行するとしてもよい。チャネル出力のうち少なくとも１つに対するインターレーサもまた備えられ得る。ＣＰＣＢビデオパイプライン５６０はまた、デバイスに表示され得るチャネル出力のうち少なくとも１つに対して制御出力（水平同期、垂直同期、フィールド）を生成するとしてもよい。また、ＣＰＣＢビデオパイプライン５６０は、輝度、コントラスト、色相および彩度の調整を大域的に出力チャネルのうちの少なくとも１つに対して分離して、出力チャネルのうち少なくとも１つに対して別にスケーリングおよびＦＲＣを行うとしてもよい。

図１６および図１９に戻ると、ＦＲＣパイプライン５５０からのチャネル出力１６５６、１６５２、および１６５４はＣＰＣＢビデオパイプライン５６０に与えられる。第１のチャネル１６５６は、第１のチャネル１６５６におけるビデオ信号をアップサンプリングするべくサンプラ１９１０を利用し得る第１の経路に沿って処理されるとしてもよく、サンプラ１９１０の出力１９１２は、出力の少なくとも１つに対してブレンディングされた画像を生成するべく主要チャネルオーバレイ１９６０および補助チャネルオーバレイ１９６２の両方に与えられ得る。第２のチャネル１６５２はビジュアル処理およびサンプリングをモジュール１９２０で提供する第２の経路に沿って処理され得る。ビジュアル処理／サンプリングモジュール１９２０（ビデオ信号をアップサンプリングし得る）の出力は、出力に対して第３のチャネル１６５４（これもまた、サンプラ１９１０を経由し得る）をブレンディングまたは位置決めするべくビデオオーバレイ１９４０（またはオーバレイエンジン２０００）に入力され得る。オーバレイエンジン２０００の機能は図２０を参照しつつより詳細に説明される。

ビデオオーバレイの出力１９４２（第２のビデオチャネル信号１６２５がオーバレイされた第１のビデオチャネル信号１６２３であってもよい）は、ＣＭＵ１９３０を介して主要チャネルオーバレイ１９６０に与えられるとしてもよく、またマルチプレクサ１９５０に供給され得る。ビデオオーバレイの出力１９４２を受信することに加えて、マルチプレクサ１９５０はさらに、ビジュアルプロセッッシング／サンプリングモジュール１９２０およびサンプラ１９１０の出力を受信するとしてもよい。マルチプレクサ１９５０は、ビデオ信号入力のうちどれを補助チャネルオーバレイ１９６２に供給するかを選択するべく動作する。これに代えて、マルチプレクサ１９５１は、補助チャネルオーバレイ１９６２へのビデオ信号出力１９３４として、マルチプレクサ１９５０の出力またはＣＭＵ１９３０の出力１９３２のいずれを与えるかを選択するとしてもよい。主要チャネルオーバレイおよび補助チャネルオーバレイの前に処理部を配置することによって、同一ビデオ信号が主要チャネルオーバレイとともに補助チャネルオーバレイにも供給され得る。１９７０および１９７２においてさらに処理を施した後、（１）同一ビデオ信号（ＶＩ）は主要出力信号として主要出力１９７４に表示されるべく出力されると同時に、（２）補助出力信号として補助出力１９７６に表示または格納されるべく出力される前にさらにダウンスケーリングされ得る。

主要出力１９７４および補助出力１９７６の両方に対するデータ選択を独立して制御するべく、第１および第２のビデオチャネルオーバレイモジュール１９４０からの第１および第２のビデオチャネル信号１９３２および１９３４を独立して選択することによって主要チャネルおよび補助チャネルを形成するとしてもよい。補助チャネルオーバレイモジュール１９６２は、第１のビデオチャネル信号１６５２、第２のビデオチャネル信号１６５４、またはオーバレイされた第１および第２のビデオチャネル信号１９４２を選択するとしてもよい。ＣＭＵ１９３０は第１のビデオチャネル信号１６５２に適用されるので、第２のビデオチャネル信号１６５４は、ＣＭＵ１９３０の前または後で、第１および第２のビデオチャネル信号が同一または異なる色空間を持っているかどうかに応じて、マルチプレクサ１９５１によって選択され得る。また、第１および第２のビデオチャネル信号１９３２および１９３４は、第３のビデオチャネル信号１６５６と独立してブレンディングされるとしてもよい。

ＣＰＣＢビデオパイプライン５６０はさらに、ダウンスケーラ１９８０によって表される補助出力１９７６に対してスケーリングおよびＦＲＣを実現するとしてもよい。この特徴は、主要出力１９７４とは別の補助出力１９７６を得るために必要であるとしてもよい。より高い周波数クロックがスケーリングクロックとして選択されるべきであるので、補助クロック周波数が主要クロックの周波数以下であってもよく、このためＣＰＣＢビデオパイプライン５６０は主要出力クロックから外れ得る。ダウンスケーラ１９８０はまたインターレースされたデータを生成することが出来るとしてもよく、このインターレースされたデータには、補助出力として利用されるべく、ＦＲＣと出力データフォーマット化とが実行され得る。

ある場合において、第１のチャネルがＳＤＴＶビデオ信号で、主要出力１９７４がＨＤＴＶ信号で補助出力１９７６はＳＤＴＶビデオ信号でなければならないとすると、ＣＭＵ１９３０は第１のチャネルのＳＤビデオ信号をＨＤビデオに変換して、ＨＤ色処理を実行するとしてもよい。この場合、マルチプレクサ１９５０は出力ビデオ信号１９４２（ＣＭＵ１９３０を通過しない信号）として選択するので、ＨＤ信号を主要チャネルオーバレイモジュール１９６０に与えると共に処理されたＳＤＴＶ信号を補助チャネルオーバレイ１９６２に与える。さらに、追加補助チャネルスケーリング／処理モジュール１９７２は補助出力１９７６に対して色制御を実行し得る。

別の場合では、第１のチャネルがＨＤＴＶビデオ信号で、主要出力１９７４がＨＤＴＶ信号であり補助出力１９７６がＳＤＴＶビデオ信号でなければならないとすると、ＣＭＵ１９３０はＨＤ処理を実行してマルチプレクサ１９５１はＣＭＵ１９３２の出力を選択してＨＤＴＶ処理済み信号を補助チャネルオーバレイモジュール１９６２に与えるとしてもよい。さらに、追加補助チャネルスケーリング／処理モジュール１９７２は、補助出力１９７６について、色制御を行って色空間をＳＤＴＶに変更するとしてもよい。

さらに別の場合には、主要出力１９７４および補助出力１９７６は共にＳＤビデオ信号でなければならない場合、追加チャネルスケーリング／処理モジュール１９７０および１９７２は同様の色制御機能を実行して、対応する主要主力１９７４および補助出力１９７６に対して出力されるべく信号を整えるとしてもよい。

ビデオチャネルがパイプラインセグメント５４０、５５０、５６０および５７０（図５）のうち任意のセグメントにおいてそのパイプラインの一部を利用しない場合には、その利用されない部分はビデオの質を向上させるべく別のビデオチャネルによって利用され得ると理解されたい。例えば、第２のビデオチャネル１２６４がＦＲＣパイプライン５５０のデインターレーサ３４０を利用しない場合、第１のビデオチャネル１２６２はビデオの質を向上させるべく第２のビデオチャネルのパイプラインのデインターレーサ３４０を利用するとしてもよい。図１５に関連して説明されたように、追加ノイズリデューサ３３０および追加デインターレーサ３４０は、共有メモリパイプラインセグメント１２６０に同時に追加フィールドラインを処理させることによって（例えば、６つのフィールドライン処理を同時）あるビデオ信号の質を向上させるとしてもよい。

ＣＰＣＢビデオパイプライン５６０を用いて供給され得る出力フォーマットの例の一部を挙げると、同一入力画像の主要出力および副次出力がＮＴＳＣ（全米テレビ標準化委員会）およびＰＡＬ（位相反転線）、同一入力画像の主要出力および副次出力がＨＤおよびＳＤ（ＮＴＳＣまたはＰＡＬ）、第１のチャネルの画像は主要出力に提供され第２のチャネルの画像は補助出力に提供される２つの異なる出力、主要出力におけるオーバレイされた第１および第２のチャネルビデオ信号および補助出力における１つのチャネルビデオ信号（第１のチャネルまたは第２のチャネル）、主要出力と補助出力とで異なるＯＳＤブレンディング係数（α値）、主要出力と補助出力とに対する独立した輝度、コントラスト、色相および彩度の調整、主要出力と補助出力で異なる色空間（例えば、主要出力ではＲｅｃ．７０９で補助出力にはＲｅｃ．６０１）、および／または、第１のチャネルのスケーラと第２のチャネルのスケーラとに対して異なるスケーリング係数群を利用することによって補助出力によりシャープ／スムーズな画像を出力することなどが挙げられる。

図２０は、オーバレイエンジン２０００（図１９を参照のこと）をより詳細に説明するための図である。オーバレイエンジン２０００は少なくとも、ビデオオーバレイモジュール１９４０、ＣＭＵ１９３０、第１および第２のチャネルパラメータ２０２０および２０３０、セレクタ２０１０、および主要Ｍプレーンオーバレイモジュール２０６０を備える。主要Ｍプレーンオーバレイ２０６０は主要チャネルオーバレイ１９６０（図１９を参照のこと）と同様であるが、追加チャネルビデオ信号２０４０を第３のチャネル入力１９１２（図１９を参照のこと）に対してブレンディングまたはオーバレイするべく用いられ得るという機能が追加されているとしてもよいことを理解されたい。

オーバレイエンジン２０００は、Ｍ個の利用可能な独立したビデオ／グラフィックプレーンを最終表示キャンバスに配置することによって１つのビデオチャネルストリームを生成し得る。一の具体的な実施形態によると、オーバレイエンジン２０００は６つのプレーンを最終表示キャンバスに配置することによって１つのチャネルストリームを生成するとしてもよい。表示スクリーン上での各プレーンの位置は設定可能であるとしてもよい。各プレーンの優先度もまた設定可能であるとしてもよい。例えば、表示キャンバス上で複数のプレーンの位置が重なっている場合、優先順位に基づいてどのプレーンを上に配置してどのプレーンを隠すかを決定するとしてもよい。オーバレイはまた、各プレーンについて任意で境界を割り当てるべく利用され得る。

追加ビデオチャネル信号２０４０およびそれらのソースの例は、第１のチャネルのビデオ信号１６５２であってもよいメインプレーン、第２のチャネルのビデオ信号１６５４であってもよいＰＩＰプレーン、オンチップ文字ＯＳＤ生成器を用いて生成され得るｃｈａｒＯＳＤプレーン、ビットマップＯＳＤエンジンを用いて生成され得るビットマップＯＳＤプレーンを含み得る。ＯＳＤ画像はメモリに格納されるとしてもよく、ここでメモリインターフェースを用いてメモリに予め格納されているさまざまなビットマップオブジェクトをフェッチして、フェッチしたオブジェクトを、これもまたメモリに格納され得る、キャンバス上に配置するとしてもよい。メモリインターフェースはさらに、要求されたオブジェクトをフェッチすると共にフォーマット変換を実行するとしてもよい。ビットマップＯＳＤエンジンは、格納されているキャンバスをラスタ走査順に従って読み出してオーバレイに送信するとしてもよい。追加ビデオチャネル信号２０４０はカーソルＯＳＤプレーンを含むとしてもよい。カーソルＯＳＤプレーンは、カーソルＯＳＤエンジンによって生成されるとしてもよく、カーソルなどの小さなオブジェクトのビットマップを格納するべく小さなオンチップメモリを利用するとしてもよい。追加ビデオチャネル信号２０４０はさらに、外部ソースから受信される外部ＯＳＤプレーンを含むとしてもよい。外部ＯＳＤエンジンはラスタ制御信号および表示クロックを送出するとしてもよい。外部ＯＳＤソースはこれらの制御信号を基準として用いて走査順に従ってデータを送信するとしてもよい。このデータがオーバレイにルーティングされるとしてもよい。外部ＯＳＤプレーンがイネーブルされると、フレキシポートを用いて外部ＯＳＤデータを受信するとしてもよい。

ＣＭＵ１９３０の前に設けられるオーバレイ１９４０は、第１のビデオチャネルストリーム１６５３と第２のビデオチャネルストリーム１６５５とをオーバレイするとしてもよい。オーバレイ１９４０によってＣＭＵ１９３０はより効率良く動作することができるようになる。これは、ＣＭＵ１９３０は単一のビデオストリームに対して処理を行うことができるので、複数のビデオチャネルストリームに対してＣＭＵ１９３０内でモジュールを複製する必要がなくなるためである。オーバレイ１９４０は、ＣＭＵ１９３０に対して単一のビデオチャネル信号１９４２を供給することに加えて、さらに部分（つまり、ピクセル単位の）インジケータ１９４４をＣＭＵ１９３０に与えるとしてもよい。部分インジケータ１９４４は、ビデオの一部分が第１のビデオチャネルストリームまたは第２のビデオチャネルストリームのどちらに属しているかを特定する。

第１のビデオチャネルストリーム１６５３および第２のビデオチャネルストリーム１６５５に対応する２つのプログラム可能パラメータ群２０２０および２０３０が設けられるとしてもよい。セレクタ２０１０は部分インジケータ１９４４を用いてＣＭＵ１９３０に供給するプログラム可能パラメータを選択するとしてもよい。例えば、部分インジケータ１９４４がＣＭＵ１９３０が処理する部分が第１のビデオチャネルストリーム１６５３に属する旨を示す場合、セレクタ２０１０はＣＭＵ１９３０に対して第１のビデオチャネルストリーム１６５３に対応するプログラム可能パラメータ２０２０を与えるとしてもよい。

ビデオプレーンと同数の層が設けられているとしてもよい。層０が最下層であってよく、それに続く層の層インデックスが順次増えていくとしてもよい。層には、次元または位置に関する特性がないが、その代わりにスタックされるべき順序があるとしてもよい。オーバレイエンジン２０００は、層０から始まって層番号が増えていく複数の層を混合するとしてもよい。層１は、層１に付されるビデオプレーンに対応付けられるブレンディング係数を用いて層０と最初にブレンディングされ得る。層０と層１とのブレンディングの出力は続いて、層２とブレンディングされ得る。使用され得るブレンディング係数は、層２に付されるプレーンに対応付けられるものであってもよい。層０、層１および層２のブレンディングの出力は続いて、層３とブレンディングされてもよい。このような動作を最後の層がブレンディングされるまで続ける。当業者は本発明の教示内容から逸脱することなく任意の組み合わせで層をブレンディングすることを選択し得ると理解されたい。例えば、層１は層３とブレンディングされ、そして層２とブレンディングされるとしてもよい。

また、オーバレイエンジン２０００は主要出力チャネルと関連付けて説明されたが、色処理／チャネルブレンディングパイプライン５６０は補助出力チャネルに対してオーバレイエンジン２０００を用いてＭプレーンオーバレイを実現するように変形され得ると理解されたい。

図２２は、ビデオパイプラインのバックエンドパイプラインステージ５７０をより詳細に説明するための図である。バックエンドパイプラインステージ５７０は少なくとも、主要出力フォーマッタ２２８０、シグネチャアキュムレータ１９９０、補助出力フォーマッタ２２２０およびセレクタ２２３０を備えるとしてもよい。

バックエンドパイプラインステージ５７０は、主要出力および補助出力の両方に対して出力フォーマッティングを実行し、補助出力として制御出力（水平同期、垂直同期、フィールド）を生成するとしてもよい。バックエンドパイプラインステージ５７０は、デジタルインターフェースおよびアナログインターフェースのどちらをも促進するとしてもよい。主要出力フォーマッタ２２８０は、処理された主要ビデオチャネル信号１９７４を受信して、対応する主要出力信号４９２ａを生成するとしてもよい。補助出力フォーマッタ２２２０は、処理された補助ビデオチャネル信号１９７６を受信して、対応する補助出力４９２ｂを生成するとしてもよい。シグネチャアキュムレータ１９９０は、補助ビデオチャネル信号１９７６を受信して、累積し、累積された信号間の差分を比較して出力ビデオ信号の信号品質を判断するとしてもよい。さらに、この情報を、必要であればシステムパラメータを変更するべくプロセッサに与えるとしてもよい。

補助ビデオチャネル信号１９７６はさらに、出力４９２ｂのためにフォーマッティングされる前に、ＣＣＩＲ６５６エンコーダ（不図示）に供給されるとしてもよい。ＣＣＩＲ６５６エンコーダは、外部ストレージまたはそのほかの適切な手段に対して信号を整えるべく、任意の必要な符号化を実行するとしてもよい。これに代えて、補助ビデオチャネル信号１９７６は、セレクタ２２３０を用いてバイパス補助ビデオチャネル信号２２４０を選択することによって、符号化またはフォーマッティングされることなく出力信号４９２ｂとして供給されるとしてもよい。

バックエンドパイプラインステージ５７０にはインターレースモジュール（不図示）がさらに設けられるとしてもよい。入力信号がインターレースされると、まずデインターレーサ３４０（図１３を参照のこと）によってプログレッシブに変換され得る。デインターレーサが必要なのは、ビデオパイプラインステージの後続モジュールがすべてプログレッシブ領域で動作し得るためであるとしてもよい。バックエンドパイプラインステージ５７０のインターレーサは、インターレースされた出力が所望される場合には、選択的にＯＮに制御され得る。

インターレーサモジュールは少なくとも、少なくとも２ラインのピクセルを格納するのに十分な大きさのメモリを備えるとしてもよいが、必要であればフレーム全体を格納するように変形され得る。プログレッシブな入力がプログレッシブタイミングでメモリに書き込まれ得る。プログレッシブタイミングとロックしているインターレースタイミングがピクセルレートの半分で生成され得る。データはインターレースタイミングでメモリから読み出され得る。偶数のフィールドラインが奇数のフィールドで間引きされ、奇数のフィールドラインが偶数のフィールドで間引きされるとしてもよい。このようにすることによって、所与のデバイスでの利用に適するインターレース出力が生成され得る。

上記のように構成することによって、共有ストレージを用いて高品質のビデオチャネルストリームを複数供給する装置および方法が得られる。当業者であれば、上述した実施形態以外でも本発明を実施し得ることに想到するであろう。上述の実施形態は、本発明を限定する目的ではなく、本発明を説明する目的で記載されており、本発明は本願の請求項によってのみ限定される。

Claims (72)

1. ノイズリデューサと、
   デインターレーサと、
   第１のフィールドバッファおよび第２のフィールドバッファを有するメモリと
   を備え、
   前記第１のフィールドバッファは、前記ノイズリデューサの出力を受け取り、
   前記ノイズリデューサは、前記第２のフィールドバッファの出力を受け取り、
   前記デインターレーサは、前記ノイズリデューサの前記出力と、前記第２のフィールドバッファの前記出力と、前記第１のフィールドバッファの前記出力とを受け取る
   共有メモリビデオ処理システム。
2. 前記ノイズリデューサは、ライブフィールド入力信号を受け取ってノイズリダクション済ライブフィールドを出力する
   請求項１に記載のシステム。
3. 前記ノイズリダクション済ライブフィールドは前記第１のフィールドバッファに格納され、前記第１のフィールドバッファの前記出力は１回遅延されたノイズリダクション済ライブフィールドを含む
   請求項２に記載のシステム。
4. 前記１回遅延されたノイズリダクション済ライブフィールドは前記第２のフィールドバッファに格納され、前記第２のフィールドバッファの前記出力は２回遅延されたノイズリダクション済ライブフィールドを含む
   請求項３に記載のシステム。
5. 前記ノイズリデューサおよび前記デインターレーサは第１のデバイスにあり、前記メモリは第２のデバイスにある
   請求項１に記載のシステム。
6. 前記ノイズリデューサおよび前記デインターレーサは、前記第１のフィールドバッファおよび前記第２のフィールドバッファのみを用いてビデオ信号を処理する
   請求項１に記載のシステム。
7. 第１のフィールドバッファに第１のノイズリダクション済ライブフィールドを格納することと、
   第２のフィールドバッファの以前に格納された内容をノイズリデューサおよびデインターレーサに供給することと、
   前記第１のフィールドバッファの以前に格納された内容を前記第２のフィールドバッファに移して、前記第１のフィールドバッファの前記以前に格納された内容をデインターレーサに供給することと
   を含む、ビデオ処理システムにおいてメモリを共有する方法。
8. 前記第１のフィールドバッファの前記以前に格納された内容は、第２のノイズリダクション済ライブフィールドを含む
   請求項７に記載の方法。
9. 前記第２のフィールドバッファの前記以前に格納された内容は、第３のノイズリダクション済ライブフィールドを含む
   請求項８に記載の方法。
10. 第１のライブフィールドと前記第２のフィールドバッファの前記以前に格納された内容とを前記ノイズリデューサで処理することによって、前記第１のノイズリダクション済ライブフィールドを生成すること
    をさらに含む、請求項７に記載の方法。
11. デインターレースビデオ出力を生成するべく、前記第１のノイズリダクション済ライブフィールドと、前記第１のフィールドバッファの前記以前に格納された内容と、前記第２のフィールドバッファの前記以前に格納された内容とを前記デインターレーサで処理すること
    をさらに含む、請求項７に記載の方法。
12. 前記ノイズリデューサおよび前記デインターレーサは第１のデバイスにあり、前記第１のフィールドバッファおよび前記第２のフィールドバッファは第２のデバイスにある
    請求項７に記載の方法。
13. ライブフィールドと、遅延されたライブフィールドと、第１のノイズリダクション済ライブフィールドと、第１の遅延されたノイズリダクション済ライブフィールドとを受け取り、第２のノイズリダクション済ライブフィールドを供給するノイズリデューサと、
    前記第２のノイズリダクション済ライブフィールドを受け取り、前記第１のノイズリダクション済ライブフィールドと第３のノイズリダクション済ライブフィールドとを供給する複数のフィールドバッファと、
    前記ライブフィールドと、前記第１のノイズリダクション済ライブフィールドと、前記第２のノイズリダクション済ライブフィールドと、前記第３のノイズリダクション済ライブフィールドとを受け取り、前記遅延されたライブフィールドと、前記第１の遅延されたノイズリダクション済ライブフィールドと、第２の遅延されたノイズリダクション済ライブフィールドと、第３の遅延されたノイズリダクション済ライブフィールドとを供給する複数のラインバッファと、
    前記第１のノイズリダクション済ライブフィールドと、前記第１の遅延されたノイズリダクション済ライブフィールドと、前記第２のノイズリダクション済ライブフィールドと、前記第２の遅延されたノイズリダクション済ライブフィールドと、前記第３のノイズリダクション済ライブフィールドと、前記第３の遅延されたノイズリダクション済ライブフィールドとを受け取るデインターレーサと
    を備える共有メモリビデオ処理システム。
14. 前記複数のフィールドバッファのうちの１つである第１のフィールドバッファは、前記第２のノイズリダクション済ライブフィールドを格納して、前記第１のフィールドバッファに以前に格納された内容を前記複数のフィールドバッファのうちの１つである第２のフィールドバッファに移す
    請求項１３に記載のシステム。
15. 前記以前に格納された内容は、前記第３のノイズリダクション済ライブフィールドを含む
    請求項１４に記載のシステム。
16. 前記第１のノイズリダクション済ライブフィールドは、前記第２のフィールドバッファの以前に格納された内容を含む
    請求項１５に記載のシステム。
17. 前記遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、前記第３の遅延されたノイズリダクション済ライブフィールドはそれぞれ、前記ライブフィールド、前記第１のノイズリダクション済ライブフィールド、前記第２のノイズリダクション済ライブフィールド、前記第３のノイズリダクション済ライブフィールドを少なくとも１つの時間間隔だけ遅延させたものに対応する
    請求項１３に記載のシステム。
18. 前記遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、および前記第３の遅延されたノイズリダクション済ライブフィールドはそれぞれ、少なくとも１つの時間間隔だけさらに遅延される
    請求項１７に記載のシステム。
19. 前記ノイズリデューサ、前記複数のフィールドバッファ、および前記デインターレーサはそれぞれ、前記さらに遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、前記第３の遅延されたノイズリダクション済ライブフィールドを受け取る
    請求項１８に記載のシステム。
20. 前記ノイズリデューサおよび前記デインターレーサは、前記複数のフィールドバッファのうち少なくとも１つに対するアクセスを共有する
    請求項１３に記載のシステム。
21. 前記ノイズリデューサおよび前記デインターレーサは、前記複数のラインバッファのうち少なくとも１つに対するアクセスを共有する
    請求項１３に記載のシステム。
22. 第２のノイズリダクション済ライブフィールドを供給するべく、ライブフィールド、遅延されたライブフィールド、第１のノイズリダクション済ライブフィールド、および第１の遅延されたノイズリダクション済ライブフィールドを処理することと、
    第３のノイズリダクション済ライブフィールドを供給するべく、前記第２のノイズリダクション済ライブフィールドをバッファリングすることと、
    前記ライブフィールドと、前記第１のノイズリダクション済ライブフィールドと、前記第２のノイズリダクション済ライブフィールドと、前記第３のノイズリダクション済ライブフィールドとを遅延させることと、前記遅延されたライブフィールドと、前記第１の遅延されたノイズリダクション済ライブフィールドと、第２の遅延されたノイズリダクション済ライブフィールドと、第３の遅延されたノイズリダクション済ライブフィールドとを供給することと、
    デインターレース出力を供給するべく、前記第１のノイズリダクション済ライブフィールドと、前記第１の遅延されたノイズリダクション済ライブフィールドと、前記第２のノイズリダクション済ライブフィールドと、前記第２の遅延されたノイズリダクション済ライブフィールドと、前記第３のノイズリダクション済ライブフィールドと、前記第３の遅延されたノイズリダクション済ライブフィールドとを処理することと
    を含む、共有メモリビデオ処理システムにおいて複数のフィールドラインを処理する方法。
23. 前記バッファリングすることはさらに、前記第２のノイズリダクション済ライブフィールドを格納することと、第１のバッファの以前に格納された内容を第２のバッファに移すこととを含む
    請求項２２に記載の方法。
24. 前記以前に格納された内容は、前記第３のノイズリダクション済ライブフィールドを含む
    請求項２３に記載の方法。
25. 前記第１のノイズリダクション済ライブフィールドは、前記第２のバッファの以前に格納された内容を含む
    請求項２４に記載の方法。
26. 前記遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、および前記第３の遅延されたノイズリダクション済ライブフィールドはそれぞれ、前記ライブフィールド、前記第１のノイズリダクション済ライブフィールド、前記第２のノイズリダクション済ライブフィールド、前記第３のノイズリダクション済ライブフィールドを少なくとも１つの時間間隔だけ遅延させたものに対応する
    請求項２２に記載の方法。
27. 前記遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、前記第３の遅延されたノイズリダクション済ライブフィールドはそれぞれ、少なくとも１つの時間間隔だけさらに遅延される
    請求項２６に記載の方法。
28. 前記さらに遅延されたライブフィールド、前記第１のさらに遅延されたノイズリダクション済ライブフィールド、前記第２のさらに遅延されたノイズリダクション済ライブフィールド、前記第３のさらに遅延されたノイズリダクション済ライブフィールドを受け取ることをさらに含む
    請求項２７に記載の方法。
29. 前記バッファリングされるノイズリダクション済ライブフィールドのうち少なくとも１つに対するアクセスを共有することをさらに含む
    請求項２２に記載の方法。
30. 前記遅延されるノイズリダクション済ライブフィールドのうち少なくとも１つに対するアクセスを共有することをさらに含む
    請求項２２に記載の方法。
31. 共有メモリビデオ処理システムであって、
    前記システムは、ライブビデオフィールドと、１回遅延されたノイズリダクション済ビデオフィールドと、２回遅延されたノイズリダクション済ビデオフィールドとを含む少なくとも３つの連続するビデオフィールドを処理し、
    前記２回遅延されたノイズリダクション済ビデオフィールドを格納する第１の共有フィールドバッファと、
    前記ライブビデオフィールドと前記２回遅延されたノイズリダクション済ビデオフィールドとを受け取り、ノイズリダクション済ライブビデオフィールドを供給するノイズリデューサと、
    前記ノイズリダクション済ライブビデオフィールドと、前記１回遅延されたノイズリダクション済ビデオフィールドと、前記２回遅延されたノイズリダクション済ビデオフィールドとを受け取り、ノイズリダクション済デインターレース出力ビデオフィールドを供給するデインターレーサと
    を備えるシステム。
32. 前記１回遅延されたノイズリダクション済ビデオフィールドを格納する第２の共有フィールドバッファ
    をさらに備え、
    前記２回遅延されたノイズリダクション済ビデオフィールドは、前記ライブビデオフィールドが受け取られると、第２の共有フィールドバッファから前記第１の共有フィールドバッファへと移され、
    前記ノイズリダクション済ライブビデオフィールドは、前記１回遅延されたノイズリダクション済ビデオフィールドとして、前記第２の共有フィールドバッファに格納される
    請求項３１に記載のシステム。
33. メモリデバイスは前記第１の共有フィールドバッファと前記第２の共有フィールドバッファとを有し、前記メモリデバイスは１つの書き込みポートと２つの読み出しポートとを有する
    請求項３２に記載のシステム。
34. 前記ノイズリデューサは前記書き込みポートと前記２つの読み出しポートのうち一方の読出しポートとを制御するべく動作可能で、前記デインターレーサは前記２つの読み出しポートのうち他方の読み出しポートを制御するべく動作可能である
    請求項３３に記載のシステム。
35. 共有メモリビデオ処理システムを動作させる方法であって、
    前記共有メモリビデオ処理システムは、ライブビデオフィールドと、１回遅延されたノイズリダクション済ビデオフィールドと、２回遅延されたノイズリダクション済ビデオフィールドとを含む少なくとも３つの連続するビデオフィールドを処理し、
    前記方法は、
    第１の共有フィールドバッファに前記２回遅延されたノイズリダクション済ビデオフィールドを格納することと、
    ノイズリダクション済ライブビデオフィールドを供給するべく、前記ライブビデオフィールドと前記２回遅延されたノイズリダクション済ビデオフィールドとを処理することと、
    ノイズリダクション済デインターレース出力ビデオフィールドを供給するべく、前記第１の共有フィールドバッファからの前記２回遅延されたノイズリダクション済ビデオフィールドと、前記１回遅延されたノイズリダクション済ビデオフィールドと、前記ノイズリダクション済ライブビデオフィールドとを処理することと
    を含む方法。
36. 前記ライブフィールドを受け取ることと、
    前記２回遅延されたノイズリダクション済ビデオフィールドを、第２の共有フィールドバッファから前記第１の共有フィールドバッファへと移すことと、
    前記１回遅延されたノイズリダクション済ビデオフィールドを供給するべく、前記ノイズリダクション済ライブビデオフィールドを前記第２の共有フィールドバッファに格納すること
    をさらに含む、請求項３５に記載の方法。
37. 前記２回遅延されたノイズリダクション済ビデオフィールドに対してノイズリダクション処理およびデインターレース処理を実行すること
    をさらに含む、請求項３６に記載の方法。
38. 前記第１のフィールドバッファと前記第２のフィールドバッファとを有するメモリデバイスの２つの読み出しポートのうちの一方と書き込みポートとを制御することと、前記２つの読み出しポートのうち他方を制御すること
    をさらに含む、請求項３７に記載の方法。
39. メモリデバイスと、
    複数のライブフィールドと複数のノイズリダクション済ライブフィールドとを処理する信号処理回路と、
    前記複数のライブフィールドのうち少なくとも１つと前記複数のノイズリダクション済ライブフィールドのうち少なくとも１つとを遅延させる遅延回路と
    を備え、
    前記信号処理回路はさらに、前記複数のライブフィールドおよび前記複数のノイズリダクション済ライブフィールドと共に、前記少なくとも１つの遅延されたライブフィールドおよび前記少なくとも１つの遅延されたノイズリダクション済ライブフィールドを処理する
    共有メモリビデオ処理システム。
40. 前記遅延回路は少なくとも１つのフィールドラインバッファを有する
    請求項３９に記載のシステム。
41. 前記信号処理回路はさらに、
    前記メモリデバイスの第１の部分から１回遅延されたノイズリダクション済ライブフィールドを読み出して、
    前記メモリデバイスの前記第１の部分にノイズリダクション済ライブフィールドを格納して、
    前記メモリデバイスの第２の部分から２回遅延されたノイズリダクション済ライブフィールドを読み出して、
    前記遅延回路はさらに、前記１回遅延されたノイズリダクション済ライブフィールドおよび前記２回遅延されたノイズリダクション済ライブフィールドをさらに遅延させる
    請求項３９に記載のシステム。
42. 前記信号処理回路はさらに、前記少なくとも１つのライブフィールドと、前記少なくとも１つの遅延されたライブフィールドと、前記２回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドとに対してノイズリダクション処理を実行する
    請求項４１に記載のシステム。
43. 前記信号処理回路はさらに、前記少なくとも１つのノイズリダクション済ライブフィールドと、前記１回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された１回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドとに対してデインターレース処理を実行する
    請求項４２に記載のシステム。
44. 前記ノイズリダクション処理および前記デインターレース処理は、フィールドラインバッファから供給される前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドを共有する
    請求項４３に記載のシステム。
45. 複数のライブフィールドと複数のノイズリダクション済ライブフィールドとを処理することと、
    前記複数のライブフィールドのうち少なくとも１つと前記複数のノイズリダクション済ライブフィールドのうち少なくとも１つを遅延させることと、
    前記複数のライブフィールドおよび前記複数のノイズリダクション済ライブフィールドと共に、前記少なくとも１つの遅延されたライブフィールドおよび前記少なくとも１つの遅延されたノイズリダクション済ライブフィールドを処理することと
    を含む、共有メモリビデオ処理システムを動作させる方法。
46. メモリデバイスの第１の部分から１回遅延されたノイズリダクション済ライブフィールドを読み出すことと、
    前記メモリデバイスの前記第１の部分にノイズリダクション済ライブフィールドを格納することと、
    前記メモリデバイスの第２の部分から２回遅延されたノイズリダクション済ライブフィールドを読み出すことと、
    前記１回遅延されたノイズリダクション済ライブフィールドおよび前記２回遅延されたノイズリダクション済ライブフィールドをさらに遅延させることと
    をさらに含む、請求項４５に記載の方法。
47. 前記少なくとも１つのライブフィールドと、前記少なくとも１つの遅延されたライブフィールドと、前記２回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドとに対してノイズリダクション処理を実行すること
    をさらに含む、請求項４５に記載の方法。
48. 前記少なくとも１つのノイズリダクション済ライブフィールドと、前記１回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された１回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドとに対してデインターレース処理を実行すること
    をさらに含む、請求項４７に記載の方法。
49. 前記ノイズリダクション処理および前記デインターレース処理において、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドを共有すること
    をさらに含む、請求項４８に記載の方法。
50. 第１のフィールドバッファ手段に第１のノイズリダクション済ライブフィールドを格納する手段と、
    第２のフィールドバッファ手段の以前に格納された内容をノイズリデューサ手段とデインターレーサ手段に供給する手段と、
    前記第１のフィールドバッファ手段の以前に格納された内容を前記第２のフィールドバッファ手段に移す手段と前記第１のフィールドバッファ手段の前記以前に格納された内容を前記デインターレーサ手段に供給する手段と
    を備える、ビデオ処理システムにおいてメモリを共有する装置。
51. 前記第１のフィールドバッファ手段の前記以前に格納された内容は第２のノイズリダクション済ライブフィールドを含む
    請求項５０に記載の装置。
52. 前記第２のフィールドバッファ手段の前記以前に格納された内容は第３のノイズリダクション済ライブフィールドを含む
    請求項５１に記載の装置。
53. 前記ノイズリデューサ手段は、第１のライブフィールドと前記第２のフィールドバッファ手段の前記以前に格納された内容とを処理することによって、前記第１のノイズリダクション済ライブフィールドを生成する
    請求項５０に記載の装置。
54. 前記デインターレーサ手段は、前記第１のノイズリダクション済ライブフィールドと、前記第１のフィールドバッファ手段の前記以前に格納された内容と、前記第２のフィールドバッファ手段の前記以前に格納された内容とを処理することによって、デインターレースビデオ出力を生成する
    請求項５０に記載の装置。
55. 前記ノイズリデューサ手段および前記デインターレーサ手段は第１のデバイスにあり、前記第１のフィールドバッファ手段と前記第２のフィールドバッファ手段は第２のデバイスにある
    請求項５０に記載の装置。
56. 第２のノイズリダクション済ライブフィールドを供給するべく、ライブフィールドと、遅延されたライブフィールドと、第１のノイズリダクション済ライブフィールドと、第１の遅延されたノイズリダクション済ライブフィールドとを処理する手段と、
    第３のノイズリダクション済ライブフィールドを供給するべく、前記第２のノイズリダクション済ライブフィールドをバッファリングする手段と、
    前記ライブフィールドと、前記第１のノイズリダクション済ライブフィールドと、前記第２のノイズリダクション済ライブフィールドと、前記第３のノイズリダクション済ライブフィールドとを遅延し、且つ、前記遅延されたライブフィールドと、前記第１の遅延されたノイズリダクション済ライブフィールドと、第２の遅延されたノイズリダクション済ライブフィールドと、第３の遅延されたノイズリダクション済ライブフィールドとを供給する手段と、
    デインターレース出力を供給するべく、前記第１のノイズリダクション済ライブフィールドと、前記第１の遅延されたノイズリダクション済ライブフィールドと、前記第２のノイズリダクション済ライブフィールドと、前記第２の遅延されたノイズリダクション済ライブフィールドと、前記第３のノイズリダクション済ライブフィールドと、前記第３の遅延されたノイズリダクション済ライブフィールドとを処理する手段と
    を備える、共有メモリビデオ処理システムにおいて複数のフィールドラインを処理する装置。
57. 前記バッファリング手段はさらに、前記第２のノイズリダクション済ライブフィールドを格納する手段と、以前に格納された内容を第１のバッファ手段から第２のバッファ手段に移す手段とを有する
    請求項５６に記載の装置。
58. 前記以前に格納された内容は前記第３のノイズリダクション済ライブフィールドを含む
    請求項５７に記載の装置。
59. 前記第１のノイズリダクション済ライブフィールドは前記第２のバッファ手段の以前に格納された内容を含む
    請求項５８に記載の装置。
60. 前記遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、前記第３の遅延されたノイズリダクション済ライブフィールドはそれぞれ、前記ライブフィールド、前記第１のノイズリダクション済ライブフィールド、前記第２のノイズリダクション済ライブフィールド、前記第３のノイズリダクション済ライブフィールドを少なくとも１つの時間間隔だけ遅延させたものに対応する
    請求項５６に記載の装置。
61. 前記遅延されたライブフィールド、前記第１の遅延されたノイズリダクション済ライブフィールド、前記第２の遅延されたノイズリダクション済ライブフィールド、前記第３の遅延されたノイズリダクション済ライブフィールドはそれぞれ、少なくとも１つの時間間隔だけさらに遅延される
    請求項６０に記載の装置。
62. 前記さらに遅延されたライブフィールド、前記さらに遅延された第１のノイズリダクション済ライブフィールド、前記さらに遅延された第２のノイズリダクション済ライブフィールド、前記さらに遅延された第３のノイズリダクション済ライブフィールドを受け取る手段
    をさらに備える、請求項６１に記載の装置。
63. 前記複数のバッファリングされたノイズリダクション済ライブフィールドのうち少なくとも１つに対するアクセスを共有する手段
    をさらに備える、請求項５６に記載の装置。
64. 共有メモリビデオ処理システムを動作させる装置であって、
    前記システムは、ライブビデオフィールドと、１回遅延されたノイズリダクション済ビデオフィールドと、２回遅延されたノイズリダクション済ビデオフィールドとを含む少なくとも３つの連続するビデオフィールドを処理し、
    前記２回遅延されたノイズリダクション済ビデオフィールドを第１の共有フィールドバッファ手段に格納する手段と、
    ノイズリダクション済ライブビデオフィールドを供給するべく前記ライブビデオフィールドと前記２回遅延されたノイズリダクション済ビデオフィールドとを処理する手段と、
    ノイズリダクション済デインターレース出力ビデオフィールドを供給するべく、前記ノイズリダクション済ライブビデオフィールドと、前記１回遅延されたノイズリダクション済ビデオフィールドと、前記２回遅延されたノイズリダクション済ビデオフィールドとを処理する手段と
    を備える装置。
65. 前記ライブフィールドを受け取る手段と、
    前記２回遅延されたノイズリダクション済ビデオフィールドを、第２の共有フィールドバッファから前記第１の共有フィールドバッファ手段へと移す手段と、
    前記１回遅延されたノイズリダクション済ビデオフィールドを供給するべく、前記ノイズリダクション済ライブビデオフィールドを前記第２の共有フィールドバッファ手段に格納する手段と
    をさらに備える、請求項６４に記載の装置。
66. 前記２回遅延されたノイズリダクション済ライブフィールドに対してノイズリダクション処理とデインターレース処理とを実行する手段
    をさらに備える、請求項６５に記載の装置。
67. 書き込みポートと、２つの読み出しポートと、前記第１の共有フィールドバッファ手段と前記第２の共有フィールドバッファ手段とを有するメモリデバイスを制御する手段
    をさらに備える、請求項６５に記載の装置。
68. 複数のライブフィールドと複数のノイズリダクション済ライブフィールドとを処理する手段と、
    前記複数のライブフィールドのうち少なくとも１つと前記複数のノイズリダクション済ライブフィールドのうち少なくとも１つとを遅延させる手段と、
    前記複数のライブフィールドおよび前記複数のノイズリダクション済ライブフィールドと共に、前記少なくとも１つの遅延されたライブフィールドと前記少なくとも１つの遅延されたノイズリダクション済ライブフィールドとを処理する手段と
    を備える、共有メモリビデオ処理システムを動作させる装置。
69. メモリデバイス手段の第１の部分から１回遅延されたノイズリダクション済ライブフィールドを読み出す手段と、
    前記メモリデバイス手段の前記第１の部分にノイズリダクション済ライブフィールドを格納する手段と、
    前記メモリデバイス手段の第２の部分から２回遅延されたノイズリダクション済ライブフィールドを読み出す手段と、
    前記１回遅延されたノイズリダクション済ライブフィールドおよび前記２回遅延されたノイズリダクション済ライブフィールドをさらに遅延させる手段と
    をさらに備える、請求項６８に記載の装置。
70. 前記少なくとも１つのライブフィールドと、前記少なくとも１つの遅延されたライブフィールドインターバルと、前記２回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドとに対してノイズリダクション処理を実行する手段
    をさらに備える、請求項６９に記載の装置。
71. 前記少なくとも１つのノイズリダクション済ライブフィールドと、前記１回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された１回遅延されたノイズリダクション済ライブフィールドと、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドとに対してデインターレース処理を実行する手段
    をさらに備える、請求項７０に記載の装置。
72. 前記ノイズリダクション処理および前記デインターレース処理において、前記さらに遅延された２回遅延されたノイズリダクション済ライブフィールドを共有する手段
    をさらに備える、請求項７１に記載の装置。

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