JP2009534782A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2009534782A5 JP2009534782A5 JP2009507217A JP2009507217A JP2009534782A5 JP 2009534782 A5 JP2009534782 A5 JP 2009534782A5 JP 2009507217 A JP2009507217 A JP 2009507217A JP 2009507217 A JP2009507217 A JP 2009507217A JP 2009534782 A5 JP2009534782 A5 JP 2009534782A5
- Authority
- JP
- Japan
- Prior art keywords
- current
- memory
- sense amplifier
- module
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Description
【書類名】明細書
【発明の名称】メモリ回路およびメモリ素子の感知方法
【技術分野】
【0001】
本発明は、メモリ回路に関する。
【0002】
本発明は、さらに、メモリ素子の感知方法に関する。
【背景技術】
【0003】
典型的なメモリ回路はビット線とワード線により形成されるマトリクスに配列された多数のメモリ素子を有する。単独のメモリ素子は、ワード線を動作させ、メモリ素子に結合しているビット線を感知することにより選択することができる。セルの状態はビット線により導通される電流またはビット線における電圧を感知することに決定される。これとともに、ビット線は、ビット線によって導通される電流またはビット線で測定される電圧に影響する固有キャパシタンスを有しているということを考慮すべきである。ビット線によって導通される電流は、選択したメモリ素子によって導通される電流の他に、帯電電流がある。したがって、この帯電電流もビット線における電圧に影響を与える。この寄生効果は感知プロセスを遅らせる。
【0004】
セル電流を帯電電流から区別するために、ビット線に供給される電流が少なくともメモリ素子の基準レベル以下に減少するまで、ビット線を帯電状態にする必要がある。ビット線は大型キャパシタに等価であり、またセンス増幅器とメモリ素子との間におけるパスゲートは抵抗として作用するので、帯電曲線は指数関数(RC曲線)になる。メモリ素子が導通状態の場合、帯電曲線の漸近値は、メモリ素子が非導通状態である場合よりも低くなる。ビット線における電圧が感知開始後のある時点で、閾値電圧を超える場合、メモリ素子が高インピーダンス状態であると決定できる。その時点で電圧が閾値電圧を超えない場合、メモリ素子は低インピーダンス状態であると決定できる。閾値電圧は、低インピーダンス状態に関連する漸近値に等しい、または低インピーダンス状態および高インピーダンス状態のそれぞれの漸近値間における値を有する。
【特許文献1】米国特許第5,200,924号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、感知プロセスを迅速化することにある。
【発明を解決するための手段】
【0006】
本発明によるメモリ回路においては、請求項1に記載したように、第3モジュールを、切替えデバイスのメモリ素子に結合した側に結合する。第1モジュールにより供給される第1電流と組み合わさるよう、第3モジュールによりシンクされる第3電流は、メモリセルの導通状態あるいは非導通状態のための帯電曲線の漸近値を変化する。この変化により、閾値を超えているか否かが、より早い時点で決定できる。
【0007】
対応する方法を請求項3に記載する。
【発明の効果】
【0008】
特許文献1(米国特許第5,200,924号)の図4に記載されているように、メモリ回路はで既知であり、このメモリ回路は、SRAMセルと、第1および第2の電流源と、カラム選択信号により制御される選択素子と、感知電圧により制御される感知トランジスタとを有する。第1電流源は、ダイオードを介して選択素子の第1側に結合する。メモリ素子も、選択素子の第1側に結合する。感知トランジスタの第1主端子を選択素子の第1側に結合する。感知トランジスタの第2主端子を電源レールに結合する。第2電流源は、選択素子における第2側に結合する。第1電流源は、選択されなければ、言い換えれば、選択素子が導通状態でないならば、ビット線は帯電状態を維持する。選択素子有効状態にされれば、ビット線は第2電流源により急速放電される。放電過程で、第1電流源により供給される電流、感知トランジスタにより供給される電流、またはメモリセル(メモリセルの状態に基づく)により供給される電流が、第2電流源によりシンクされる電流を補償する。特許文献1の図3で示されているように、その測定値によれば漸近電圧BH ,BSLは変化しないが、単にビット線の放電速度が変化するだけである。これとは逆に、本発明では放電曲線の漸近値が変化する。
【発明を実施するための最良の形態】
【0009】
従属請求項2は本発明の好適な実施形態を記載している。この実施形態においては、センス増幅器は、このセンス増幅器の入力における電圧を所定値に制限するフィードバック素子を有するものとする。この構成により、ビット線における電圧を制限し、これにより、回路を比較的高電圧で駆動する場合でもメモリ素子を保護する作用を行う。
【0010】
本発明のこれらおよび他の態様を図面につきより詳細に説明する。
【実施例1】
【0011】
図1は、本発明によるメモリ回路の第1実施例を示す。説明を分かり易くするため、1個のメモリ素子のみを示すが、典型的なメモリ回路は、ビット線およびワード線のマトリクスに配列した複数個のメモリ素子を有していることを理解されたい。同様に説明を分かり易くするために、これらメモリ素子を、通常、メモリ回路に設けたものを示すが、メモリ回路は本発明にとって必須要件ではなく、本発明としては例えばアドレス復号化回路、エンコード誤り符号化/復号化回路もあるが、これらは示さない。このような素子は一般的な知識に基づいて、技術者ならば容易に設計できる。
【0012】
図示のメモリ回路はメモリ素子を有し、トランジスタT1の形式で図式的に示す。メモリ素子は、低インピーダンス状態または高インピーダンス状態を有し、例えばそれぞれ論理値「1」または「0」で表す。メモリ回路は、この状態を感知するセンス増幅器SAを有する。
【0013】
メモリ回路は、さらに、パスゲートとも称される切替えデバイスT2、を有し、このセンス増幅器SAを選択的にメモリ素子T1に結合する。切替えデバイスは、デコーダ、例えばカラムデコーダによって制御することができる。
【0014】
センス増幅器SAは、最大値Iref+Ibiasに制限される第1電流を供給する電流源CS1を有する第1モジュールM1と、トランジスタT3の形式とした電流レギュレータを有する第2モジュールM2とを備える。メモリ回路は、切替えデバイスT2のメモリ素子T1に結合した側で第3電流Ibiasをシンクさせる第3モジュールCS2を備える。図1は、さらに図式的にビット線寄生キャパシタンスCbを示す。
【0015】
図示の実施例では、センス増幅器は、センス増幅器SAの入力側に結合する入力と、トランジスタT3により形成した制御ゲート電流レギュレータに結合した出力とを有するインバーターINVの形式としたフィードバック素子を有する。この出力は、さらに、電流源CS1に直列接続したトランジスタT4によって形成した他の電流調整素子の制御電極に結合する。
【0016】
本発明によるメモリ回路の動作を、以下に図2aおよび図2bにつき説明する。まず図2aにつき説明すると、第3モジュールCS2によって供給されるバイアス電流Ibiasが0(ゼロ)に等しく、電流源CS1は単に基準成分である基準電流Irefのみを供給すると仮定する。基準電流Irefは、例えば導通状態のメモリセルT1により導通される電流の一部、例えば、この導通電流の50%である。ある実施例では、導通状態のメモリセルT1に導通される電流Icellは20μAであり、基準電流Irefは10μAである。
【0017】
図2aでは、曲線Vin1およびVout1は、それぞれ、メモリセルT1が導通状態にあるときの、センス増幅器SAの入力および出力における電圧を示す。曲線Vin0およびVout0は、それぞれ、メモリセルが非導通状態であるときの、センス増幅器SAの入力および出力における電圧を示す。
【0018】
まず、メモリセルT1が導通状態にあるケースを考慮する。ビット線に供給される電流は、一部を電流IcellとしてメモリセルT1に導通し、また一部がビット線をIchargeで帯電する。感知開始時に、切替えデバイスT2は、例えばワード線ドライバによって導通状態に制御される。初期には、センス増幅器SAの入力における電圧Vinは低い。それに応じて、フィードバック素子INVは比較的高い制御電圧を供給し、トランジスタT3,T4のゲートを制御する。第1モジュールのT4は、第2モジュールのトランジスタT3に比べ、比較的幅の広いチャネルを有するが、第2モジュールのトランジスタT3により供給される電流は、第1モジュールにより供給される電流が電流源CS1により基準電流Irefに制限されているため、比較的多い。望ましくは、トランジスタT4とT3の幅の比率は2〜5、例えば4である。この感知段階では、ビット線は第2モジュールM2、T3によって供給される比較的大きな電流により主に帯電される。そのため、センス増幅器SAの入力における電圧は増加する。それに応じて、フィードバック素子INVにより供給される制御電圧Vcは低下する。この結果、第1および第2のモジュールにおけるトランジスタT4およびT3よって形成される電流調整素子の導通性は減少する。この感知段階で、第1モジュールM1により供給される電流はもはや電流源CS1によって制限されないが、第1モジュールM1の電流調整素子T4により制限される。第2モジュールM2により供給される電流はトランジスタT4およびT3のチャネル幅の比率に比例して低くなる。電圧Vin1、Vout1はそれぞれ漸近値Vin1inf、Vout1infに近づく。結果として、第2モジュールM2は、感知第1段階時における制御されたビット線帯電デバイスとして作用する。第1モジュールは、ビット線キャパシタンスを第2段階で感知出力から分離するデバイスとして作用し、モジュールM1は、全体としてコンパレータとして機能し、感知電流を基準電流に比較する。
【0019】
メモリセルが非導通状態のとき、センス増幅器SAにより供給される電流は帯電電流Ichargeと等しい。センス増幅器SAの入力で感知されるビット線の電圧Vinは、ほぼ非導通状態において、フィードバック素子がモジュールM1,M2の電流調整素子T4,T3を制御するまで、高レベルに上昇する。出力電圧Vout0は供給電圧Vddに近づく。
【0020】
メモリセルの状態は出力電圧Voutを閾値Vtと比較することによって決定できる。決定時点Tdで出力電圧Voutが閾値Vtを越えるならば、メモリセルは非導通状態であると確定できる。決定時点Tdで出力電圧Voutが閾値Vtを越えないならば、メモリセルは導通状態であると確定できる。
【0021】
決定時点は、メモリセルが非導通状態のとき、通常出力電圧が閾値Vt以上に十分増加し、信頼性のある感知がなされる時点を選択しなければいけない。上述のメモリ回路の例では、信頼性のある感知は、閾値レベルが0.58Vのとき決定時点Td=112ナノ秒とすることが考えられる。この時点で、センス増幅器SAの出力における電圧Voutが、閾値電圧から十分逸脱した値をとるとき、信頼性の高い検出となる。
【0022】
本発明によればメモリ回路は、切替えデバイスT2のメモリ素子T1に結合している側で第3電流Ibiasをシンクする、第3モジュールCS2を有する。バイアス電流Ibiasの値は、例えば基準電流の値の1〜5倍である。モジュールM1により供給される電流は、基準電流Irefおよびこの第3電流Ibiasの合計値に等しい値に制限される。第1モジュールM1に付加的に供給され、また第2モジュールCS2によりシンクされる、この付加的電流に起因して、図2bに示されるように、メモリ回路の設定ポイントは変化する。この図中で、曲線Vin0およびVout0は、それぞれメモリセルT1が非導通状態でのセンス増幅器SAの入力および出力における電圧を示す。曲線Vin1およびVout1は、それぞれメモリセルT1が導通状態でのセンス増幅器SAの入力および出力における電圧を示す。この図から、付加的に供給され、またシンクされる電流に起因して、センス増幅器SAの入力で測定されるビット線電圧Vinの漸近値が、メモリセルが導通状態および非導通状態の双方で減少するのが分かる。漸近値が減少するとき、信頼性のある検出を行うことができる時点は早くなる。驚くべきことに、メモリセルの導通状態および非導通状態におけるビット線電圧Vin0とVin1との間の差が減少するとともに、センス増幅器の出力で測定される電圧Voutは、付加的に供給される電流Ibiasがないメモリ構成よりも、非導通状態の場合、より急激に漸近値に近づく。バイアス電流を20μA、すなわち基準電流Irefの2倍とした実施例では、信頼性のある検出は、閾値Vt=0.60Vを用いてTd=77ナノ秒とすることができる。当業者は、バイアス電流Ibias値を、低すぎない、例えば基準電流Irefより低くしないようにすること考慮して、選択することができる。そうしない場合、決定時点を大幅に短縮すべきでない。他方、電流源の値は高くし過ぎない、例えば制御源の値の10倍よりも大きくすべきではない。なぜなら、このようにすることは、電流源CS1により供給される電流値と第1モジュールM1により供給される付加電流との間の差を最小限にするために高価な対策が必要となるからである。
【0023】
本発明のメモリ回路における他の実施例を図3につき説明する。この実施例は、とくに、より低い電圧域に適している。この実施例においては、フィードバック素子を省いている。その代わりに、分圧器R1,R2により、電流調整素子T3,T4の制御入力に固定の基準電圧を供給する。感知手順の開始時に、センス増幅器SAの第1および第2のモジュールM1,M2は、ともにビット線に電流を供給する。感知の第1段階では、モジュールM2により供給される電流は、モジュールM1により供給される電流より大きい。それは後者からもたらされる電流は電流源CS1により制限されているからである。ビット線が帯電する結果、センス増幅器SAの入力における電圧Vinは徐々に増加する。Vinが増加することにより、Vc−Vin間の電圧差は減少する。結果として、電流レギュレータの導通性が減少する。感知第1段階に続く感知の第2段階では、電流レギュレータの導通性は、電流源CS1がもはやモジュールM1の制限要因にならない程度に減少する。モジュールM1,M2は、電流レギュレータのチャネルの幅に基づいて相関する電流を供給する。センス増幅器の入力における電圧Vinは、メモリ素子の導通状態および非導通状態に基づく漸近値に近づく。この実施例においても、第1モジュールM1により付加的に供給され、また第3モジュールCS2によりシンクされるバイアス電流は、漸近値をシフトすることになる。その結果、メモリセルT1の状態に関する信頼性のある検出を、より早い時点で行うことができる。
【0024】
当業者にとっては、多くの変更例が可能であることは明らかである。切替え素子および電流制御素子は、異なるタイプ、例えば、異なる導通型を使用することができる。好適には、低電力消費の観点から、切替え素子および電流制御素子をMOS FETとする。代案として、バイポーラデバイスまたは他のデバイスを使用することができる。電流および電圧の極性は逆転させることができる。本発明は、とくにNANDフラッシュメモリに適しているが、本発明は他のタイプの抵抗型メモリ、例えばMRAMや相変化RAMにも適用できる。
【0025】
本発明は、単に2個のメモリ状態を有するメモリに限定するものではなく、多重レベルタイプのメモリ、例えば、メモリセルの抵抗性が4個のレベルから選択されるメモリにも適用することができる。
【0026】
本発明の保護範囲は本明細書に記載した実施例に限定されるものではないことに注意されたい。システムの一部はそのハードウェア、ソフトウェアまたはこれらの組み合わせで実施することができる。いずれにせよ、本発明の保護範囲は、特許請求の範囲における参照符号によって限定されない。用語「有する/備える(comprising)」は特許請求の範囲で言及しているもの意外を除外するわけではない。素子に先行する冠詞「a(n)」は複数のこれらの素子を除外するものではない。本発明の各部分をなす手段は、専用ハードウェアまたはプログラムした汎用プロセッサの形式で実装することができる。本発明は、各新特徴または特徴の組み合わせに存在する。
【図面の簡単な説明】
【0027】
【図1】本発明の第1実施例を示す。
【図2a】本発明によらない実施例における種々の信号を示す。
【図2b】図1に示す本発明による実施例における種々の信号を示す。
【図3】本発明の第2実施例を示す。
【発明の名称】メモリ回路およびメモリ素子の感知方法
【技術分野】
【0001】
本発明は、メモリ回路に関する。
【0002】
本発明は、さらに、メモリ素子の感知方法に関する。
【背景技術】
【0003】
典型的なメモリ回路はビット線とワード線により形成されるマトリクスに配列された多数のメモリ素子を有する。単独のメモリ素子は、ワード線を動作させ、メモリ素子に結合しているビット線を感知することにより選択することができる。セルの状態はビット線により導通される電流またはビット線における電圧を感知することに決定される。これとともに、ビット線は、ビット線によって導通される電流またはビット線で測定される電圧に影響する固有キャパシタンスを有しているということを考慮すべきである。ビット線によって導通される電流は、選択したメモリ素子によって導通される電流の他に、帯電電流がある。したがって、この帯電電流もビット線における電圧に影響を与える。この寄生効果は感知プロセスを遅らせる。
【0004】
セル電流を帯電電流から区別するために、ビット線に供給される電流が少なくともメモリ素子の基準レベル以下に減少するまで、ビット線を帯電状態にする必要がある。ビット線は大型キャパシタに等価であり、またセンス増幅器とメモリ素子との間におけるパスゲートは抵抗として作用するので、帯電曲線は指数関数(RC曲線)になる。メモリ素子が導通状態の場合、帯電曲線の漸近値は、メモリ素子が非導通状態である場合よりも低くなる。ビット線における電圧が感知開始後のある時点で、閾値電圧を超える場合、メモリ素子が高インピーダンス状態であると決定できる。その時点で電圧が閾値電圧を超えない場合、メモリ素子は低インピーダンス状態であると決定できる。閾値電圧は、低インピーダンス状態に関連する漸近値に等しい、または低インピーダンス状態および高インピーダンス状態のそれぞれの漸近値間における値を有する。
【特許文献1】米国特許第5,200,924号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、感知プロセスを迅速化することにある。
【発明を解決するための手段】
【0006】
本発明によるメモリ回路においては、請求項1に記載したように、第3モジュールを、切替えデバイスのメモリ素子に結合した側に結合する。第1モジュールにより供給される第1電流と組み合わさるよう、第3モジュールによりシンクされる第3電流は、メモリセルの導通状態あるいは非導通状態のための帯電曲線の漸近値を変化する。この変化により、閾値を超えているか否かが、より早い時点で決定できる。
【0007】
対応する方法を請求項3に記載する。
【発明の効果】
【0008】
特許文献1(米国特許第5,200,924号)の図4に記載されているように、メモリ回路はで既知であり、このメモリ回路は、SRAMセルと、第1および第2の電流源と、カラム選択信号により制御される選択素子と、感知電圧により制御される感知トランジスタとを有する。第1電流源は、ダイオードを介して選択素子の第1側に結合する。メモリ素子も、選択素子の第1側に結合する。感知トランジスタの第1主端子を選択素子の第1側に結合する。感知トランジスタの第2主端子を電源レールに結合する。第2電流源は、選択素子における第2側に結合する。第1電流源は、選択されなければ、言い換えれば、選択素子が導通状態でないならば、ビット線は帯電状態を維持する。選択素子有効状態にされれば、ビット線は第2電流源により急速放電される。放電過程で、第1電流源により供給される電流、感知トランジスタにより供給される電流、またはメモリセル(メモリセルの状態に基づく)により供給される電流が、第2電流源によりシンクされる電流を補償する。特許文献1の図3で示されているように、その測定値によれば漸近電圧BH ,BSLは変化しないが、単にビット線の放電速度が変化するだけである。これとは逆に、本発明では放電曲線の漸近値が変化する。
【発明を実施するための最良の形態】
【0009】
従属請求項2は本発明の好適な実施形態を記載している。この実施形態においては、センス増幅器は、このセンス増幅器の入力における電圧を所定値に制限するフィードバック素子を有するものとする。この構成により、ビット線における電圧を制限し、これにより、回路を比較的高電圧で駆動する場合でもメモリ素子を保護する作用を行う。
【0010】
本発明のこれらおよび他の態様を図面につきより詳細に説明する。
【実施例1】
【0011】
図1は、本発明によるメモリ回路の第1実施例を示す。説明を分かり易くするため、1個のメモリ素子のみを示すが、典型的なメモリ回路は、ビット線およびワード線のマトリクスに配列した複数個のメモリ素子を有していることを理解されたい。同様に説明を分かり易くするために、これらメモリ素子を、通常、メモリ回路に設けたものを示すが、メモリ回路は本発明にとって必須要件ではなく、本発明としては例えばアドレス復号化回路、エンコード誤り符号化/復号化回路もあるが、これらは示さない。このような素子は一般的な知識に基づいて、技術者ならば容易に設計できる。
【0012】
図示のメモリ回路はメモリ素子を有し、トランジスタT1の形式で図式的に示す。メモリ素子は、低インピーダンス状態または高インピーダンス状態を有し、例えばそれぞれ論理値「1」または「0」で表す。メモリ回路は、この状態を感知するセンス増幅器SAを有する。
【0013】
メモリ回路は、さらに、パスゲートとも称される切替えデバイスT2、を有し、このセンス増幅器SAを選択的にメモリ素子T1に結合する。切替えデバイスは、デコーダ、例えばカラムデコーダによって制御することができる。
【0014】
センス増幅器SAは、最大値Iref+Ibiasに制限される第1電流を供給する電流源CS1を有する第1モジュールM1と、トランジスタT3の形式とした電流レギュレータを有する第2モジュールM2とを備える。メモリ回路は、切替えデバイスT2のメモリ素子T1に結合した側で第3電流Ibiasをシンクさせる第3モジュールCS2を備える。図1は、さらに図式的にビット線寄生キャパシタンスCbを示す。
【0015】
図示の実施例では、センス増幅器は、センス増幅器SAの入力側に結合する入力と、トランジスタT3により形成した制御ゲート電流レギュレータに結合した出力とを有するインバーターINVの形式としたフィードバック素子を有する。この出力は、さらに、電流源CS1に直列接続したトランジスタT4によって形成した他の電流調整素子の制御電極に結合する。
【0016】
本発明によるメモリ回路の動作を、以下に図2aおよび図2bにつき説明する。まず図2aにつき説明すると、第3モジュールCS2によって供給されるバイアス電流Ibiasが0(ゼロ)に等しく、電流源CS1は単に基準成分である基準電流Irefのみを供給すると仮定する。基準電流Irefは、例えば導通状態のメモリセルT1により導通される電流の一部、例えば、この導通電流の50%である。ある実施例では、導通状態のメモリセルT1に導通される電流Icellは20μAであり、基準電流Irefは10μAである。
【0017】
図2aでは、曲線Vin1およびVout1は、それぞれ、メモリセルT1が導通状態にあるときの、センス増幅器SAの入力および出力における電圧を示す。曲線Vin0およびVout0は、それぞれ、メモリセルが非導通状態であるときの、センス増幅器SAの入力および出力における電圧を示す。
【0018】
まず、メモリセルT1が導通状態にあるケースを考慮する。ビット線に供給される電流は、一部を電流IcellとしてメモリセルT1に導通し、また一部がビット線をIchargeで帯電する。感知開始時に、切替えデバイスT2は、例えばワード線ドライバによって導通状態に制御される。初期には、センス増幅器SAの入力における電圧Vinは低い。それに応じて、フィードバック素子INVは比較的高い制御電圧を供給し、トランジスタT3,T4のゲートを制御する。第1モジュールのT4は、第2モジュールのトランジスタT3に比べ、比較的幅の広いチャネルを有するが、第2モジュールのトランジスタT3により供給される電流は、第1モジュールにより供給される電流が電流源CS1により基準電流Irefに制限されているため、比較的多い。望ましくは、トランジスタT4とT3の幅の比率は2〜5、例えば4である。この感知段階では、ビット線は第2モジュールM2、T3によって供給される比較的大きな電流により主に帯電される。そのため、センス増幅器SAの入力における電圧は増加する。それに応じて、フィードバック素子INVにより供給される制御電圧Vcは低下する。この結果、第1および第2のモジュールにおけるトランジスタT4およびT3よって形成される電流調整素子の導通性は減少する。この感知段階で、第1モジュールM1により供給される電流はもはや電流源CS1によって制限されないが、第1モジュールM1の電流調整素子T4により制限される。第2モジュールM2により供給される電流はトランジスタT4およびT3のチャネル幅の比率に比例して低くなる。電圧Vin1、Vout1はそれぞれ漸近値Vin1inf、Vout1infに近づく。結果として、第2モジュールM2は、感知第1段階時における制御されたビット線帯電デバイスとして作用する。第1モジュールは、ビット線キャパシタンスを第2段階で感知出力から分離するデバイスとして作用し、モジュールM1は、全体としてコンパレータとして機能し、感知電流を基準電流に比較する。
【0019】
メモリセルが非導通状態のとき、センス増幅器SAにより供給される電流は帯電電流Ichargeと等しい。センス増幅器SAの入力で感知されるビット線の電圧Vinは、ほぼ非導通状態において、フィードバック素子がモジュールM1,M2の電流調整素子T4,T3を制御するまで、高レベルに上昇する。出力電圧Vout0は供給電圧Vddに近づく。
【0020】
メモリセルの状態は出力電圧Voutを閾値Vtと比較することによって決定できる。決定時点Tdで出力電圧Voutが閾値Vtを越えるならば、メモリセルは非導通状態であると確定できる。決定時点Tdで出力電圧Voutが閾値Vtを越えないならば、メモリセルは導通状態であると確定できる。
【0021】
決定時点は、メモリセルが非導通状態のとき、通常出力電圧が閾値Vt以上に十分増加し、信頼性のある感知がなされる時点を選択しなければいけない。上述のメモリ回路の例では、信頼性のある感知は、閾値レベルが0.58Vのとき決定時点Td=112ナノ秒とすることが考えられる。この時点で、センス増幅器SAの出力における電圧Voutが、閾値電圧から十分逸脱した値をとるとき、信頼性の高い検出となる。
【0022】
本発明によればメモリ回路は、切替えデバイスT2のメモリ素子T1に結合している側で第3電流Ibiasをシンクする、第3モジュールCS2を有する。バイアス電流Ibiasの値は、例えば基準電流の値の1〜5倍である。モジュールM1により供給される電流は、基準電流Irefおよびこの第3電流Ibiasの合計値に等しい値に制限される。第1モジュールM1に付加的に供給され、また第2モジュールCS2によりシンクされる、この付加的電流に起因して、図2bに示されるように、メモリ回路の設定ポイントは変化する。この図中で、曲線Vin0およびVout0は、それぞれメモリセルT1が非導通状態でのセンス増幅器SAの入力および出力における電圧を示す。曲線Vin1およびVout1は、それぞれメモリセルT1が導通状態でのセンス増幅器SAの入力および出力における電圧を示す。この図から、付加的に供給され、またシンクされる電流に起因して、センス増幅器SAの入力で測定されるビット線電圧Vinの漸近値が、メモリセルが導通状態および非導通状態の双方で減少するのが分かる。漸近値が減少するとき、信頼性のある検出を行うことができる時点は早くなる。驚くべきことに、メモリセルの導通状態および非導通状態におけるビット線電圧Vin0とVin1との間の差が減少するとともに、センス増幅器の出力で測定される電圧Voutは、付加的に供給される電流Ibiasがないメモリ構成よりも、非導通状態の場合、より急激に漸近値に近づく。バイアス電流を20μA、すなわち基準電流Irefの2倍とした実施例では、信頼性のある検出は、閾値Vt=0.60Vを用いてTd=77ナノ秒とすることができる。当業者は、バイアス電流Ibias値を、低すぎない、例えば基準電流Irefより低くしないようにすること考慮して、選択することができる。そうしない場合、決定時点を大幅に短縮すべきでない。他方、電流源の値は高くし過ぎない、例えば制御源の値の10倍よりも大きくすべきではない。なぜなら、このようにすることは、電流源CS1により供給される電流値と第1モジュールM1により供給される付加電流との間の差を最小限にするために高価な対策が必要となるからである。
【0023】
本発明のメモリ回路における他の実施例を図3につき説明する。この実施例は、とくに、より低い電圧域に適している。この実施例においては、フィードバック素子を省いている。その代わりに、分圧器R1,R2により、電流調整素子T3,T4の制御入力に固定の基準電圧を供給する。感知手順の開始時に、センス増幅器SAの第1および第2のモジュールM1,M2は、ともにビット線に電流を供給する。感知の第1段階では、モジュールM2により供給される電流は、モジュールM1により供給される電流より大きい。それは後者からもたらされる電流は電流源CS1により制限されているからである。ビット線が帯電する結果、センス増幅器SAの入力における電圧Vinは徐々に増加する。Vinが増加することにより、Vc−Vin間の電圧差は減少する。結果として、電流レギュレータの導通性が減少する。感知第1段階に続く感知の第2段階では、電流レギュレータの導通性は、電流源CS1がもはやモジュールM1の制限要因にならない程度に減少する。モジュールM1,M2は、電流レギュレータのチャネルの幅に基づいて相関する電流を供給する。センス増幅器の入力における電圧Vinは、メモリ素子の導通状態および非導通状態に基づく漸近値に近づく。この実施例においても、第1モジュールM1により付加的に供給され、また第3モジュールCS2によりシンクされるバイアス電流は、漸近値をシフトすることになる。その結果、メモリセルT1の状態に関する信頼性のある検出を、より早い時点で行うことができる。
【0024】
当業者にとっては、多くの変更例が可能であることは明らかである。切替え素子および電流制御素子は、異なるタイプ、例えば、異なる導通型を使用することができる。好適には、低電力消費の観点から、切替え素子および電流制御素子をMOS FETとする。代案として、バイポーラデバイスまたは他のデバイスを使用することができる。電流および電圧の極性は逆転させることができる。本発明は、とくにNANDフラッシュメモリに適しているが、本発明は他のタイプの抵抗型メモリ、例えばMRAMや相変化RAMにも適用できる。
【0025】
本発明は、単に2個のメモリ状態を有するメモリに限定するものではなく、多重レベルタイプのメモリ、例えば、メモリセルの抵抗性が4個のレベルから選択されるメモリにも適用することができる。
【0026】
本発明の保護範囲は本明細書に記載した実施例に限定されるものではないことに注意されたい。システムの一部はそのハードウェア、ソフトウェアまたはこれらの組み合わせで実施することができる。いずれにせよ、本発明の保護範囲は、特許請求の範囲における参照符号によって限定されない。用語「有する/備える(comprising)」は特許請求の範囲で言及しているもの意外を除外するわけではない。素子に先行する冠詞「a(n)」は複数のこれらの素子を除外するものではない。本発明の各部分をなす手段は、専用ハードウェアまたはプログラムした汎用プロセッサの形式で実装することができる。本発明は、各新特徴または特徴の組み合わせに存在する。
【図面の簡単な説明】
【0027】
【図1】本発明の第1実施例を示す。
【図2a】本発明によらない実施例における種々の信号を示す。
【図2b】図1に示す本発明による実施例における種々の信号を示す。
【図3】本発明の第2実施例を示す。
Claims (3)
- 少なくとも1個のメモリ素子と、
このメモリ素子の状態を感知するセンス増幅器と、
このセンス増幅器を前記メモリ素子に選択的に結合する切替えデバイスと
を備えるメモリ回路であって、
前記センス増幅器は、基準電流とバイアス電流との組み合わせの最大値に制限される第1電流を供給する第1モジュールと、第2電流であって、感知動作開始時における前記最大値よりも高い値から、感知動作終了時に前記最大値より低い値に減少する、該第2電流を供給する第2モジュールとを備え、また、前記メモリ回路は、切替えデバイスの前記メモリ素子に結合した側で、前記バイアス電流である第3電流をシンクさせる第3モジュールを有するものとした、メモリ回路。 - 請求項1に記載のメモリ回路において、前記センス増幅器は、このセンス増幅器の入力における電圧を所定値に制限するフィードバック素子を有するものとしたメモリ回路。
- センス増幅器を有するメモリセルを感知する方法であり、前記センス増幅器およびメモリセルを、それぞれ切替えデバイスの一方の第1側および他方の第2側に結合するものとした該感知方法において、
切替えデバイスを閉じるステップと、
切替えデバイスの前記第1側に第1電流および第2電流を供給するステップであって、前記第1電流を基準電流とバイアス電流との組み合わせの最大値に制限し、前記第2電流を、感知動作開始時に前記最大値よりも高い値から、感知動作終了時に前記最大値より低い値に減少するものとした、該第1および第2の電流を供給するステップと、
切替えデバイスの前記メモリ回路に結合した側で、前記バイアス電流としての第3電流をシンクさせるステップと
を有することを特徴とするメモリセル感知方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP06112988 | 2006-04-24 | ||
PCT/IB2007/051414 WO2007122564A2 (en) | 2006-04-24 | 2007-04-19 | Memory circuit and method for sensing a memory element |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009534782A JP2009534782A (ja) | 2009-09-24 |
JP2009534782A5 true JP2009534782A5 (ja) | 2012-02-02 |
Family
ID=38521719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009507217A Pending JP2009534782A (ja) | 2006-04-24 | 2007-04-19 | メモリ回路およびメモリ素子の感知方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7936618B2 (ja) |
EP (1) | EP2013882B1 (ja) |
JP (1) | JP2009534782A (ja) |
CN (1) | CN101427320B (ja) |
WO (1) | WO2007122564A2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10056141B2 (en) | 2014-07-30 | 2018-08-21 | Hewlett Packard Enterprise Development Lp | Current behavior of elements |
US9595304B1 (en) | 2015-12-04 | 2017-03-14 | International Business Machines Corporation | Current-mode sense amplifier |
US9792984B1 (en) * | 2016-10-27 | 2017-10-17 | Arm Ltd. | Method, system and device for non-volatile memory device operation |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5974664A (ja) * | 1982-10-22 | 1984-04-27 | Hitachi Ltd | バイポ−ラ型ram |
JPS6028098A (ja) * | 1983-07-25 | 1985-02-13 | Hitachi Ltd | メモリ読出し回路 |
JPS62285297A (ja) * | 1986-06-02 | 1987-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0727718B2 (ja) * | 1988-02-19 | 1995-03-29 | 日本電気株式会社 | センス回路 |
DE69024689T2 (de) * | 1989-03-30 | 1996-05-30 | Synergy Semiconductor Corp | Bitleitungs-Entladung- und Abfühlschaltung |
US5200924A (en) | 1989-03-30 | 1993-04-06 | Synergy Semiconductor Corporation | Bit line discharge and sense circuit |
JPH0330193A (ja) * | 1989-06-28 | 1991-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH03241594A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | 半導体メモリのセンス回路 |
US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
FR2667193B1 (fr) * | 1990-09-25 | 1993-07-02 | Sgs Thomson Microelectronics | Circuit de precharge pour la lecture de memoires. |
JPH04259991A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
JPH0628881A (ja) * | 1992-07-13 | 1994-02-04 | Nec Corp | センスアンプ回路 |
JPH08138387A (ja) * | 1994-11-01 | 1996-05-31 | United Microelectron Corp | 非揮発性半導体メモリー用センス増幅器 |
US5912853A (en) | 1996-12-03 | 1999-06-15 | Cirrus Logic, Inc. | Precision sense amplifiers and memories, systems and methods using the same |
JPH1125685A (ja) * | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11265594A (ja) * | 1998-03-17 | 1999-09-28 | Sanyo Electric Co Ltd | センスアンプ |
KR100331549B1 (ko) | 1999-08-06 | 2002-04-06 | 윤종용 | 더미 비트 라인을 이용한 전류 센스 앰프 회로 |
JP2001176280A (ja) * | 1999-12-20 | 2001-06-29 | Mitsubishi Electric Corp | 半導体メモリ装置および特性変更方法 |
JP3611497B2 (ja) * | 2000-03-02 | 2005-01-19 | 松下電器産業株式会社 | 電流センスアンプ |
DE10038383C1 (de) | 2000-08-07 | 2002-03-14 | Infineon Technologies Ag | Hochgeschwindigkeits-Lese-Stromverstärker |
EP1474804A2 (en) | 2002-02-06 | 2004-11-10 | Koninklijke Philips Electronics N.V. | Reading circuit for reading a memory cell |
US6600690B1 (en) * | 2002-06-28 | 2003-07-29 | Motorola, Inc. | Sense amplifier for a memory having at least two distinct resistance states |
-
2007
- 2007-04-19 EP EP07735550A patent/EP2013882B1/en active Active
- 2007-04-19 WO PCT/IB2007/051414 patent/WO2007122564A2/en active Application Filing
- 2007-04-19 US US12/297,287 patent/US7936618B2/en active Active
- 2007-04-19 CN CN2007800144792A patent/CN101427320B/zh active Active
- 2007-04-19 JP JP2009507217A patent/JP2009534782A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7920435B2 (en) | Semiconductor memory device | |
US7443230B2 (en) | Charge pump circuit | |
US9753476B1 (en) | Voltage regulator with fast overshoot settling response | |
US20020145452A1 (en) | Differential sensing amplifier for content addressable memory | |
US8189402B2 (en) | Sensing circuit for memory cell supplied with low power | |
US7439794B2 (en) | Power source circuit | |
JP2001229687A (ja) | 電圧レギュレータ回路および半導体メモリ装置 | |
US11722132B2 (en) | Semiconductor integrated circuit device and semiconductor system including the same | |
JP3706135B2 (ja) | 不揮発性半導体メモリのためのセンス増幅器 | |
US8254194B2 (en) | Sense amplifier with reduced area occupation for semiconductor memories | |
US9754640B1 (en) | Sensing circuit and method utilizing voltage replication for non-volatile memory device | |
US9589610B1 (en) | Memory circuit including pre-charging unit, sensing unit, and sink unit and method for operating same | |
US7499333B2 (en) | Boost voltage generating circuit and method thereof | |
JP2009534782A5 (ja) | ||
JP2009534782A (ja) | メモリ回路およびメモリ素子の感知方法 | |
US8699270B2 (en) | System and method for controlling voltage ramping for an output operation in a semiconductor memory device | |
US6717856B2 (en) | Method and apparatus for sen-ref equalization | |
US7826291B2 (en) | Precharge and evaluation phase circuits for sense amplifiers | |
US7911870B2 (en) | Fuse data read circuit having control circuit between fuse and current mirror circuit | |
US7630239B2 (en) | Semiconductor device | |
US6522593B2 (en) | Sense amplifier circuit for semiconductor device | |
US20050264329A1 (en) | High voltage tolerant power up detector | |
US9105356B2 (en) | Semiconductor device | |
KR20110073029A (ko) | 글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법 | |
US20030133349A1 (en) | High-voltage detection circuit for a semiconductor memory |