JPH11265594A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPH11265594A JPH11265594A JP6735498A JP6735498A JPH11265594A JP H11265594 A JPH11265594 A JP H11265594A JP 6735498 A JP6735498 A JP 6735498A JP 6735498 A JP6735498 A JP 6735498A JP H11265594 A JPH11265594 A JP H11265594A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bit line
- potential
- memory cell
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 立ち上がり動作を高速化する。
【解決手段】 読み出す負荷となるトランジスタ１２と
ビット線６との間にトランジスタ１３を接続すると共
に、電源とビット線６との間にトランジスタ１４を接続
する。ビット線６の電位ＶBLを受けるインバータ１５の
出力をトランジスタ１３、１４のゲートに接続する。立
ち上がり動作において、トランジスタ１２及びトランジ
スタ１３を通してビット線６に電流が供給されると共
に、トランジスタ１４を通してビット線６に電流が供給
されるようになる。
ビット線６との間にトランジスタ１３を接続すると共
に、電源とビット線６との間にトランジスタ１４を接続
する。ビット線６の電位ＶBLを受けるインバータ１５の
出力をトランジスタ１３、１４のゲートに接続する。立
ち上がり動作において、トランジスタ１２及びトランジ
スタ１３を通してビット線６に電流が供給されると共
に、トランジスタ１４を通してビット線６に電流が供給
されるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、しきい値の差によ
って情報を記憶したメモリセルトランジスタから情報を
読み出すセンスアンプに関する。
って情報を記憶したメモリセルトランジスタから情報を
読み出すセンスアンプに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。
【０００３】図４は、ビット線の電位の変動を読み出し
てメモリセルトランジスタのしきい値を判定するように
したセンスアンプの構成を示すブロック図で、図５は、
その動作を説明するタイミング図である。センスアンプ
は、差動アンプ１、Ｐチャンネル型のＭＯＳトランジス
タ２、Ｎチャンネル型のＭＯＳトランジスタ３及びＣＭ
ＯＳインバータ４より構成される。読み出し負荷として
のトランジスタ２は、ゲートがドレインに接続され、ソ
ースが電源に接続される。トランジスタ３は、トランジ
スタ２のドレインとビット線６との間に接続される。イ
ンバータ４は、入力がビット線６に接続され、出力がト
ランジスタ３のゲートに接続される。そして、差動アン
プ１は、反転入力がトランジスタ２のドレインに接続さ
れ、非反転入力が基準電位Ｖrefに接続される。この差
動アンプ１の出力Ｃが、メモリセルトランジスタ５のし
きい値を読み出した判定結果となる。
てメモリセルトランジスタのしきい値を判定するように
したセンスアンプの構成を示すブロック図で、図５は、
その動作を説明するタイミング図である。センスアンプ
は、差動アンプ１、Ｐチャンネル型のＭＯＳトランジス
タ２、Ｎチャンネル型のＭＯＳトランジスタ３及びＣＭ
ＯＳインバータ４より構成される。読み出し負荷として
のトランジスタ２は、ゲートがドレインに接続され、ソ
ースが電源に接続される。トランジスタ３は、トランジ
スタ２のドレインとビット線６との間に接続される。イ
ンバータ４は、入力がビット線６に接続され、出力がト
ランジスタ３のゲートに接続される。そして、差動アン
プ１は、反転入力がトランジスタ２のドレインに接続さ
れ、非反転入力が基準電位Ｖrefに接続される。この差
動アンプ１の出力Ｃが、メモリセルトランジスタ５のし
きい値を読み出した判定結果となる。
【０００４】メモリセルトランジスタ５は、フローティ
ングゲート及びコントロールゲートを有する２重ゲート
構造を成し、フローティングゲートに蓄積される電荷の
量に応じてしきい値を変化させる。このしきい値の変化
を記憶データに対応させることによって、所望のデータ
を記憶する。このメモリセルトランジスタ５は、読み出
し動作において、ビット線６と接地点との間に接続さ
れ、コントロールゲートに選択信号ＬＳが印加される。
ングゲート及びコントロールゲートを有する２重ゲート
構造を成し、フローティングゲートに蓄積される電荷の
量に応じてしきい値を変化させる。このしきい値の変化
を記憶データに対応させることによって、所望のデータ
を記憶する。このメモリセルトランジスタ５は、読み出
し動作において、ビット線６と接地点との間に接続さ
れ、コントロールゲートに選択信号ＬＳが印加される。
【０００５】初期状態においては、メモリセルトランジ
スタ５は非選択（コントロールゲートがオフ）の状態に
あり、ビット線６は接地電位に設定されている。このよ
うな状態から、タイミングｔ0において電源を立ち上げ
ると、トランジスタ２のドレイン側の電位Ｖaは、図５
に示すように、電源電位近くまで立ち上がる。この立ち
上がりの過程では、最初にインバータ４の出力が立ち上
がった時点でトランジスタ３がオンし、ビット線６の電
位ＶBLが上昇する。ビット線６の電位ＶBLの上昇に伴っ
てインバータ４が徐々に反転を始めると、トランジスタ
３がオフする傾向となってビット線６の電位ＶBLの上昇
が緩やかになる。特定の時間Ｌを経過した時点で、トラ
ンジスタ２のドレイン側の電位Ｖaは、インバータ４の
しきい値に対してトランジスタ３のしきい値分だけ高い
電位となって安定する。
スタ５は非選択（コントロールゲートがオフ）の状態に
あり、ビット線６は接地電位に設定されている。このよ
うな状態から、タイミングｔ0において電源を立ち上げ
ると、トランジスタ２のドレイン側の電位Ｖaは、図５
に示すように、電源電位近くまで立ち上がる。この立ち
上がりの過程では、最初にインバータ４の出力が立ち上
がった時点でトランジスタ３がオンし、ビット線６の電
位ＶBLが上昇する。ビット線６の電位ＶBLの上昇に伴っ
てインバータ４が徐々に反転を始めると、トランジスタ
３がオフする傾向となってビット線６の電位ＶBLの上昇
が緩やかになる。特定の時間Ｌを経過した時点で、トラ
ンジスタ２のドレイン側の電位Ｖaは、インバータ４の
しきい値に対してトランジスタ３のしきい値分だけ高い
電位となって安定する。
【０００６】以上の初期設定動作が完了した後、選択信
号ＬＳを立ち上げてメモリセルトランジスタ５のコント
ロールゲートをオンすると、しきい値に応じてメモリセ
ルトランジスタ５がオンまたはオフ状態となる。即ち、
メモリセルトランジスタ５のしきい値が選択信号ＬＳの
波高値よりも低い場合には、メモリセルトランジスタ５
がオンしてビット線６の電位ＶBLが低下する。そして、
メモリセルトランジスタ５のしきい値が選択信号ＬＳの
波高値よりも高ければ、メモリセルトランジスタ５はオ
フ状態を維持し、ビット線６の電位ＶBLは変動しない。
ここで、メモリセルトランジスタ５がオンしたときのビ
ット線６の電位ＶBLの低下の程度は、メモリセルトラン
ジスタ５の駆動能力と、トランジスタ２、３の駆動能力
とのバランスによって決定される。尚、トランジスタ２
のドレイン側の電位Ｖaについても、ビット線６の電位
ＶBLに追従して低下することになる。そこで、電位Ｖa
の変動範囲内で基準電位Ｖrefを設定し、差動アンプ１
によって電位Ｖaの変動を検出できるようにしている。
号ＬＳを立ち上げてメモリセルトランジスタ５のコント
ロールゲートをオンすると、しきい値に応じてメモリセ
ルトランジスタ５がオンまたはオフ状態となる。即ち、
メモリセルトランジスタ５のしきい値が選択信号ＬＳの
波高値よりも低い場合には、メモリセルトランジスタ５
がオンしてビット線６の電位ＶBLが低下する。そして、
メモリセルトランジスタ５のしきい値が選択信号ＬＳの
波高値よりも高ければ、メモリセルトランジスタ５はオ
フ状態を維持し、ビット線６の電位ＶBLは変動しない。
ここで、メモリセルトランジスタ５がオンしたときのビ
ット線６の電位ＶBLの低下の程度は、メモリセルトラン
ジスタ５の駆動能力と、トランジスタ２、３の駆動能力
とのバランスによって決定される。尚、トランジスタ２
のドレイン側の電位Ｖaについても、ビット線６の電位
ＶBLに追従して低下することになる。そこで、電位Ｖa
の変動範囲内で基準電位Ｖrefを設定し、差動アンプ１
によって電位Ｖaの変動を検出できるようにしている。
【０００７】
【発明が解決しようとする課題】上述のセンスアンプに
おいては、電源側のトランジスタ２の駆動能力を小さく
するほどドレイン側の電位Ｖaの変動が大きくなり、セ
ンスアンプとしての感度は良くなる。しかしながら、ト
ランジスタ２の駆動能力が小さくなると、電源の立ち上
げ時にトランジスタ３を介してビット線６へ供給する電
流が少なくなるため、ドレイン側の電位Ｖaが安定する
までの時間、即ち、初期設定動作に要する時間が長くな
る。従って、センスアンプの立ち上がりが遅くなり、高
速動作に対応できなくなる。
おいては、電源側のトランジスタ２の駆動能力を小さく
するほどドレイン側の電位Ｖaの変動が大きくなり、セ
ンスアンプとしての感度は良くなる。しかしながら、ト
ランジスタ２の駆動能力が小さくなると、電源の立ち上
げ時にトランジスタ３を介してビット線６へ供給する電
流が少なくなるため、ドレイン側の電位Ｖaが安定する
までの時間、即ち、初期設定動作に要する時間が長くな
る。従って、センスアンプの立ち上がりが遅くなり、高
速動作に対応できなくなる。
【０００８】そこで本発明は、センスアンプの感度を向
上すると共に、立ち上がりを高速化を高速化することを
目的とする。
上すると共に、立ち上がりを高速化を高速化することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、メモリセルトランジスタに接続されるビット線に対
して電流を供給し、メモリセルトランジスタのオン／オ
フに応じて変動するビット線の電位を検出するセンスア
ンプであって、第１の電位に接続され、上記ビット線へ
流れる電流を電圧値として取り出す読み出し負荷と、上
記読み出し負荷及び上記ビット線の間に接続される第１
のトランジスタと、上記第１の電位及び上記ビット線の
間に接続され、上記第１のトランジスタよりも高いしき
い値を有する第２のトランジスタと、上記ビット線の電
位を受けて出力を上記第１及び第２のトランジスタのゲ
ートに与えるインバータと、上記読み出し負荷の出力電
位を一定の基準電位と比較する差動アンプと、を備え、
上記ビット線を上記メモリセルトランジスタを介して第
２の電位に接続し、上記読み出し負荷の出力電位を上記
基準電位と比較することにある。
解決するために成されたもので、その特徴とするところ
は、メモリセルトランジスタに接続されるビット線に対
して電流を供給し、メモリセルトランジスタのオン／オ
フに応じて変動するビット線の電位を検出するセンスア
ンプであって、第１の電位に接続され、上記ビット線へ
流れる電流を電圧値として取り出す読み出し負荷と、上
記読み出し負荷及び上記ビット線の間に接続される第１
のトランジスタと、上記第１の電位及び上記ビット線の
間に接続され、上記第１のトランジスタよりも高いしき
い値を有する第２のトランジスタと、上記ビット線の電
位を受けて出力を上記第１及び第２のトランジスタのゲ
ートに与えるインバータと、上記読み出し負荷の出力電
位を一定の基準電位と比較する差動アンプと、を備え、
上記ビット線を上記メモリセルトランジスタを介して第
２の電位に接続し、上記読み出し負荷の出力電位を上記
基準電位と比較することにある。
【００１０】本発明によれば、ビット線を初期電位まで
充電する初期設定動作で、ビット線に対して、読み出し
負荷及び第１のトランジスタを通る経路の他、第２のト
ランジスタを通る経路で電流が供給されるようになる。
充電する初期設定動作で、ビット線に対して、読み出し
負荷及び第１のトランジスタを通る経路の他、第２のト
ランジスタを通る経路で電流が供給されるようになる。
【００１１】
【発明の実施の形態】図１は、本発明のセンスアンプの
構成を示す回路図であり、図２は、その動作を説明する
タイミング図である。この図において、メモリセルトラ
ンジスタ５及びビット線６については、図４と同一のも
のである。センスアンプは、差動アンプ１１、Ｐチャン
ネル型ＭＯＳトランジスタ１２、Ｎチャンネル型ＭＯＳ
トランジスタ１３、１４及びインバータ１５より構成さ
れる。トランジスタ１２は、電流を電圧値として取り出
すための読み出し負荷であり、ゲートがドレインに接続
され、ソースが電源に接続される。第１のトランジスタ
１３は、トランジスタ１２のドレインとビット線６との
間に接続される。また、第２のトランジスタ１４は、第
１のトランジスタ１３と比較してしきい値が高く形成さ
れ、電源とビット線６との間に接続される。ここで、第
１及び第２のトランジスタ１３、１４は、他のトランジ
スタ１２と比較して、ゲート容量が小さく形成されてい
る。インバータ１５は、入力がビット線６に接続され、
出力が第１及び第２のトランジスタ１３、１４の各ゲー
トに接続される。差動アンプ１１は、反転入力に与えら
れるトランジスタ１２のドレイン側の電位Ｖaと非反転
入力に与えられる基準電位Ｖrefとの差に応じて、判定
結果となる出力Ｃを取り出す。この差動アンプ１１の構
成は、図４に示す差動アンプ１と同一である。
構成を示す回路図であり、図２は、その動作を説明する
タイミング図である。この図において、メモリセルトラ
ンジスタ５及びビット線６については、図４と同一のも
のである。センスアンプは、差動アンプ１１、Ｐチャン
ネル型ＭＯＳトランジスタ１２、Ｎチャンネル型ＭＯＳ
トランジスタ１３、１４及びインバータ１５より構成さ
れる。トランジスタ１２は、電流を電圧値として取り出
すための読み出し負荷であり、ゲートがドレインに接続
され、ソースが電源に接続される。第１のトランジスタ
１３は、トランジスタ１２のドレインとビット線６との
間に接続される。また、第２のトランジスタ１４は、第
１のトランジスタ１３と比較してしきい値が高く形成さ
れ、電源とビット線６との間に接続される。ここで、第
１及び第２のトランジスタ１３、１４は、他のトランジ
スタ１２と比較して、ゲート容量が小さく形成されてい
る。インバータ１５は、入力がビット線６に接続され、
出力が第１及び第２のトランジスタ１３、１４の各ゲー
トに接続される。差動アンプ１１は、反転入力に与えら
れるトランジスタ１２のドレイン側の電位Ｖaと非反転
入力に与えられる基準電位Ｖrefとの差に応じて、判定
結果となる出力Ｃを取り出す。この差動アンプ１１の構
成は、図４に示す差動アンプ１と同一である。
【００１２】初期状態においては、メモリセルトランジ
スタ５は非選択（コントロールゲートがオフ）の状態に
あり、ビット線６は接地電位に設定されている。このよ
うな状態から、タイミングｔ0において電源を立ち上げ
ると、トランジスタ１２のドレイン側の電位Ｖaは、図
５に示すように、電源電位近くまで立ち上がる。この立
ち上がりの過程では、最初にインバータ１５の出力が立
ち上がった時点で第１のトランジスタ１２と第２のトラ
ンジスタ１４とが順次にオンし、トランジスタ１２のド
レイン側の電位Ｖaがビット線６の電位ＶBLと共に上昇
する。このとき、ビット線６に対して、電源からトラン
ジスタ１２及び第１のトランジスタ１３を介して電流を
供給する経路とは別に、電源から第２のトランジスタ１
４を介して電流を供給する経路ができるため、ビット線
６の電位ＶBLは、トランジスタ１２の駆動能力に関係な
く、素早く上昇する。ビット線６の電位ＶBLの上昇に伴
ってインバータ１５が徐々に反転を始めると、第１及び
第２のトランジスタ１３、１４がオフする傾向となって
ビット線６の電位ＶBLの上昇が緩やかになる。特定の時
間Ｌを経過した時点で、トランジスタ１２のドレイン側
の電位Ｖaは、インバータ１５のしきい値に対して第１
のトランジスタ１３または第２のトランジスタ１４のし
きい値分だけ高い電位となって安定し、初期設定動作が
完了する。この初期設定動作に要する時間Ｌは、図４に
示すセンスアンプにおいて初期設定に要する時間Ｌに比
べて、第２のトランジスタ１４からの電流供給の分だけ
早くなる。
スタ５は非選択（コントロールゲートがオフ）の状態に
あり、ビット線６は接地電位に設定されている。このよ
うな状態から、タイミングｔ0において電源を立ち上げ
ると、トランジスタ１２のドレイン側の電位Ｖaは、図
５に示すように、電源電位近くまで立ち上がる。この立
ち上がりの過程では、最初にインバータ１５の出力が立
ち上がった時点で第１のトランジスタ１２と第２のトラ
ンジスタ１４とが順次にオンし、トランジスタ１２のド
レイン側の電位Ｖaがビット線６の電位ＶBLと共に上昇
する。このとき、ビット線６に対して、電源からトラン
ジスタ１２及び第１のトランジスタ１３を介して電流を
供給する経路とは別に、電源から第２のトランジスタ１
４を介して電流を供給する経路ができるため、ビット線
６の電位ＶBLは、トランジスタ１２の駆動能力に関係な
く、素早く上昇する。ビット線６の電位ＶBLの上昇に伴
ってインバータ１５が徐々に反転を始めると、第１及び
第２のトランジスタ１３、１４がオフする傾向となって
ビット線６の電位ＶBLの上昇が緩やかになる。特定の時
間Ｌを経過した時点で、トランジスタ１２のドレイン側
の電位Ｖaは、インバータ１５のしきい値に対して第１
のトランジスタ１３または第２のトランジスタ１４のし
きい値分だけ高い電位となって安定し、初期設定動作が
完了する。この初期設定動作に要する時間Ｌは、図４に
示すセンスアンプにおいて初期設定に要する時間Ｌに比
べて、第２のトランジスタ１４からの電流供給の分だけ
早くなる。
【００１３】センスアンプの初期設定が完了した後のメ
モリセルトランジスタ５の選択動作については、図５に
示す選択動作と同一である。この選択動作に続くビット
線６の電位ＶBL（トランジスタ１２のドレイン側の電位
Ｖa）の判定動作において、メモリセルトランジスタ５
がオンしてビット線６の電位ＶBLが降下する際には、し
きい値が高く設定される第２のトランジスタ１４が第１
のトランジスタ１３よりも先にオフする。第２のトラン
ジスタ１４がオフした後の判定動作は、図５に示す判定
動作に一致している。
モリセルトランジスタ５の選択動作については、図５に
示す選択動作と同一である。この選択動作に続くビット
線６の電位ＶBL（トランジスタ１２のドレイン側の電位
Ｖa）の判定動作において、メモリセルトランジスタ５
がオンしてビット線６の電位ＶBLが降下する際には、し
きい値が高く設定される第２のトランジスタ１４が第１
のトランジスタ１３よりも先にオフする。第２のトラン
ジスタ１４がオフした後の判定動作は、図５に示す判定
動作に一致している。
【００１４】ここで、ビット線６の電位ＶBLの読み出し
時に読み出し負荷となるトランジスタ１２については、
初期設定動作において主たる電流供給源とはならないた
め、駆動能力を小さく設定することができる。従って、
初期設定動作の遅れを伴うことなく、トランジスタ１２
のドレイン側の電位Ｖaの変動を大きく設定する、即
ち、感度を高く設定することができるようになる。ま
た、第２のトランジスタ１４のしきい値を第２のトラン
ジスタ１３のしきい値よりも高く設定することは、第１
のトランジスタ１３のしきい値の低下を可能にするた
め、トランジスタ１２のドレイン側の電位Ｖaに対する
ビット線６の電位ＶBLの電位降下が小さくなり、低電位
駆動に有利となる。
時に読み出し負荷となるトランジスタ１２については、
初期設定動作において主たる電流供給源とはならないた
め、駆動能力を小さく設定することができる。従って、
初期設定動作の遅れを伴うことなく、トランジスタ１２
のドレイン側の電位Ｖaの変動を大きく設定する、即
ち、感度を高く設定することができるようになる。ま
た、第２のトランジスタ１４のしきい値を第２のトラン
ジスタ１３のしきい値よりも高く設定することは、第１
のトランジスタ１３のしきい値の低下を可能にするた
め、トランジスタ１２のドレイン側の電位Ｖaに対する
ビット線６の電位ＶBLの電位降下が小さくなり、低電位
駆動に有利となる。
【００１５】省ゲート容量構造のトランジスタは、図３
（ａ）に示すように、ソース領域Ｓ及びドレイン領域Ｄ
がゲート電極Ｇから離れて配置される。即ち、通常のＭ
ＯＳトランジスタが、図３（ｂ）に示すように、ソース
領域Ｓ及びドレイン領域Ｄの端部をゲート電極Ｇの端部
に一致させるように形成されるのに対し、高耐圧構造の
トランジスタでは、ソース領域Ｓ及びドレイン領域Ｄの
端部とゲート電極Ｇの端部との間に間隙が設けられる。
このような高耐圧トランジスタの場合、ソース領域Ｓま
たはドレイン領域Ｄとゲート電極Ｇとの間の耐圧が高く
なると同時に、ゲート電極Ｇの寄生容量が小さくなる。
第１及び第２のトランジスタ１３、１４のゲート容量が
小さくなると、インバータ１５の駆動能力が小さい場合
でも、第１及び第２のトランジスタ１３、１４のオン／
オフの動作が遅れにくくなる。従って、第１及び第２の
トランジスタ１３、１４を図３（ａ）に示すような省ゲ
ート容量構造とすることにより、センスアンプの立ち上
がり動作の遅れを防止することができるようになる。
（ａ）に示すように、ソース領域Ｓ及びドレイン領域Ｄ
がゲート電極Ｇから離れて配置される。即ち、通常のＭ
ＯＳトランジスタが、図３（ｂ）に示すように、ソース
領域Ｓ及びドレイン領域Ｄの端部をゲート電極Ｇの端部
に一致させるように形成されるのに対し、高耐圧構造の
トランジスタでは、ソース領域Ｓ及びドレイン領域Ｄの
端部とゲート電極Ｇの端部との間に間隙が設けられる。
このような高耐圧トランジスタの場合、ソース領域Ｓま
たはドレイン領域Ｄとゲート電極Ｇとの間の耐圧が高く
なると同時に、ゲート電極Ｇの寄生容量が小さくなる。
第１及び第２のトランジスタ１３、１４のゲート容量が
小さくなると、インバータ１５の駆動能力が小さい場合
でも、第１及び第２のトランジスタ１３、１４のオン／
オフの動作が遅れにくくなる。従って、第１及び第２の
トランジスタ１３、１４を図３（ａ）に示すような省ゲ
ート容量構造とすることにより、センスアンプの立ち上
がり動作の遅れを防止することができるようになる。
【００１６】
【発明の効果】本発明によれば、感度を向上しながら、
立ち上がり動作の遅れを防止することができ、高速動作
に対応できるセンスアンプを実現することができる。
立ち上がり動作の遅れを防止することができ、高速動作
に対応できるセンスアンプを実現することができる。
【図１】本発明のセンスアンプの構成を示す回路図であ
る。
る。
【図２】本発明のセンスアンプの動作を説明するタイミ
ング図である。
ング図である。
【図３】省ゲート容量構造のトランジスタ及び通常のト
ランジスタの断面図である。
ランジスタの断面図である。
【図４】従来のセンスアンプの構成を示す回路図であ
る。
る。
【図５】従来のセンスアンプの動作を説明するタイミン
グ図である。
グ図である。
１、１１ 差動アンプ ２、１２ Ｐチャンネル型トランジスタ ３、１３、１４ Ｎチャンネル型トランジスタ ４、１５ インバータ ５、１６ メモリセルトランジスタ ６、１７ ビット線
Claims (2)
- 【請求項１】 メモリセルトランジスタに接続されるビ
ット線に対して電流を供給し、メモリセルトランジスタ
のオン／オフに応じて変動するビット線の電位を検出す
るセンスアンプであって、第１の電位に接続され、上記
ビット線へ流れる電流を電圧値として取り出す読み出し
負荷と、上記読み出し負荷及び上記ビット線の間に接続
される第１のトランジスタと、上記第１の電位及び上記
ビット線の間に接続され、上記第１のトランジスタより
も高いしきい値を有する第２のトランジスタと、上記ビ
ット線の電位を受けて出力を上記第１及び第２のトラン
ジスタのゲートに与えるインバータと、上記読み出し負
荷の出力電位を一定の基準電位と比較する差動アンプ
と、を備え、上記ビット線を上記メモリセルトランジス
タを介して第２の電位に接続し、上記読み出し負荷の出
力電位を上記基準電位と比較することを特徴とするセン
スアンプ。 - 【請求項２】 上記第１及び上記第２のトランジスタ
は、ソース及びドレインがゲートから離間した省ゲート
容量構造を有することを特徴とする請求項１に記載のセ
ンスアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6735498A JPH11265594A (ja) | 1998-03-17 | 1998-03-17 | センスアンプ |
| TW087121931A TW440841B (en) | 1998-03-17 | 1998-12-31 | Sensor amplifier |
| US09/270,289 US6392447B2 (en) | 1998-03-17 | 1999-03-16 | Sense amplifier with improved sensitivity |
| KR10-1999-0008889A KR100376897B1 (ko) | 1998-03-17 | 1999-03-16 | 센스 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6735498A JPH11265594A (ja) | 1998-03-17 | 1998-03-17 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265594A true JPH11265594A (ja) | 1999-09-28 |
Family
ID=13342608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6735498A Pending JPH11265594A (ja) | 1998-03-17 | 1998-03-17 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
-
1998
- 1998-03-17 JP JP6735498A patent/JPH11265594A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4579493B2 (ja) | 不揮発性半導体記憶装置及びデータ読出し方法 | |
| KR950014093B1 (ko) | 반도체 메모리장치 | |
| JPS62164300A (ja) | 電気的に消去可能なプログラム可能な半導体メモリ・セル | |
| US4811292A (en) | Semiconductor memory in which data readout operation is carried out over wide power voltage range | |
| JP3820330B2 (ja) | 半導体メモリ装置 | |
| JPS62117196A (ja) | 電気的に消去可能なプログラム可能なメモリ・セルとその製法 | |
| EP0600434A2 (en) | Semiconductor memory device | |
| JP2001135074A (ja) | 強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を有する強誘電体ランダムアクセスメモリ装置。 | |
| US5883837A (en) | Reading circuit for semiconductor memory cells | |
| EP0866466A2 (en) | Biasing scheme for reducing stress and improving reliability in EEPROM cells | |
| KR100893474B1 (ko) | 반도체 기억 장치 | |
| US4195239A (en) | Flip-flop comprising two field effect transistors controllably connected to nodes of the flip-flop and then crosswise to serve as a sense amplifier | |
| US6498751B2 (en) | Fast sense amplifier for nonvolatile memories | |
| US6392447B2 (en) | Sense amplifier with improved sensitivity | |
| US5917767A (en) | Semiconductor storage device | |
| US7317642B2 (en) | Overdrive period control device and overdrive period determining method | |
| JPS63271798A (ja) | 消去可能なプログラマブル論理装置 | |
| EP0430455B1 (en) | Nonvolatile memory device and operating method | |
| JPH11265594A (ja) | センスアンプ | |
| KR930008413B1 (ko) | 반도체기억장치 | |
| EP0238366B1 (en) | Data read circuit for use in semiconductor memory device | |
| JPH11265595A (ja) | センスアンプ | |
| JPH11265590A (ja) | センスアンプ | |
| US20020000840A1 (en) | Sense amplifier with extended supply voltage range | |
| JP3540594B2 (ja) | センスアンプ |