JP2009522661A - 正確さを増加させかつ利用面積を少なくした低電力バンドギャップ基準回路 - Google Patents
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Abstract
バンドギャップ基準(BGR)回路のアナログ・ブロック内において小型の低電圧デバイスが使用される場合に正確さが高い低電力バンドギャップ動作を提供するBGR回路及び方法が述べられている。いくつかのケースでは、チョップ付き入力安定化と動的電流整合のテクニックを組み合わせて、バンドギャップ回路の演算増幅器部分内の入力電圧オフセット及び電流ミラー部分内の電流オフセットを補償できる。チョップ付き入力安定化と動的電流整合のテクニックは、ともに使用される場合に、特にアナログ・ブロック内において小型の低電圧デバイスを使用してレイアウト面積を低減し、かつ低電源動作(たとえば、電源電圧が1.4ボルト及びそれ未満まで下がる)をサポートするとき、正確さを有意に増加する。
Description
本発明は電子回路に関し、より詳細には、半導体デバイス上において基準電流と基準電圧の生成に使用される、アナログ・ブロック内においてゲート面積が小さく、低電圧デバイスを使用する高い正確さを有する低電源バンドギャップ基準(BGR)回路に関する。
以下の説明及び例は、背景としてのみ与えられている。
アナログ・ディジタル・コンバータやディジタル・アナログ・コンバータ等のアナログ、ディジタル、又は混合信号を操作する実質的にすべてのシステムは、システム内のほかのすべての動作の開始点として少なくとも1つの基準電圧に頼る。基準電圧は、回路がパワーアップされる都度再現可能でなければならないだけでなく、基準電圧は、製造プロセス、動作温度、電源電圧における変動に対して比較的変化しないようにしなければならない。
バンドギャップ基準(BGR)回路は、比較的安定した基準電圧を生成できる1つの態様である。より詳細を後述するとおり、BGR回路は、基礎をなす半導体材料のバンドギャップ・エネルギの温度に伴う予測可能な変動に頼っている。概して2つのタイプのBGR回路が存在し、ここでは「電圧加算」BGR構成と「電流加算」BGR構成と呼んでいる。
図1は、電圧加算バンドギャップ基準回路100の例示的なブロック図を示している。一般的に、BGR回路100は、2つの電圧の重み付きの和として基準電圧(VREF)を生成するように構成される。一方の電圧は、絶対温度に比例的な(PTAT)V1、及び他方は絶対温度に相補的な(CTAT)V2。図1に示されているとおり、基準電圧は次のとおりに表すことができる。
VREF=α1×V1+α2×V2 (1)
V1は正の温度係数(TCPOSV)を有し、V2は負の温度係数(TCNEGV)を有し、α1、α2は、指定の温度範囲にわたる基準電圧内における温度依存変動を最小化するように選択される無次元係数である。
VREF=α1×V1+α2×V2 (1)
V1は正の温度係数(TCPOSV)を有し、V2は負の温度係数(TCNEGV)を有し、α1、α2は、指定の温度範囲にわたる基準電圧内における温度依存変動を最小化するように選択される無次元係数である。
電圧加算BGR回路100は、温度、プロセス・コーナ、電源電圧の一定の範囲の両端間の比較的わずかしか変動しない基準電圧を生成するために使用される。図2に示されているとおり、たとえば回路100は、次式が成り立つ温度T0が存在するように係数α1、α2が選択された場合には、一定の温度範囲(T-X,T+X)の両端間の比較的一定の基準電圧(VREF)を提供する。
T=T0において、
d(VREF)/dT=α1×TCPOSV+α2×TCNEGV=0 (2)
Tは絶対温度(K)でありT-X<T0<T+Xである。言い替えると、(T-X,T+X)は、電圧加算BGR回路100の動作が意図されている温度範囲を定義する。
T=T0において、
d(VREF)/dT=α1×TCPOSV+α2×TCNEGV=0 (2)
Tは絶対温度(K)でありT-X<T0<T+Xである。言い替えると、(T-X,T+X)は、電圧加算BGR回路100の動作が意図されている温度範囲を定義する。
いくつかのケースでは、順方向バイアスされたP‐N接合ダイオードに電圧を加えることによって負の温度係数の電圧(V2)を生成できる。別のケースでは、ベース‐エミッタ電圧(VBE)降下が、バンドギャップの振る舞いを示す電圧となるようにバイポーラ接合トランジスタ(BJT)をダイオード接続することによってV2を生成できる。ここで用いる場合の用語「ダイオード」は、ダイオード電圧降下を生じる任意のダイオード類似素子(ダイオード、BJT、サブスレッショルド領域で動作するCMOSトランジスタを含む)を言う。
いくつかのケースでは、2つのP‐N接合ダイオード又は2つのバイポーラ接合トランジスタ(BJT)に生じた電圧の差を求めることによって正の温度係数の電圧(V1)を生成される。たとえば、PTAT電圧は、(1)異なる電流密度において動作する2つのP‐N接合ダイオードの順方向電圧の間の差、又は(2)正規アクティブモードの動作でバイアスされた2つのバイポーラ接合トランジスタ(BJT)のベース‐エミッタ電圧(VBE)の間の差、すなわちそれら2つのベース‐エミッタ接合がそれぞれ異なる電流密度を有するときの差として生成することが可能である。
1つの例においては、ダイオードの面積間の比がNになるようにダイオードを構成することによって、異なる電流密度で動作するように順方向バイアスされた2つのP‐N接合ダイオード(又は2つのBJT)を構成できる。2つのダイオード(D1、D2)の面積間の比(N)は、通常、N倍大きい面積を伴う第2のダイオード(D2)を生成するように回数(N)の両端間の第1のダイオード(D1)を複製することによって実現される。
電圧加算BGR回路100は、数ボルト(たとえば、約3〜5ボルト)の電源電圧の場合に約1.25ボルトの基準電圧を獲得するための有効なテクニックを代表する。しかしながら回路100は、低い電源状態(たとえば、テクノロジに応じて約1.6ボルト及びそれ未満の電源電圧)の下ではうまく機能しない(及び、しばしば作動しなくなる)傾向にある。それに加えて、回路100は、1つの基準電圧出力(約1.25ボルト)だけを提供し、したがって1より多くの基準電圧、異なる基準電圧、又は基準電流が望ましい場合には使用できない。
そのため、電圧加算BGR回路にに関連付けされる欠点を克服するように、それ代えて電流加算BGR回路がしばしば使用される。たとえば、電流加算BGR回路は、それらの有する(a)低い電源状態(たとえば、1.6ボルト及びそれ未満)の下に動作でき、(b)複数の基準電圧出力(1.25ボルト以外も含む)を同時に提供でき、かつ(c)基準電圧と基準電流出力を同時に生成できるという能力からしばしば電圧加算BGR回路より好ましい。
図3は、基準電流を作り出し、その後それを抵抗に渡すことことによって安定した基準電圧(VREF)を生成できる1つの態様を示している。たとえば電流加算BGR回路300は、2つの電流、すなわち正の温度係数(TCPOSI)を有するI1、及び負の温度係数(TCNEGI)を有するI2の重み付きの和として基準電流(IOUT)を生成するために使用される。基準電流(IOUT)は、次のとおりに表すことができる。
IOUT=β1×I1+β2×I2 (3)
I1はPTAT電流、I2はCTAT電流、β1とβ2は、指定の温度範囲にわたる基準電流内における温度依存変動を最小化するように選択される無次元係数値である。
IOUT=β1×I1+β2×I2 (3)
I1はPTAT電流、I2はCTAT電流、β1とβ2は、指定の温度範囲にわたる基準電流内における温度依存変動を最小化するように選択される無次元係数値である。
図3に示されているとおり、基準電圧(VREF)は、回路300によって生成された基準電流(IOUT)を、値Rの抵抗に通すことによって次のように生成できる。
VREF=R×IOUT (4)
前述の回路における場合と同様に基準電圧VREFは、IOUT内の温度依存変動が最小化されていれば、一定の温度範囲(T-X,T+X)の両端間の比較的小さい変動(すなわち、図2に示されているとおりの小さいΔVREF)を示す。たとえば、抵抗Rの温度係数は1つのファクタであり、温度に伴うVREFの変動の定義において重要な役割を果たす。追加のファクタについては、より詳細を後述する。いくつかのケースにおいては、温度に伴うVREFの小さい変動が、基準電圧(VREF)の導関数が次式を満たすように式(3)内の係数β1及びβ2について適切な値を選択することによって獲得できる。
T=T0において、
d(VREF)/dT=0 (5)
Tは絶対温度(K)でありT-X<T0<T+Xである。前述同様に(T-X,T+X)は、電流加算BGR回路300の動作が意図されている温度範囲を定義する。
VREF=R×IOUT (4)
前述の回路における場合と同様に基準電圧VREFは、IOUT内の温度依存変動が最小化されていれば、一定の温度範囲(T-X,T+X)の両端間の比較的小さい変動(すなわち、図2に示されているとおりの小さいΔVREF)を示す。たとえば、抵抗Rの温度係数は1つのファクタであり、温度に伴うVREFの変動の定義において重要な役割を果たす。追加のファクタについては、より詳細を後述する。いくつかのケースにおいては、温度に伴うVREFの小さい変動が、基準電圧(VREF)の導関数が次式を満たすように式(3)内の係数β1及びβ2について適切な値を選択することによって獲得できる。
T=T0において、
d(VREF)/dT=0 (5)
Tは絶対温度(K)でありT-X<T0<T+Xである。前述同様に(T-X,T+X)は、電流加算BGR回路300の動作が意図されている温度範囲を定義する。
残念ながら電流加算BGR回路は、まったく同一となる(すなわち、整合する)ことがむしろ意図される回路素子の間におけるプロセス誘導不整合があることでよく知られる。たとえば、プロセス誘導不整合は、半導体デバイスの製造中に生じることがあり、そのほかの点ではまったく同一デバイス(たとえば、まったく同一のゲート面積、ドーパント濃度等を伴う2つのPMOSトランジスタ)に実質的に異なるスレッショルド電圧とドレイン電流を生じさせる。プロセス誘導不整合は、基準電圧出力及び/又はVREFの温度係数をシフトさせることによってバンドギャップ動作に有害な影響を及ぼす。
プロセス誘導不整合を補償するために、一部の回路設計者は、ゲート漏れを低減させるべく、バンドギャップ回路のアナログ・ブロック内において大型の高電圧デバイス(厚いゲート酸化物及び大きなゲート面積を伴う)の使用を選択している。高電圧デバイスの厚い酸化物(たとえば、tOX≒60オングストローム)は、実質的にゼロのゲート漏れを可能にするが、高電圧デバイスの使用は、比較的大きなレイアウト面積をもたらし、設計努力を有意に増加し、かつ(特に、約2.0ボルト及びそれ未満の電源仕様で結合された)整合済みトランジスタのオーバードライブを厳格に制限する。また高電圧デバイスの排他的な使用は、このアプローチを低電源電圧(たとえば、1.6ボルト及びそれ未満)に適さないものにする。
低電源仕様を満たすために、別の回路設計者は、プロセス誘導不整合を補償する大型の低電圧デバイスとダミー構造の使用の組み合わせを選択している。しかしながら、低電圧デバイスの薄い酸化物(たとえば、tOX≒16オングストローム)及び大きなゲート面積(たとえば、約100〜500μm2)は、ゲート漏れの問題を有意に増加させる傾向にある。いくつかのケースでは、低電圧デバイスに起因するゲート漏れの量が、ドレイン動作ポイント電流、すなわちダミー構造の使用により正確にコントロール又は補償できないレベルに匹敵する。コントロール不能なゲート漏れに加えて、大型の低電圧デバイスとダミー構造の使用は、比較的大きなレイアウト面積をもたらす。
したがって、高正確さ、低電力動作が可能な電流加算BGR構成についての必要性が残存している。好ましい実施態様においては、高正確さと低電力の仕様を、BGR回路のアナログ・ブロック内における大きなゲート面積のデバイスの使用を回避することによって満たすことができる。
以下のバンドギャップ基準回路及び方法の種々の実施態様の説明は、付随する請求項の発明の内容をいかなる形においても限定すると考えられるべきでない。
1つの実施態様によれば、ここに、一定の範囲のプロセス、電圧、及び温度の値の両端間の安定した基準電圧を生成するためのバンドギャップ基準(BGR)回路が提供される。1つの例においては、BGR回路が、絶対温度に比例的な(PTAT)電流及び絶対温度に対して相補的な(CTAT)電流を生成するために結合された複数のダイオードを含むことができる。このBGR回路は、PTAT電流とCTAT電流によって生成された電圧のペアを受け取るために結合され、かつそれらから差分信号を生成するために構成された演算増幅器、及び当該差分信号を受け取るために結合され、かつそれらから3つの実質的に同一の電流を生成するために構成された3分岐電流ミラー回路も含むことができる。いくつかのケースでは、BGR回路がさらに、実質的に同一の電流の1つを受け取るための抵抗であって、それに安定した基準電圧を生じさせるために3分岐電流ミラー回路の出力に結合された少なくとも1つの抵抗を含む。かかる場合においては、このBGR回路を「電流加算」構成を有すると記述できる。
好ましい実施態様によれば、ここで述べているBGR回路は、プロセス誘導トランジスタ不整合の結果としてBGR回路内に生じることのある任意の電圧オフセットと電流オフセットを低減するように構成される。たとえば、ここで述べている演算増幅器と電流ミラー回路を、主として小型の低電圧デバイスを用いて実装し、レイアウト面積を低減するとともに低電力動作を可能にすることができる。その種のデバイスを含む回路は、たとえばプロセス、電圧、及び/又は温度における変動がトランジスタの不整合を導くときに生じるデバイス特性内の変動によって、しばしば有害な影響を受ける。いくつかのケースではその種の変動が、バンドギャップ回路の演算増幅器内及び電流ミラー部分に大きな電圧オフセットと電流オフセットを作り出し、それによってその正確さを下げることがある。
正確さを向上させるため、演算増幅器(「オペアンプ」)が、オペアンプ回路内に使用される小型の低電圧デバイスに起因する電圧オフセットを低減するためのチョップ付き安定化入力回路のペアを含むことがある。それに加えて、3分岐電流ミラー回路が、電流ミラー回路内に使用される小型の低電力デバイスに起因する電流オフセットを低減するための複数の動的にコントロールされるスイッチを含んでもよい。1つの実施態様においては、複数の動的にコントロールされるスイッチが、並列結合された3つのスイッチのセットを3つ含み、スイッチの各セットは、3つの実質的に同一の電流の異なる1つを受け取るように結合される。
さらに、オペアンプと電流ミラー部分のコントロールのために、BGR回路内にディジタル・コントロール・ブロックを含めることができる。たとえば、ディジタル・コントロール・ブロックを、電流ミラー回路の出力を動的に整合させることによって、電流オフセットを低減するための構成とすることができる。いくつかのケースでは、ディジタル・コントロール・ブロックを、演算増幅器の出力を変調することによって電圧オフセットを低減するために構成させることもできる。より詳細を後述するとおり、ディジタル・コントロール・ブロックを、内部クロック・ソースから第1のクロック信号を受け取るため、及びそれに応答して複数のコントロール信号を生成するために結合させることができる。
いくつかのケースにおいては、デューティ・サイクルが第1のクロック信号の約50%である第2のクロック信号を用いて差分信号(すなわち、演算増幅器の出力)を変調することによって、不整合誘導電圧オフセットを低減させるためにコントロール信号の第1のサブセットを演算増幅器に供給する。言い替えると、ディジタル・コントロール・ブロックは、第1のクロック信号を半分に分割して2つの等しい長さの第2のクロック信号の相を生成することによって、コントロール信号の第1のサブセットを生成する。コントロール信号の第1のサブセットは、その後、演算増幅器内において生じる(生じないこともある)不整合誘導電圧オフセットの低減のために、チョップ付き安定化入力回路のペアに供給される。たとえば、ここで「クロック相」をクロック周期の2分の1として定義するが、コントロール信号の第1のサブセットを使用して、第1のクロック相の間において正の電圧オフセットを、次のクロック相の間において同程度に負の電圧オフセットを生成することができる。このようにして、演算増幅器内に生じるいかなる電圧オフセットも、第2のクロック信号の2つの連続する相の両端間の生成される同程度に正及び負の電圧オフセット部分を平均することによって低減及び/又は除去される。
いくつかのケースでは、ディジタル・コントロール・ブロックが、コントロール信号の第1のサブセットの1つを使用して、第3のクロック信号の6つの明確な相に対応するコントロール信号の第2のサブセットを生成することができる。言い替えると、ディジタル・コントロール・ブロックは、第2のクロック信号の1つの相を6で分割し、それにより6つの等しい長さの第3のクロック信号の相を生成することによってコントロール信号の第2のサブセットを生成することができる。コントロール信号の第2のサブセットは、その後、電流ミラー回路内において生じる(生じないこともある)不整合誘導電流オフセットの低減のために電流ミラー回路に供給される。たとえば、コントロール信号の第2のサブセットを複数のスイッチのコントロールのために使用し、6つのクロック相のそれぞれの間にスイッチの各セット内において、1つのスイッチだけが電流を導通するために付勢されるようにすることができる。このようにして、第3のクロック信号の6つの連続する相の両端間の3つの実質的に同一の電流が平均されるようにスイッチの付勢をコントロールすることによって、電流ミラー回路内において生じるいかなる電流オフセットも低減及び/又は除去される。
別の実施態様によれば、前述したとおりの3分岐電流ミラー回路と演算増幅器を包含する電流加算バンドギャップ基準(BGR)回路内における不整合誘導電圧オフセットと電流オフセットを低減させるための方法がここに提供される。たとえばこの方法は、50%デューティ・サイクルのクロック信号を用いて演算増幅器の出力を変調し、当該演算増幅器に起因する電圧オフセットを低減させることを含む。いくつかのケースにおいは、この方法が(i)演算増幅器の変調後の出力を3分岐電流ミラー回路に、それに応答して3つの実質的に同一の電流を生成するために供給すること、及び(ii)それぞれがクロック信号の異なる相を表す複数のディジタル・コントロール信号を生成することを含む。本発明の好ましい態様においては、それらの複数のディジタル・コントロール信号を、クロック信号のすべての相の両端間の3つの実質的に同一の電流を平均することにより電流ミラー回路内において生じる(生じないこともある)電流オフセットを低減させるために使用できる。
本発明のこのほかの目的及び利点は、以下の詳細な説明を読み、添付図面を参照することによって明らかになるであろう。
本発明は、種々の変更及び代替形式が可能であるが、それの特定の実施態様を例として図に示し、以下に説明する。しかしながら、図及びそれの詳細な説明は、開示されている特定の形式に本発明を限定する意図ではなく、むしろその逆にその意図が、付随する特許請求の範囲によって定義されるところの本発明の精神及び範囲内に入るすべての修正、等価、及び代替を保護するところにあることが理解されるものとする。
バンドギャップ基準(BGR)回路は、一定の温度、プロセス・コーナ、電源電圧の範囲の両端間の比較的わずかにしか変動しない基準電圧の生成のために使用される。2つのタイプのBGR回路は、電圧加算構成と電流加算構成を含む。電圧加算BGR回路は、数ボルト(たとえば、約3〜5ボルト)の供給時に単一の基準電圧出力(たとえば、約1.25ボルト)を生成するためにしばしば使用されて成功しているが、それらは概して、異なる電圧出力(たとえば、1.25ボルト以外)、複数電圧出力、又は電圧出力と電流出力の組み合わせが好ましいか、及び/又は必要な低電力動作(たとえば、約1.6ボルト及びそれ未満の電源電圧)及び応用には適してない。
この理由のため、しばしば電流加算BGR回路は、他方の電圧加算の欠点を克服するために使用される。しかしながらプロセス誘導不整合を補償するために、多くの電流加算BGR回路は、大型の高電圧のデバイス又は大型の低電圧のデバイスとダミー構造の組み合わせのいずれかをBGR回路のアナログ・ブロック内において使用する。これらの解決策は、不整合の最小化を試みているが、通常、低電力動作に使用できないか(たとえば、高電圧デバイスの使用時)、又はゲート漏れの正確なコントロールに使用できない(たとえば、低電圧デバイスとダミー構造の組み合わせの使用時)。
したがって、より良好な解決策は、BGR回路のアナログ・ブロック内に薄いゲート酸化物(たとえば、tOX≒10〜20オングストローム)及び小さいゲート面積(たとえば、約1〜5μm2)を有する小型の低電圧デバイスを使用することである。このアプローチは、ゲート漏れを無視可能(たとえば、ドレイン動作ポイント電流と比較した場合に1%未満)にするが、小さい面積のデバイスは、電圧オフセットと電流オフセットの両方において非常に大きい不整合誘導の変動、すなわち最終的にバンドギャップ回路の正確さを下げる状態を作り出す傾向にあるので問題を生じる。ここで述べている本発明のコンセプトは、上で述べた従来の解決策の欠点を克服しつつ、この問題に取り組む。
図4〜10は、BGR回路のアナログ・ブロック内において小型の低電圧デバイスを使用して、正確さが高い低電力バンドギャップ動作を提供するための例示的な電流加算BGR構成及び方法を示している。より詳細を後述するとおり、本発明は、チョップ付き入力安定化テクニックと動的電流整合テクニックを組み合わせて、バンドギャップ回路の演算増幅器部分内における入力電圧オフセット及び電流ミラー部分内における電流オフセットを補償する。チョップ付き入力安定化テクニックと動的電流整合テクニックは、併せて使用されるとき、正確さにおける有意の増加(たとえば、より古い設計に対する約35%の改善)を提供し、一方、アナログ・ブロック内における小型の低電圧デバイス使用はレイアウト面積を低減し(たとえば、より古い設計に対する約500%の改善)、かつ低電源動作を可能にする(たとえば、現在のテクノロジを用いて3.6Vから1.4ボルトまで、又はわずかに異なるテクノロジを用いて約1.0ボルトまで下がる)。
図4は、本発明に従って改善された電流加算BGR回路400の1つの実施形態を示している。より詳細に述べれば、図4は、電流加算BGR回路400を形成するように組み合わせることができる種々のアナログ・ブロックとデジタル・ブロックを図解したブロック・レベルの図を提供する。ここに示されている実施形態においてはBGR回路のディジタル部分が、パワーオン・リセット(POR)ブロック410、自励発振器420(オプション)、ディジタル・コントロール・ブロック430を有している。POR回路410の目的は、パワーアップ時にディジタル・コントロール・ブロックをリセットすること、及び発振器が動作していることの保証である。POR回路は、電源電圧(VCC)が所与のレベル(たとえば、最小動作電圧レベル)に到達した後、パワーオン・リセット信号(たとえば、アクティブ・ローの「porb」信号)を発振器420とディジタル・コントロール・ブロック430に供給することによってこれらの機能を実行する。実質的にこの分野で周知の任意のPORを使用してパワーオン・リセット信号を生成できる。
いくつかのケースにおいては、発振器420が、既存の内蔵クロックを備えていない種々の回路とシステム内に含まれる。内蔵クロックを有する場合には発振器420は、システムのパワーアップ時(たとえば、POR回路410からの「porb」信号の受信時)に内部クロック信号(「clk」)を生成するために使用される。より詳細に述べれば、発振器420は、いずれかの目標周波数において内部クロック信号を生成するように構成されている。許容可能な目標周波数は約10MHzでよいが、応用に応じて他の目標周波数が生成されてもよいことに注意されない。たとえば、約7MHzから約13MHzまでの間にわたる目標周波数を有する内部クロック信号を、プロセス、電圧及び温度(PVT:process, voltage and temperature)コーナの一定の範囲の両端間の生成することができる。場合によっては、発振器420の動作電流の消費を50μA未満とすることができる。
ディジタル・コントロール・ブロック430は、内部クロック信号(「clk」)を受信するため、及びそれに応答して複数のコントロール信号を生成するために発振器420に結合される。1つの実施形態によれば、ディジタル・コントロール・ブロック430は、図5に示されているとおり、「2分周」(×2)カウンタ510と「6分周」(×6)カウンタ530を含み、かつ複数のコントロール信号を生成する何らかの組み合わせロジック520、540を含む。たとえば×2カウンタ510は、発振器420から(又は、別の内部クロックから)内部クロック信号(「clk」)を受信するために結合される。クロック信号に応答して、演算増幅器に起因する不整合誘導電圧オフセットを低減させるために演算増幅器440に供給されるコントロール信号の第1のサブセット(たとえば、「clk_in」、「clkb_in」)を生成させるために、×2カウンタ510と組み合わせロジック520を使用する。いくつかのケースでは、コントロール信号のうちの少なくとも1つ(たとえば、「clk_in」)を、コントロール信号の第2のサブセット(たとえば、a<1:3>、b<1:3>、c<1:3>)を生成するために×6カウンタ530と組み合わせロジック540に供給する。より詳細を後述するとおり、コントロール信号の第2のサブセットが、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるために電流ミラー回路450に供給される。
1つの実施形態によれば、POR回路410、発振器420、ディジタル・コントロール・ブロック430は、それぞれ高電圧(HV)デバイスを用いて実装される。ここで用いるところの「高電圧デバイス」は、2端子間において損傷を受けることなく「高電圧」に耐えることが可能な任意のデバイス(たとえば、トランジスタ又はそのほかの回路素子)として記述できる。「高電圧デバイス」は、通常、より厚いゲート酸化物とより長いチャンネル長を持つように形成される。1つの例においては「高電圧デバイス」は、約50〜約500オングストローム又はそれを超えるゲート酸化物の厚さ(tOX)を有する。しかしながらここで注意を要するのが、「高電圧」は相対的でありテクノロジ依存であることである。いくつかのケースにおいては、ブロック410、420、430が、電源フィードバック問題を回避するためにHVデバイスを用いて実装される。たとえば、電源フィードバック問題は、すべてのロジック・コントロール信号が0とVCCの間の信号スイングを有するHVCMOSであること(すなわち、すべてのロジックをVCCから外れて直接供給すること)を保証することによって回避できる。ほかのケースでは低電圧(LV)デバイスを用いてブロック410、420、430の実装が可能であるが、低電圧デバイスの使用は、ブロックの複雑性はもとより、ブロックによって消費される面積と電流の量を増加させる。したがって、POR回路410、発振器420、ディジタル・コントロール・ブロック430は、本発明の好ましい実施形態においてはHVデバイスを用いて実装される。
図4に示されているとおり、BGR回路400のアナログ部分は、演算増幅器440、電流ミラー回路450、バイポーラ・アレイ460、抵抗ファーム470、ロー・パス・フィルタ480、スタートアップ回路490を含むことができる。安定した基準電圧の生成について、及び演算増幅器440、電流ミラー回路450、バイポーラ・アレイ460、抵抗ファーム470の特定の実装については、図5〜9を参照して後述する。
スタートアップ回路490の目的は、BGR回路400を、確実に正しい動作状態とすることである。言い替えると、BGR回路400は、2つの安定動作ポイント、すなわちパワーダウン(たとえば、0V)とパワーアップ(たとえば、VCC)を有する。BGR400が正しい動作状態にあることを保証するためにスタートアップ回路490は、現在のBGR400が誤った状態で動作しているか否かを検出する。誤り動作状態が検出された場合にスタートアップ回路490は、演算増幅器440に「スタート」信号を供給し、それがBGR400を望ましい「パワーオン」安定動作ポイントに強制する。実質的にこの分野で周知の任意のスタートアップ回路を使用して演算増幅器440に供給される「スタート」信号を生成することができる。
BGR回路400によって基準電圧が生成された後は、バンドギャップ出力信号(「vbg_out」)内に残存する高周波不整合誘導ノイズ成分の除去にロー・パス・フィルタ480を使用できる。1つの実施形態によれば、ロー・パス・フィルタ480は、約43KHzの最小カットオフ周波数と指定クロック周波数において約20dBの最小減衰を有する受動4セルRCラダーとして実装される。その種のフィルタを使用して、約833KHzの不整合誘導ノイズ成分を首尾よく減衰できるが、必要に応じて(たとえば、内部クロック信号周波数が10KHzと異なるとき、又はより多くの、又はより少ない減衰量が望ましいとき)代替ロー・パス・フィルタ設計/特性を実装してもよい。
前述したディジタル・ブロックとは異なり、アナログ・ブロック440、450、460、470、480、490は、レイアウト面積の低減と低電力バンドギャップ動作のために、主として小型の低電圧(LV)デバイスを用いて実装される。ここで用いる「低電圧デバイス」は、テクノロジに応じて約10〜約20オングストロームのゲート酸化物の厚さ(tOX)を有する任意のデバイス(たとえば、トランジスタ又はそのほかの回路素子)である。それに加えて「小型の」低電圧デバイスは、特定のテクノロジによって許容される最小寸法の5倍未満のゲート面積(すなわち、長さ及び幅)を有するトランジスタ(又はそのほかの回路素子)である。たとえば、「小型の」低電圧デバイスは、約1μm2〜5μm2のゲート面積を有する。
しかしながら、BGR回路400のアナログ・ブロック内において小型の低電圧デバイスが使用される場合には問題が生じる。特に、小型の低電圧デバイスは、BGR回路の演算増幅器や電流ミラーの部分内に比較的大きい電圧オフセットと電流オフセット(たとえば、プロセス、電圧、及び/又は温度における変動がトランジスタの不整合となる)を生じる傾向にある。したがって、以下には、その種のオフセットを低減させ、ここで述べている低電力バンドギャップ回路の正確さを向上させるための種々の解決策が提供される。
前述したとおり、ディジタル・コントロール・ブロック430は、それに供給される内部クロック信号に応答してコントロール信号の第1のサブセット(「clk_in」/「clkb_in」)を生成するように構成されている。いくつかのケースでは、コントロール信号は、低減デューティ・サイクル・クロック信号を用いて演算増幅器の第1段に供給される入力信号を変調し、当該演算増幅器の第1段の出力を復調することによって不整合誘導電圧オフセットを低減させるために演算増幅器440に供給される。たとえば、「clk_in」コントロール信号と「clkb_in」コントロール信号がそれぞれ演算増幅器440に供給され、それらのデューティ・サイクルは、ディジタル・コントロール・ブロック430に供給される内部クロック信号のそれの約50%である(たとえば、10MHzの50%=5MHz)。演算増幅器内において電圧オフセットが生じる場合には、「clk_in」コントロール信号と「clkb_in」コントロール信号が(図7のチョップ付き安定化入力回路710、720とともに)、内部クロック信号(「clk」)の各クロック周期の一方の半分(すなわち、第1の相)の間に正の電圧オフセットを生成させ、かつ各クロック周期の別の半分(すなわち、第2の相)の間に同程度に負の電圧オフセットを生成させる。より詳細について後述するとおり、コントロール信号の第1のサブセットは、内部クロック信号のそれぞれの完全なクロック相の間に生成された正及び負のオフセットを平均することによって、演算増幅器に起因する電圧オフセットを低減させるために使用される。
次に、図4〜7を参照して不整合誘導電圧オフセットを低減させるための例示的な回路と方法について説明する。図4、6に示されているとおり、垂直PNPバイポーラ・アレイ460は、バンドギャップ回路用のPTAT電流とCTAT電流を導くために使用される。たとえばCTAT電流は、バイポーラ接合トランジスタ(BJT)が正規アクティブモードでバイアスされているとき、BJTのベース‐エミッタ電圧(VBE)を抵抗に生じさせることによって生成される。ここで用いられるところのBJTに関する「正規アクティブモードの動作」は、BJTのベース‐エミッタ接合が順方向バイアスされ、BJTのベース‐コレクタ接合が逆方向バイアスされる場合を言う。図6においては、CTAT電流が、インピーダンス・ブロックZ1、Z2、Z3に、すなわちその両端間にトランジスタD1のベース‐エミッタ電圧(Vbe1)を加えることによって生成される。言い替えるとCTAT電流ICTATは、次のとおりに表すことができる。
ICTAT=Vbe1/(Z1+Z2+Z3) 式(6)
ICTAT=Vbe1/(Z1+Z2+Z3) 式(6)
類似の態様において、別のインピーダンス・ブロックZ6、Z7に電圧を生じさせることによってPTAT電流を生成することができる。たとえば、インピーダンス・ブロックZ6、Z7の両端間の電圧は、正規アクティブモードの動作でバイアスされた2つのバイポーラ接合トランジスタ(BJT)のベース‐エミッタ電圧の間の差として、それら2つのベース‐エミッタ接合がそれぞれ異なる電流密度を有するときの差として生成される。図6においては、インピーダンス・ブロックZ6及びZ7の両端間に生じる電圧が、トランジスタD1及びD2のベース‐エミッタ電圧の間の差を表す。その種の実施形態においては、PTAT電流IPTATを次のとおりに表すことができる。
IPTAT=(Vbe1‐Vbe2)/(Z6+Z7) 式(7)
IPTAT=(Vbe1‐Vbe2)/(Z6+Z7) 式(7)
いくつかのケースにおいては、トランジスタD1の電流密度がトランジスタD2の電流密度よりN倍大きい。これは、第1のトランジスタ(D1)を数回(たとえば、N=48)複製してN倍大きい面積を有する第2のトランジスタ(D2)を生成することによって達成できる。したがって、PTAT電流は、代替的に次のとおりに表すことができる。
IPTAT=(kT/q)×ln(N)×(1/(Z6+Z7)) 式(8)
IPTAT=(kT/q)×ln(N)×(1/(Z6+Z7)) 式(8)
図4、6に示されているとおり、PTAT電流とCTAT電流は、式(3)の係数β1及びβ2を提供するために、抵抗ファーム470によって変えられる。たとえば図6に示されているとおり、抵抗ファーム470は、CTAT電流に関係する電圧(Vin‐)を生成するための第1の複数の抵抗(たとえばインピーダンス・ブロックZ1、Z2、Z3)、及びPTAT電流電流に関係する電圧(Vin+)を生成するための第2の複数の抵抗(たとえばインピーダンス・ブロックZ6、Z7)を含む。第3の複数の抵抗(たとえば、インピーダンス・ブロックZ4、Z5)もまた、基準電圧(VREF’)を生成するために抵抗ファーム470内に含まれている。たとえば基準電流IREFは、次のようにCTATとPTAT電流を組み合わせることによって生成される。
IREF=β1×Vbe1/(Z1+Z2+Z3)+β2(kT/q)(ln(N))×(1/(Z6+Z7)) 式(9)
基準電圧(VREF’)は、その後、この基準電流をインピーダンス・ブロックZ4、Z5に通すことによって次のとおりに生成される。
Vref’=(Z4+Z5)×IREF 式(10)
図4に示されているとおり、基準電圧は、その後、電流ミラー回路450、ロー・パス・フィルタ480に通った後にBGR回路400から出力される。
IREF=β1×Vbe1/(Z1+Z2+Z3)+β2(kT/q)(ln(N))×(1/(Z6+Z7)) 式(9)
基準電圧(VREF’)は、その後、この基準電流をインピーダンス・ブロックZ4、Z5に通すことによって次のとおりに生成される。
Vref’=(Z4+Z5)×IREF 式(10)
図4に示されているとおり、基準電圧は、その後、電流ミラー回路450、ロー・パス・フィルタ480に通った後にBGR回路400から出力される。
1つの実施形態においては、インピーダンス・ブロックZ1〜Z7を、R=816.3265Ωとして、Z1=12R、Z2=48R、Z3=112R、Z4=80R、Z5=7R、Z6=6R、Z7=36Rとなるように構成される。しかしながら注意を要するが、本発明の他の実施形態においては代替抵抗値及び/又はインピーダンス・ブロックの代替グルービングが適切となることがある。
次に、抵抗ファーム470によって生成されたVin‐及びVin+を、演算増幅器440の正及び負の入力端子に供給し、そこでそれらが差分信号(op_out)を生成するために増幅され、互いに対して比較される。いくつかのケースでは、増幅された差分信号(別の言い方では演算増幅器の出力)の正確さが、オペアンプに供給される入力電圧内のオフセットによって有害な影響を受けることがある。より詳細には、プロセス、電圧、及び/又は温度における変動が、オペアンプ回路の整合済みトランジスタ内に不整合誘導電圧オフセットを生成することがある。これらのオフセットは、面積に逆比例し、したがって、小型の低電圧デバイス(たとえば、バンドギャップ回路400のアナログ・ブロック内に使用されているもの)を使用するときには増加する傾向にある。その種のオフセットを補償するために本発明は、図7に示されているとおり、ペアのチョップ付き安定化入力回路710、720を演算増幅器440の入力に設けられる。
図7は、ペアのチョップ付き安定化入力回路710、720を含む演算増幅器440の1つの実施形態を示している。いくつかのケースでは、オペアンプ440を、リードラグ(又はシャント)補償付き2段OTAと呼ぶことがある。言い替えるとオペアンプ440は、補償テクニックを使用してオペアンプの安定した(つまり「発振のない」)動作を確保している。図7の実施形態においては、この補償が抵抗R3とトランジスタN12によって形成されるキャパシタによって提供される。しかしながら注意を要するが、ここで述べているチョップ付き安定化テクニックは、このほかの適切と考えられる実質的に任意のオペアンプ設計に適用できることである。
図7の実施形態において、チョップ付き安定化入力回路710、720は、それぞれ、抵抗ファーム470によって生成された正及び負の入力電圧(Vin‐、Vin+)を受け取るために相補CMOSスイッチのペア(P1/N1、P2/N2と、P3/N3、P4/N4)を含む。前に触れたとおり、これらの入力電圧を、50%デューティ・サイクルのクロック信号(「clk_in」と「clkb_in」)ペアを用いてチョップし、内部クロック信号(「clk」)の各クロック周期の一方の半分(すなわち、第1の相)の間に正の電圧オフセットを有する、及び各クロック周期の別の半分(すなわち、第2の相)の間に負の電圧オフセットを有する出力電圧(op_out)生成できる。
たとえば、内部クロック信号の第1の相の間(たとえば、「clk_in」信号がハイ、「clkb_in」信号がローのとき)に、Vin+をトランジスタP5のゲート端子に供給し、Vin‐をトランジスタP6のゲート端子に供給する。第2の相の間は、整合トランジスタのゲート端子に逆の入力電圧を供給する。たとえば、「clk_in」信号がロー、「clkb_in」信号がハイのときにVin‐をトランジスタP5に供給し、Vin+をトランジスタP6に供給する。交番する態様で(コントロール信号「clk_in」と「clkb_in」を介して)トランジスタP5/P6のゲート端子に正及び負の入力電圧を供給することによって、チョップ付き安定化入力回路710、720は、内部クロック信号のそれぞれの完全な周期の間にオペアンプ(P5/N9及びP6/N10)のレッグを通って流れる電流が確実に交換されるようにする。トランジスタP5/P6又はトランジスタN9/N10が完全に整合していない場合には、チョップ付き安定化テクニックによって、内部クロック信号の各クロック周期の一方の半分の間に正の電圧オフセットが生成され、各クロック周期の別の半分の間に同程度に負の電圧オフセットが生成される。言い替えると、チョップ付き安定化テクニックは、内部クロック信号のそれぞれの完全な周期の間に生成された正及び負の電圧オフセットを平均することによって演算増幅器に起因する不整合誘導電圧オフセットを低減させ及び/又は除去する。
図7に示されている残りのトランジスタ(N5、N6、N7、N8、N11、N12、N13)は、トランジスタN6、N6、N7、N8が信号の位相を保存するために同期態様で入力に対する出力を切り換え、トランジスタN11とN12がフィルタ及び補償キャパシタとしてそれぞれ使用され、トランジスタN13が演算増幅器の出力段になるという形で動作する。
いくつかの実施形態においては、ゲート漏れを低減し、正確さを増加させ、トランジスタの降伏(高電圧クロック信号を低電圧トランジスタに供給するときに結果としてなる)を回避するために、高電圧CMOS相補スイッチ(P1/N1、P2/N2と、P3/N3、P4/N4)を用いてチョップ付き安定化入力回路710、720が実装されている。いくつかの実施形態においては、演算増幅器440は、増幅器の第1段において低電圧デバイス(P5、P6、N9、N10)を用い、増幅器の第2段において高電圧デバイス(N5〜N8、N11、N12)を用いて実装される。出力段において使用される低電圧デバイス(N13)とともに、トランジスタP5、P6、N9、N10は、オペアンプ回路の信号路内において低電圧デバイスだけが使用されることを保証する。これは、オペアンプ440が低電源状態の下に動作することを可能にする。それぞれの実施形態において、オペアンプ440は、約3〜10MHz(PVTコーナに依存)の動作帯域幅の両端間の約40〜50dBの間の利得を提供する。いくつかのケースでは、小型の高電圧スイッチ(N5〜N8)の使用が、チョップ付き安定化テクニックと組み合わされて、32dBを超える電源電圧変動除去(PSR)比を提供する。
電圧オフセットに加えて、ディジタル・コントロール・ブロック430を、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるために電流ミラー回路450に供給されるコントロール信号の第2のサブセット(a<1:3>、b<1:3>、c<1:3>)を生成するように構成する。上で触れたとおり、たとえば、コントロール信号の第1のサブセットの1つ(たとえば、「clk_in」)が、「clk_in」信号の6つの明確な相に対応するコントロール信号の第2のサブセット(たとえば、a<1:3>、b<1:3>、c<1:3>)を生成するために、ディジタル・コントロール・ブロックの×6カウンタ530と組み合わせロジック540に供給される。より詳細について後述するとおり、コントロール信号の第2のサブセットは、クロック信号の各相、a<1:3>、b<1:3>、c<1:3>の間の電流ミラー出力を動的に整合させることによって、不整合誘導電流オフセットを低減させるために使用できる。
次に、図8〜9を参照して不整合誘導電流オフセットを低減させるための例示的な回路及び方法を説明する。図8に示されているとおり、3分岐電流ミラー回路450を形成するために、複数のカスコード接続デバイス(P7〜P14)を組み合わている。ここで用いているところの用語「カスコード接続デバイス」は、ソース‐ドレインの経路が直列に接続された2又はそれを超える数のトランジスタを記述するために使用される。より詳細に述べれば、「カスコード接続デバイス」は、「共通ソース」接続されたデバイスと「共通ゲート」接続されたデバイスの組み合わせとして記述できる。いくつかのケースにおいてはカスコード接続デバイスの使用が、特にカスコード接続デバイスがレイアウト面積を低減し、かつ低電力バンドギャップ動作を可能にするために小型の低電圧デバイスとともに実装されるとき、電流ミラー回路内の不整合誘導電流オフセットの低減を補助する。
図8の実施形態においては、電流ミラー回路450のカスコード接続デバイスの形成に小型の低電圧PMOSデバイスP7〜P14が使用されている。より詳細に述べれば、4ペアのPMOSデバイス(P7/P8、P9/P10、P11/P12、P13/P14)が、演算増幅器440の電源ノード(VCC)と出力(op_out)の間に直列に結合される。トランジスタP8、P10、P12、P14のゲート端子は、演算増幅器440の出力(op_out)を受け取るために結合される。トランジスタP7、P9、P11、P13のゲート端子は、スタートアップ回路490にパス・ゲート(「pgate」)信号を供給するために、トランジスタP8のドレイン端子と抵抗R4の間に結合される。パス・ゲート信号は、抵抗R4の両端間の生成される電圧の測度である。
動作の間は、入力トランジスタP7/P8と抵抗R4を通って生成される基準電流(Iref)が、トランジスタP7/P9及びP8/P10のゲート端子を互いに結合することによってトランジスタP9/P10、P11/P12、P13/P14にミラーリングされる。言い替えると、トランジスタP7〜P14が完全に整合されているときには、トランジスタP9/P10、P11/P12、P13/P14を通って生成される、ミラーリングされた電流(IA、IB、及びIC)が、入力トランジスタP7/P8と抵抗R4を通って生成される基準電流(Iref)とまったく同じになる。理想的な状況においては、ミラーリングされた電流のうちの2つ(たとえば、ICとIB)が差分信号を生成するために演算増幅器に供給され、第3のミラーリングされた電流(たとえば、IA)が基準電圧(Vref)を生成するために抵抗ファーム470に供給される。
しかしながら、カスコード接続デバイスの間における不整合が、ミラーリングされた電流のうちの1つ又は複数(たとえば、IA、IB、及び/又はIC)を基準電流(Iref)と異なるものとすることによって、電流ミラー回路内に電流オフセットが生成される。この理由のため、本発明の好ましい実施形態は、複数の動的にコントロールされるスイッチ(SW1〜SW9)を含み、バンドギャップ回路の正確さを増加させることができる。より詳細については後述するとおり、バンドギャップの正確さは、電流ミラー回路内に生じる(生じないこともある)電流オフセットを補償する電流ミラー出力の動的な整合によって改善される。
図8に示されているとおり、電流ミラー回路450は、ミラーリングされた電流を下流の回路コンポーネント(たとえば、オペアンプ440と抵抗ファーム470)に供給するための3つの出力ノード(out_a、out_b、out_c)を含む。不整合誘導電流オフセットを補償するために、複数のスイッチ(SW1〜SW9)が電流ミラーの各ブランチと3つの出力ノードの間に3つをセットとして結合される。図8の実施形態においては、スイッチの各セット内に3つの並列結合されたスイッチが含まれ、スイッチの各セットは、ミラーリングされた電流のうちの異なる1つを受け取るために結合されている(たとえば、スイッチSW1、SW2、SW3は、ミラーリングされた電流IAを受け取るために結合され、スイッチSW4、SW5、SW6は、ミラーリングされた電流IBを受け取るために結合されるという形になる)。
複数のスイッチ(SW1〜SW9)は、ディジタル・コントロール・ブロック430によって生成されるコントロール信号の第2のサブセット(たとえば、a<1:3>、b<1:3>、c<1:3>)によってコントロールされる。上で触れたとおり、たとえば×6カウンタ530と組み合わせロジック540が、低減デューティ・サイクルのクロック信号(たとえば、「clk_in」信号)を6つの明確なクロック相に分割することによって、このコントロール信号の第2のサブセットを生成する。1つの実施形態によれば、約5MHzの「clk_in」信号を、6つの明確なクロック相に分割し、約833KHzで、もっとも低い電流不整合誘導ノイズ成分を変調する。しかしながら注意を要するのが、この変調周波数は、どちらかというと恣意的であり、テクノロジ、ノイズ除去要件に依存するということである。
その後、スイッチの各セット内の1つのスイッチだけが各明確なクロック相の間に電流を導通させるために付勢されるように、コントロール信号の第2のサブセットを使用して複数のスイッチをコントロールする。図9に示されているとおり、たとえば、6相のクロック信号の相1の間にスイッチSW1、SW5、SW9を付勢するためにコントロール信号a<1>、b<2>、c<3>をスイッチの3つのセットに供給する。相2の間においては、スイッチSW1、SW6、及びSW8を付勢するためにコントロール信号a<1>、b<3>、c<2>を供給する。相3の間においては、スイッチSW2、SW6、SW7を付勢するためにコントロール信号a<2>、b<3>、c<1>を供給する。相4の間においては、スイッチSW3、SW5、SW7を付勢するためにコントロール信号a<3>、b<2>、c<1>を供給する。相5の間においては、スイッチSW3、SW4、SW8を付勢するためにコントロール信号a<3>、b<1>、c<2>を供給する。相6の間においては、スイッチSW2、SW4、SW9を付勢するためにコントロール信号a<2>、b<1>、c<3>を供給する。
図9に示されているコントロール・シーケンスを本発明のいくつかの実施形態の中で使用し、任意の2つの連続するクロック相の間に、スイッチの3つのセットのうちの2つの中においてだけ、現在付勢されているスイッチを消勢して異なるスイッチを付勢することによって、切り換えノイズを低減させることができる。しかしながら図9に示されている切り換えスキームは、好ましい切り換えスキームの1つの例に過ぎない。このほかのスキームを本発明の他の実施形態に使用することができる。
使用される特定の切り換えスキームによらず、ミラーリングされた電流を平均して低電圧カスコード接続デバイスの間に存在する不整合誘導電流オフセットを相殺することによって、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるためにコントロール信号の第2のサブセットを使用することが可能である。1つの実施形態においては、出力ノードout_a、out_b、out_cは、それぞれ、6相クロック信号の持続時間にわたって等しい量のミラーリングされた電流(IA、IB、IC)を受け取るように構成される。たとえば、出力ノードout_a、out_b、out_cを、それぞれ、6相クロック信号の持続時間にわたって(IA+IB+IC)/3に等しくすることができる。言い替えると、ここで述べている動的電流整合テクニックを使用し、カスコード接続デバイスが完全に整合されていない場合であっても実質的に同一の出力電流を提供することによって、電流ミラー回路に起因する不整合誘導電流オフセットを低減させることが可能である。
いくつかの実施形態においては、高電圧PMOSデバイスを使用して複数のスイッチ(SW1〜SW9)が実装され、電源フィードバック問題を回避し、バンドギャップ回路の正確さを増加させることができる。電流ミラー部分の中に使用される小型の低電圧カスコード接続デバイスと組み合わされたとき、これらの複数のスイッチが、正確さが高く、プロセス、電圧、温度内の変動に対する敏感度がはるかに小さい、単位比を有する三重電流ミラー回路450を作り出す。
いくつかの実施形態においては、図8〜9に記述されている動的電流整合テクニックが、図5〜7に記述されているチョップ付き安定化テクニックを伴わずに使用されて、電流ミラー回路に起因する不整合誘導電流オフセットの低減及び/又は除去によってバンドギャップの正確さを増加させることが可能である。しかしながら本発明の好ましい実施形態においては、レイアウト面積と電力消費を低減させるようにバンドギャップ回路のアナログ・ブロック内において主として小型の低電圧(すなわち、漏れを生じがちな)トランジスタを使用する場合に、動的電流整合及びチョップ付き安定化のテクニックが組み合わされて最大のバンドギャップ正確さが(たとえば、電圧オフセットと電流オフセットを低減させることによって)提供される。
図10は、図4〜9に示されているバンドギャップ回路(すなわち、「新設計」)と、動的電流整合又は入力チョッパ安定化テクニックの実装を伴わずに大面積HVデバイスを排他的に使用する単純な電流加算構成(すなわち、「旧設計」)とについて例示的なシミュレーション結果を比較した表である。いずれの場合においても低電圧電源(たとえば、約1.6ボルト〜約2.0ボルト)と、拡張された温度範囲(たとえば、約‐40℃〜約140℃)が想定されている。これらの条件の下に、「新」と「旧」設計は、ともに、約600mVの正常基準電圧出力を引き渡すことが可能である。
図10に示されているとおり、図4〜9に示されている「新」バンドギャップ回路は、数十ミリアンペアの範囲内で漏れが予測されるテクノロジにおいては無関係となる電流消費(ICC)を除くすべての面において「旧」設計より改善されている。レイアウト面積(約500%)、スタートアップ時間(約470%)、修正時間(約290%)、モンテ・カルロ(MC)正確さ(約160%)、パーセンテージ・オーバーシュート(約1000%)等のいくつかのパラメータについてはかなりの改善がある。改善されない唯一の領域(電流消費)は、追加のディジタル・ブロック(たとえば、局部発振器、ディジタル・ブロック等)の追加の電流の必要性に起因する。
上で触れたとおり、ここで述べているチョップ付き安定化テクニックと動的電流整合のテクニックは、正確さを犠牲にすることなく「新」バンドギャップ回路のアナログ・ブロック内において、小型の低電圧デバイスを使用できるようにする。レイアウト面積を有意に低減させること(図10に示されるとおり)に加えて、小型の低電圧デバイスの使用は、最小電源電圧限界を(たとえば、約1.6ボルトから約1.4ボルトへ、又はそれより低く、テクノロジに応じて)下げるという追加の利点を提供する。
この開示の恩典を有する当業者であれば認識することになろうが、本発明は、正確さの改善と利用面積の低減を有する低電力バンドギャップ回路を提供する。本発明の種々の態様の追加の修正及び代替実施形態は、この説明の観点から当業者には明らかであろう。その種のすべての修正及び変更を特許請求の範囲が包含すること、したがって明細書及び図面が限定的な意味ではなく、例示として考慮されることが意図されている。
Claims (15)
- バンドギャップ基準(BGR)回路内の不整合誘導電圧オフセットと電流オフセットを低減させるように構成されたBGR回路であって、
演算増幅器に起因する電圧オフセットを低減させるためにチョップ付き安定化入力回路のペアを有する演算増幅器と、
前記演算増幅器の出力を受け取るために結合され、かつそれらから3つの実質的に同一の電流を生成するために構成された3つの電流ミラー・デバイスと、
スイッチの各セットが前記3つの実質的に同一の電流の異なる1つを受け取るように結合された、3セットの動的にコントロールされるスイッチと、
前記電流ミラー・デバイスに起因する電流オフセットを低減させるように構成されたディジタル・コントロール・ロジックであって、前記3セットのスイッチを、
多相クロック信号の第1の相の間に、スイッチの各セット内において1つのスイッチだけが電流を導通するように付勢され、かつ
前記第1の相の間に付勢される前記スイッチのうちの1つだけが、前記多相クロック信号の連続する相の間において付勢されたまま残る
ようにコントロールする、前記ディジタル・コントロール・ロジックと
を包含するバンドギャップ基準回路。 - 前記3つの電流ミラー・デバイスは、3ペアの低電圧カスコード接続デバイスを包含する請求項1に記載のバンドギャップ基準回路。
- 前記3セットの動的にコントロールされるスイッチは、並列結合された3つのスイッチのセットを3つ含む請求項1に記載のバンドギャップ基準回路。
- 前記ディジタル・コントロール・ロジックは、クロック信号を受け取るために結合され、かつそれに応答して複数のコントロール信号を生成するように構成される請求項1に記載のバンドギャップ基準回路。
- 前記ディジタル・コントロール・ロジックは、前記クロック信号を半分に分割して2つの等しい長さの第2のクロック信号の相を生成することによって前記コントロール信号の第1のサブセットを生成するために構成され、それが、前記演算増幅器の出力を変調するために前記演算増幅器及び前記チョップ付き安定化入力回路のペアに供給される請求項4に記載のバンドギャップ基準回路。
- 前記演算増幅器の出力内において不整合誘導電圧オフセットが生じた場合に、前記コントロール信号の第1のサブセットが、前記第2のクロック信号の1つのクロック相の間に正の電圧オフセットが生成され、かつ次のクロック相の間に同程度に負の電圧オフセットが生成されることを可能にする請求項5に記載のバンドギャップ基準回路。
- 前記ディジタル・コントロール・ロジック、前記演算増幅器、前記チョップ付き安定化入力回路のペアは、前記第2のクロック信号の2つの連続するクロック相の両端間の生成された前記正及び負の電圧オフセットを平均することによって前記演算増幅器に起因する不整合誘導電圧オフセットを低減させるように構成される請求項6に記載のバンドギャップ基準回路。
- 前記ディジタル・コントロール・ロジックは、前記第2のクロック信号の1つの相を6で分割し、6つの等しい長さの第3のクロック信号の相を生成することによってコントロール信号の前記第1のサブセットの1つを使用して、コントロール信号の第2のサブセットを生成するように構成され、それが前記多相クロック信号として前記3セットの動的にコントロールされるスイッチに供給される請求項5に記載のバンドギャップ基準回路。
- 前記ディジタル・コントロール・ロジックと3セットの動的にコントロールされるスイッチは、前記第3のクロック信号の各相の間に前記3つの実質的に同一の電流を平均することによって前記3つの電流ミラー・デバイスの間に存在する不整合誘導電流オフセットを除去するように構成される請求項8に記載のバンドギャップ基準回路。
- 前記3セットの動的にコントロールされるスイッチは、前記BGR回路の正確さを増加させるために高電圧デバイスを用いて実装される請求項1に記載のバンドギャップ基準回路。
- 前記3セットの動的にコントロールされるスイッチを除く前記BGR回路内のすべてのトランジスタは低電圧デバイスを用いて実装され、約1.6ボルト及びそれ未満の電源状態の下においても前記BGR回路が機能できることを可能にする請求項1に記載のバンドギャップ基準回路。
- プロセス、電圧、温度の値の指定範囲の両端間の安定した基準電圧を生成するように構成される電流加算バンドギャップ基準(BGR)回路であって、
絶対温度に対して比例的な(PTAT)電流及び絶対温度に対して相補的な(CTAT)電流を生成するために結合された複数のダイオードと、
前記PTAT電流とCTAT電流を受け取るために結合され、かつそれらから差分信号を生成するために構成された演算増幅器と、
前記差分信号を受け取るために結合され、かつそれらから3つの実質的に同一の電流を生成するように構成された3つの電流ミラー・デバイスと、
スイッチの各セットが前記3つの実質的に同一の電流の異なる1つを受け取るために結合された、3セットのスイッチと、
多相クロック信号の連続する相の両端間の前記3つの実質的に同一の電流を平均するように構成されたディジタル・コントロール・ロジックであって、前記3セットのスイッチを、
多相クロック信号の第1の相の間に、スイッチの各セット内において1つのスイッチだけが電流を導通するために付勢され、
前記第1の相の間に付勢される前記スイッチのうちの1つだけが、前記多相クロック信号の連続する相の間において付勢されたまま残る
ようにコントロールする、前記ディジタル・コントロール・ロジックと、
前記平均された電流を受け取るために前記3セットのスイッチに結合される抵抗であって、前記抵抗の両端間の安定した基準電圧を生じさせるように構成された少なくとも1つの抵抗と、
を包含する電流加算BGR回路。 - 前記3つの電流ミラー・デバイスは、3ペアの低電圧カスコード接続デバイスを包含し、前記3セットのスイッチは、並列結合された3つのスイッチのセットを3つ含む請求項12に記載の電流加算BGR回路。
- 前記ディジタル・コントロール・ロジックは、第1のクロック信号を受け取るように構成され、かつ、
デューティ・サイクルが前記第1のクロック信号のそれの約50%である第2のクロック信号を用いて前記差分信号を変調することによって前記演算増幅器に起因する不整合誘導電圧オフセットを低減させるように前記演算増幅器に供給される前記コントロール信号の第1のサブセットと、
前記第2のクロック信号の1つの相を6つの第3のクロック信号の明確な相に分割することよって生成される前記コントロール信号の第2のサブセットであって、前記第3のクロック信号のそれぞれの明確なクロック相の間にスイッチの各セット内において1つのスイッチだけが電流を導通するために付勢されるようにスイッチの付勢をコントロールすることによって前記電流ミラー・デバイスに起因する不整合誘導電流オフセットを低減させるように前記3セットのスイッチに供給される、前記第2のサブセットとを生成するように構成される請求項12に記載の電流加算BGR回路。 - 前記演算増幅器は、前記コントロール信号の第1のサブセットを受け取るためのチョップ付き安定化入力回路のペアを包含し、それに応答して、前記第2のクロック信号の2つの連続する相の間に正の電圧オフセット及び同程度に負の電圧オフセットを生成する請求項14に記載の電流加算BGR回路。
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