JP2009521138A - Ｔｄｉセンサを連続的にクロッキングする装置 - Google Patents

Abstract

センサおよびその実装内に電荷を伝播させる方法および装置が提供される。この方法と装置は、試料を検査するために使用され、センサは、蓄積した電荷をＴＤＩセンサのゲート間で進めるように動作する。設計の実施態様は、正弦波信号や台形信号などの複数の位相ずれ信号を表す１組の値を提供する。これらの位相ずれ信号は、変換されてセンサに送られる。変換された信号を利用して、センサは、センサ内の電荷をセンサの端部の方に転送する。フィードスルー補正や非線形性の補正などの態様に対処される。

Description

本願が優先権を主張する米国特許出願番号１１／２９２，７５４は、発明者David Lee Brownらが２００４年１１月１８日に出願し現在留保されている米国特許出願番号１０／９９２，０６３「Continuous Clocking of TDI Sensors」の一部継続出願であり、この一部継続出願は、引用により本明細書に組み込まれる。

本発明は、一般に電子撮像の分野に関し、より詳細にはＴＤＩ（時間遅延積算）センサを使った半導体ウェーハやフォトマスクなどの試料の検査に関する。

多くの光学システムは、半導体ウェーハやフォトマスク上の欠陥の検査など、試料の表面の特徴を検査または撮像する機能を有する。高性能な半導体欠陥検査システムの中には、直径３００ｍｍのウェーハの全検査の際にサイズが約３０ｎｍの欠陥を検出できるものもある。そのような欠陥は、ウェーハ自体よりも７桁小さい。

これらのタイプの光学システムは、ＴＤＩセンサを含むがこれに限定されない高度なセンサを使用する場合がある。ＴＤＩセンサは、ウェーハ検査システムとフォトマスク検査システムの場合、他のタイプのセンサよりも複数桁高いスループットを示す。図１は、典型的なＴＤＩセンサを示す。図１から、画素アレイが撮像領域１０１を構成することが分かる。図１による現在最新のＴＤＩセンサは、２５６×２０４８アレイまたはこれより大きい画像領域を有する場合がある。典型的な構成では、ランプ、レーザビームや他の明るい照明光源が、半導体ウェーハ表面を照明する。ウェーハ面は、光をＴＤＩセンサに反射し、光がセンサに当たる場所でセンサは光電子を生成することがある。

ＴＤＩセンサは、一般に、ウェーハの拡大画像をスキャンする。センサは、ウェーハをスキャンしながら電荷を連続的に蓄積し、また、センサがウェーハ画像に対して移動する速さと一般に同じ速さで画素列１０２に沿って電荷を転送する。図１の向きにおいて、センサは、画素から画素へ垂直方向に電荷を移動させる。

ＴＤＩセンサは、一般に、図１に実線の縦線で表わされたチャネルストップ１０３を有する。これらのチャネルストップ１０３は、撮像領域１０１内の列から列に電子または電荷が移動するのを防ぐ。電子の動きは、一般に、電子がセンサの縁にあるシリアルレジスタ１０４に達して抑制され、ここで、シリアルレジスタは、灰色の画素行によって表わされている。

電荷が列の最後の画素に達すると、電荷はシリアルレジスタ１０４に移る。シリアルレジスタ１０４は、電荷が読み出し段と読み出し増幅器１０５に達するまで電荷を１画素づつ水平方向に転送する。一般に、転送ゲート１０６または類似の構造が、撮像領域１０１とシリアルレジスタ１０４間の電荷の移動を制御する。

特定のＴＤＩセンサは、一般にシリアルレジスタ１０４の端に位置決めされた唯一の読み出し増幅器１０５を有する。他のＴＤＩセンサは、図１に示したＴＤＩセンサと同じように、シリアルレジスタ内の画素の内容を読み出すのに必要な時間を短縮するために複数の読み出し増幅器１０５を有する。

いくつかの理由で、従来のＴＤＩセンサは、最適な機能を発揮していない。従来のＴＤＩセンサは、「バーストクロッキング(burst clocking)」と呼ばれる方法を採用しており、それによりＴＤＩセンサは電荷を画素から画素に転送し、電圧のグラフは、正から負に急激に変化し再び戻る。バーストクロッキングを使用する従来のＴＤＩセンサは、画素電荷を転送する際に最適な速度を発揮せず、タイミングジッタの影響を受けやすい。そのようなセンサは、高レベルの電力損を示し、比較的低い電荷転送効率を有する。更に、従来のＴＤＩセンサは、クロック波形の大きなばらつき、変調伝達関数の低さ、および高いエレクトロマイグレーションの可能性を有する傾向がある。更に、バーストクロッキングを使用するＴＤＩセンサは、一般に、環境条件や微妙な動作の変化が生じたときにうまく動作しない。

ＴＤＩ検出設計を実施するときに、いくつかの問題、最も著しくは、フィードスルー時間、電荷移動（charge transference）、実装電子回路によって生成されるタイミングジッタ、および高速センサ実装内の不完全な大地帰路などの問題が生じる場合があり、それぞれの問題により、生成された信号に特定のエラーが生じる。ＣＣＤまたはＴＤＩ検出ハードウェア実装内では円滑な動作が望ましい。

従って、半導体ウェーハまたはフォトマスクと関連して使用され、従来既知の電子撮像システムにある前述の欠点を克服する比較的円滑に動作するセンサの実装を提供することは有益である。更に、本明細書で述べた否定的な側面のある装置に比較して、優れた改善された機能を有する検出実装および光学検査システム全体の設計を提供することは有益である。

本設計の１つの態様によれば、正弦波信号や台形信号などの複数の位相ずれ可変信号を表す１組の値を提供するように構成されたロジックによってプログラムされたプログラム式プロセッサを含む検出装置を提供する。この設計は、更に、デジタル−アナログ変換要素などの複数の変換要素を含み、複数の変換要素は、１組の値を受け取り、１組の値を異なるフォーマットを有する変換された１組の値に変換し、変換された１組の値を受け取るように構成された複数の入力を有するセンサに前記変換された１組の値を送るように構成されている。複数の変換要素から受け取った前記変換された１組の信号を利用して、センサは、センサ内の電荷をセンサの端の方に転送する。

本設計の別の態様によれば、検出システムが提供され、この検出システムは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、ＦＰＧＡに接続された複数の信号デジタル−アナログ変換器（ＤＡＣ）とを含み、複数の信号ＤＡＣは、ＦＰＧＡから可変信号を受け取り、ＦＰＧＡから受け取った各可変信号は、他の可変信号と位相がずれており、更に複数の信号ＤＡＣから可変信号を受け取るように構成された複数の入力を有するセンサを含む。複数の信号ＤＡＣからの可変信号により、センサは、センサ内の電荷をセンサの端に転送する。

本発明の上記およびその他の利点は、本発明の以下の詳細な説明および添付図面から、当業者に明らかになるであろう。

本発明は、添付図面の図に限定ではなく例として示される。

本発明によれば、連続クロッキングを利用して画素間で電荷を転送する検査システムで使用することができるＴＤＩ検出実装が提供される。本設計は、従来既知のＴＤＩセンサ設計を改善することができる。

バーストクロッキング
図２は、従来のＴＤＩセンサが画素列内の画素から画素に電荷をどのように移動させるかを示す。図２は、単一列内の３つの隣り合った画素２０１（１）、２０１（２）および２０１（３）を示す。図２に関連する用語「列」は、図１において電荷が画素から画素に垂直方向にどのように移動するかを説明する役割をする。各画素は、ａ２０２、ｂ２０３およびｃ２０４と示された３つのポリシリコンゲートを含む。この３つのゲート構造によって、電荷を所望方向に移動させることができる。

図２は、それぞれ３つのゲートを有する３つの画素を７つの異なる状態２１１〜２１７で示す。この例では、ＴＤＩセンサの初期状態は状態２１１である。ＴＤＩセンサは、時間の経過と共に状態２１２，２１３などに順次進む。状態２１７は、電荷が１画素前進した以外は実質的に状態２１１と同じである。図２は、ＴＤＩセンサが電荷をある画素行から別の画素行に移動させるたびにＴＤＩセンサがたどるサイクルを示す。それぞれの連続する段で、画素は左から右に１増分動く。このプロセスは、センサの全ての列で同時に生じる。

第１の状態２１１で、システム電子回路は、ａゲート２０２とｂゲート２０３に正電圧を印加し、ｃゲート２０４に負電圧を印加した。ａゲート２０２とｂゲート２０３は、ｅ^-と示した光電子２１０を引き寄せる。ｃゲート２０４は、光電子２１０をはね返す。従って、光電子は、ａゲート２０２とｂゲート２０３の両方に近い比較的幅広い領域に集中する。

システム電子回路は、第２の状態２１２に変換するために、すべてのａゲート２０２上の電圧を正から負に変化させる。その結果、ｂゲート２０３だけが光電子を引き寄せる。ａゲート２０２とｃゲート２０４は光電子をはね返す。各画素で、ｂゲート２０３はこの時点で、第１の状態２１１でａゲート２０２とｂゲート２０３両方のまわりに予め集まっていた光電子をすべて引き寄せる。電子は、左から右に進み始める。

第３の状態２１３に変換するために、システム電子回路は、すべてのｃゲート２０４の電圧を負から正に変化させる。この時点で、ｂゲート２０３とｃゲート２０４の両方が光電子を引き寄せ、ａゲート２０２が光電子をはね返し続ける。各画素で、前に状態２１２でｂゲート２０３のまわりにだけあった電荷は、ｂゲート２０３とｃゲート２０４両方の近くの広い領域全体に拡がる。この時点で、電子は１ゲート分前進した。

第４の状態２１４に変換するために、システム電子回路は、すべてのｂゲート２０３上の電圧を正から負に変化させる。この時点で、ｃゲート２０４だけが光電子を引き寄せる。この時点で、前にｂゲート２０３とｃゲート２０４両方の近くに拡がっていた光電子は、ｃゲート２０４の近くに集中する。

第５の状態２１５に変換するために、システム電子回路は、すべてのａゲート２０２の電圧を負から正に変換する。この時点で、ｃゲート２０４とａゲート２０２の両方が光電子を引き寄せるので、光電子は、別の段階で左から右に移動することができる。電子は、ｃゲート２０４のまわりに集まることなく、隣接したｃゲート２０４とａゲート２０２によって画定された領域全体に拡がることができる。ａゲート２０２に近づく際、光電子は次の画素に入り始める。

第６の状態２１６に変換するために、システム電子回路は、すべてのｃゲート２０４の電圧を正から負に変換する。ある画素のｃゲート２０４と次の画素のａゲート２０２のまわりに広く集まっていた光電子は、ａゲート２０２だけに引き寄せられる。それにより光電子はすべて次の画素に進む。

第７の状態２１７に変換するために、システム電子回路は、すべてのｂゲート２０３の電圧を負から正に変換する。このとき、ａゲート２０２のまわりだけに集中していた電子は、ａゲート２０２とｂゲート２０３の両方によって画定された領域の全体に拡がる。第７の状態２１７は、光電子が正確に１画素前進したこと以外は、第１の状態２１１と同じである。

このようにして、電荷は、ＴＤＩセンサがウェーハの表面上を移動するのと同じ速さで画素間を移動する。単純にするために、以上の考察は、電荷の移動中に試料の表面からＴＤＩセンサ上に反射された光がＴＤＩセンサの各画素に光電子を生成し続けることを無視している。

図３は、従来のＴＤＩ撮像システムのシステム電子回路が、電荷をある画素から次の画素に進めるためにａゲート２０２、ｂゲート２０３およびｃゲート２０４の電圧を変化させるデジタル方形波を示す。グラフ３０１は、ａゲート２０２上の電圧を時間の関数として示しており、適切な瞬間に電圧が負から正に急激に変化し次に正から負に急激に変化する様子を示しており、シリアルレジスタゲートが比較的一定に保持される１つのサイクルを完了する。この方法は、本明細書において「バーストクロッキング」と呼ばれ、このバーストクロッキングは、従来のＴＤＩセンサが電荷を画素から画素に転送することができる方法である。

図３のグラフ３０２と３０３はそれぞれ、ｂゲート２０３とｃゲート２０４の電圧と時間の関係を表わす。これらのグラフは、ａゲート２０２の電圧と時間の関係を表わすグラフ３０１と時間的に整合されている。要するに、グラフ３０１、３０２および３０３は、３つのゲートのデジタル方形波電圧パターン間の時間のずれを示す。また、グラフ３０４には、ａゲート、ｂゲートおよびｃゲートの電圧変化によって生成される不完全な大地帰路上の残留電圧が示されている。この時間のずれの関係により、図２の６段階プロセス全体の光電子の移動が容易になる。

１画素当たり３つのゲートを使用して電荷を移動させることにより、ＴＤＩセンサは、ゲートのタイミングを調整することで電荷をどちらの方向にも移動させることができる。典型的なウェーハまたはレチクル検査システムでの処理能力を最適化するために、ＴＤＩセンサは、ある方向にスキャンし、短時間停止し、反対方向にスキャンする場合がある。

電荷が列内の最後の画素に達したとき、電荷はシリアルレジスタ１０４に入る。次に、システム電子回路は、電荷が読み出し増幅器１０５に達するまで、電荷を図２に示した向きに同じように水平方向に移動させる。読み出し増幅器１０５は、一度に１画素の電荷を読み出す。双方向ＴＤＩセンサが使用され、双方向ＴＤＩセンサの両側にはシリアルレジスタと増幅器の行がある。

図４は、３つの画素２０１、ａゲート２０７、ｂゲート２０８およびｃゲート２０９、ゲートの下にある酸化シリコンなどの絶縁層４０１、ならびに絶縁層４０１の下にあるシリコンや他の適切な半導体領域４０２を含むＴＤＩセンサの断面を示し、この場合、光電子４１０は、正電荷を運ぶゲートの近くに集まる。ＴＤＩセンサは、更に、ゲートの正電荷が電子を引き寄せて正に帯電したホールを遠ざけるシリコンの空乏領域４０３と、シリコン基板４０４の本体とを有する。

図４は、２つの状態のＴＤＩセンサを示す。第１の状態４１１は、ａゲート２０７とｂゲート２０８が正電圧を有し、ｃゲート２０９が負電圧を有する。第２の状態４１２は、ａゲート２０７の電圧が正から負に切り替えられた点で第１の状態４１１と異なる。

ＴＤＩセンサは、１画素当たり１つ、２つ、３つ、４つまたはそれ以上のゲートを備えてもよい。図４は、多くの産業用途に共通の１画素当たり３つのゲートを備えたＴＤＩセンサを示す。ＴＤＩセンサは、酸化物絶縁層の両側に導電ポリシリコンゲートとバルクシリコンを有するキャパシタと似た構造を有する。この例のＴＤＩチップ上の全てのゲートとアナログ読み出し回路は、同じアースを共用する。この構成で、システム電子回路が、方形波を使ってすべてのａゲート２０７の電圧を正から負に切り替えることによってセンサの状態を第１の状態４１１から第２の状態４１２に変化させたとき、システム電子回路は、このキャパシタに大量の電流を注入することができる。この電流は、すべてのセンサ列内のａゲート２０７を制御する線を下流に流れる。その結果、大きな変位電流がキャパシタに流れ、基板を介して電流が戻って回路が完成する。帰還電流は、電圧ノイズ３０４のスパイクを発生させる。電流と電圧ノイズのスパイクとは、一般に、システム電子回路がゲートの極性を変化させるときに生じる。

基板のこの電圧ノイズスパイクは、読み出し増幅器の感度によって問題になる可能性がある。読み出し増幅器は、基板電圧に対する信号電圧を読み出し、基板電圧の変化によって測定の誤差が生じる可能性がある。各画素の信号電圧は約１ボルトであり、システム電子回路が高容量ゲート構造内のゲート電圧を５ボルト以上変化させるので、電圧変動は何百ミリボルトにも達する可能性がある。

高速での感度規格を満たすために、ＴＤＩセンサは、各画素の電荷を約１ミリボルトの精度で素早く測定しなければならない。ＴＤＩセンサは、システム電子回路がゲートの電圧を変化させるときに生じるノイズスパイクがある状態で、そのような測定を行なうことができない場合がある。ＴＤＩセンサ感度に対処する１つの方法は、読み出し増幅器１０５が、シリアルレジスタ１０４の画素（図１では水平の行）から信号を読み出している間、ＴＤＩセンサの列内の画素から画素（図１の垂直の列）に電荷を移動させることを中止しなければならなかった。

ＴＤＩセンサは、一般に、３つの部分のサイクルで動作する。第１の部分は、図２の６段階プロセスによって、垂直列内の電荷を画素から画素に移動させる。第２の部分は、電圧変動が安定するのを待つ。第３の部分は、シリアルレジスタ１０４内の画素の内容を読み出す。このプロセスの最初の２つの部分の間、読み出し増幅器は動作することができない。読み出し増幅器は、２つの部分が、感度要件を満たすほど十分にノイズのない環境で動作するようになるまで待たなければならない場合がある。

初期のＴＤＩセンサでは、この待ち時間は、センサが一般に各シリアルレジスタ１０４の終わりに単一の読み出し増幅器１０５を含んでいたので、問題が少なかった。読み出し増幅器１０５は、数百個の画素の電荷を連続的に読み出す。電荷を各列内で１画素だけ進めるか、図２に示した６段階プロセスを実行するために必要な時間は、総動作時間の小さな割合でしかない。電荷を移動させている間シリアルレジスタ操作１０４と読み出し増幅器１０５を停止し、ノイズが安定するのを待っても、比較的わずかな速度損失にしかならない。

しかしながら、最新世代の高速ＴＤＩセンサは、シリアルレジスタに沿って短い間隔で離間され、多数の画素から信号を並列に読み出す多数の増幅器１０５を有する。これらの環境下では、待つことは、総動作時間の大きな割合を占める可能性がある。

デジタル波形周波数成分は、漏れて測定信号に混ざるので、タイミングジッタは、ＴＤＩセンサによって作成される画像にノイズを導入する。４位相クロッキングを使用し、相対する対が一緒に動作するようにクロックエッジのタイミングを調整することによって、ある程度のクロック相殺を実現することができるが、デジタルタイミングジッタの影響のために理想的な改善からは遠い可能性がある。

変調伝達関数（ＭＴＦ）は、センサが画像のコントラストをどれだけ正確に表わすかの基準である。所定の空間周波数の場合、ＭＴＦは、０から１の数であり、その周波数での最大光強度と最小光強度の差を最大光強度と最小光強度の和で割ったものとして定義される。

ＭＴＦ＝（Ｉ_max−Ｉ_min）／（Ｉ_max＋Ｉ_min） （１）

バーストクロッキングを使用する従来のＴＤＩセンサのＭＴＦの主な制限は、ウェーハ画像が物理センサに対して連続的に移動するが、記録される画像は、センサを横切る画素ごとに不連続的に移動することである。その結果、ウェーハまたはフォトマスクから反射した光子は、センサ上のわずかであるが重要な位置ずれを受ける場合があり、これは、極端な場合には、プラスマイナス２分の１画素分の大きさにもなる可能性がある。センサを横切る画像の連続的な動きと組み合わされたセンサを横切る電荷の離散的な動きによって、画像がわずかにぼやける可能性があり、ＭＴＦが減少する場合がある。

電荷転送効率（ＣＴＥ）は、所定のクロックサイクル中にセンサが電子をある記憶領域から次の記憶領域に移動させる能力の尺度であり、センサが移動させようとした電子の数と実際に次の記憶領域に移動された電子の数の比として、０．０から１．０の間の比として表される。１．０に近いＣＴＥは、電荷を最も遠い収集領域から読み出し位置まで多数の転送により移動させる能力を示す。センサの転送効率要件は、転送１回当たり０．９９９９を超える場合がある。

応用例によって、装置が異なるライン速度で動作することが必要とされる場合、センサは、基本クロック周波数を増減させて新しい動作要件を達成することができる。この例では、一般に、フィルタリングされた波形と関連付けられた高調波周波数が比例的に増減される。フィルタは、一般に、調整されない。そのような環境では、もっと少ない数または多い数の調波が装置に渡る可能性があり、それにより波形の細かい形状があまり制御されずに変化する。

連続クロッキング
本設計は、ＴＤＩセンサと関連した電子ノイズを減少させ且つＴＤＩセンサがより高速の全体データ転送速度および解像度で動作することを可能にする。本設計は、蓄積した電荷をセンサの画像領域内のあるゲートから次のゲートに進めてセンサ基板内の電圧ノイズに対処する電圧波形の細かい形状を制御する。本設計は、また、適切に制御され且つ全ての他の画像領域ゲート電圧に対して十分に正確な関係で変化する電圧を使用して、画像領域内の電荷を前進させる。

画像領域は、図１１において、シリアルレジスタ１１０４、転送ゲート１１０２およびバッファゲート１１０１を除くすべての画素１１０３から成る。本設計は、図３のようなほぼ方形波を使用してゲートの電圧を変化させるのではなく、図５のような正弦的またはほぼ正弦的に変化する電圧波形で画像領域内のゲートの電圧を変化させる。図５から、ａゲートの正弦波電圧５０１、ｂゲートの正弦波電圧５０２およびｃゲートの正弦波電圧５０３は、位相が１２０度ずれている。電荷は、電圧波形が正弦波状で比較的滑らかになり且つ電荷収集と電荷移動が実質的に連続的であることを除き、図２に示した方式とほぼ同じようにゲート間と画素間を移動する。

図５は、ゲートに対応する波形の位相が隣り合った位相と比べてプラスマイナス１２０度ずらされた、１画素当たり３つのゲートを有するＴＤＩセンサのゲート電圧波形を示す。本設計は、また、１画素当たり２つのゲートを有するＴＤＩセンサにも適用され、その場合、ゲートに対応する２つの電圧波形の位相は、隣り合った位相と比べて１８０度ずらされる。この設計は、また、１画素当たり４個以上のゲートを有するＴＤＩセンサにも適用され、１画素当たり４つ以上のゲートの場合は、ゲートに対応する４つの電圧波形の位相は、例えば、隣り合った位相と比べてプラスマイナス９０度ずらされる。本設計は、電圧波形の隣り合った位相が、３６０度をゲートの数で割った角度数だけずらされたＴＤＩセンサに適用することができる。

本設計は、片側にシリアルレジスタを有するＴＤＩセンサに使用されてもよく、両側にシリアルレジスタをＴＤＩまたはフレーム撮像センサに使用されてもよい。本設計は、片側に１個の読み出し増幅器を有するＴＤＩセンサに使用されてもよく、最適な信号対雑音比の高速動作を必要とする片側に複数の読み出し増幅器を有するＴＤＩセンサに有利である。

本設計は、一般に、ハイとローの２つの電圧状態のいずれかを生成するのではなく、電圧を時間の経過と共に連続的に制御する。同様の有用な結果は、鋸歯状パターンや区分線形パターンなどの様々な適切に制御された形状を有する波形を使用して達成することができる。合成波形を含む電圧波形をデジタル的に合成してもよい。

ＴＤＩゲート電圧を波形整形する従来の方法は、生成された方形波形をデジタル電子回路によって低域フィルタリングすることである。センサは、また、駆動信号の低域フィルタリングを実行してもよく、そのような低域フィルタリングは、装置内の位置に依存する。しかしながら、方形波信号の周波数領域フィルタリングは最適ではない。アナログフィルタは、必要以上に高い周波数成分を透過する可能性があり、信号を望ましくない形で歪ませる場合がある。更に、フィルタ設計は、一般に、低域フィルタリングによって生成された波形形状を予め決定し、これらの形状は、一般に、装置の動作中に柔軟に制御することができない。

本設計は、正確な望ましい連続波形を合成し、形成された波形をアナログ増幅器を使って増幅して、ごくわずかな高周波成分を合成装置の出力に生成することができる。本来の合成回路はデジタルでよいが、低いノイズ特性を示してもよく、バイパスキャパシタや他の適切な電気的方法を使って分離されてもよい。デジタル波形はどれも増幅してセンサに渡す必要がないので、この段での絶縁は有益な可能性がある。また、デジタル合成段の基本周波数を、分離を最適化するように設計して、センサ読み出し電子回路のノイズ環境を高める可能性のある非同期信号が生成されるのを防ぐことができる。合成回路は、示した構成で有効なフィルタリングを可能にするＴＤＩ波形より高い基本周波数で動作することができる。

方形波電圧ではなく正弦波電圧を使って電荷を転送するには、一般に、ゲートを制御するために低いピーク電流が必要である。その結果、基板に流れるピーク変位電流がかなり低くなり、基板内の電圧変動が小さくなり、測定感度が高くなる。

正弦波電圧波形の形状と振幅は、ａゲート、ｂゲートおよびｃゲートの電圧の和５０４がゼロまたはほぼゼロになるように構成されてもよい。このような環境下で、電圧波形は、ほぼゼロの正味基板電流を生成し、基板内の総電圧ノイズが極めて低くなり、センサの信号対雑音比を高くすることができる。位相間のキャパシタンス差を補償するために更に最適化を行い、正味帰還電流を更に減少させることができる。各位相のＴＤＩゲートのキャパシタンスはしばしば同じでなく、誘導電流がキャパシタンスに比例する傾向があるので、生じた電流が基板内で局所的に相殺されるように波形電圧が選択されることがある。この電流の相殺によって、電荷を画素から画素に移動させることによって生じる基板内の総電圧ノイズを減少させることができ、シリアルレジスタ１１０４内の画素の内容を読み出す前に基板電圧変動が安定するのを待つ必要性を減少させるかなくすことができる。

ノイズ性能の低下なしに、読み出し増幅器を動作させ、画像領域内の電荷を高速で同時に転送することができる。正弦波電圧によって引き起こされる基板内の低レベルの電圧変動によって、センサが画像領域内の電荷を転送しているときに、システムは、シリアルレジスタ内の画素の内容を十分な感度で読み出すことができる。読み出し増幅器は、画像領域内の電荷を画素から画素に連続的に移動させながら動作することができる。正弦波電圧のピークライン速度、即ちライン転送時間は、一般に、バーストクロッキングで使用される方形波電圧のライン転送時間より遅い。従って、方形波の周波数成分は正弦波より高い。この環境では、正弦波形を使用するセンサの全体のデータ転送速度は、低い方の電圧ノイズが、読み出し増幅器がほぼ連続的に動作できるレベルなので、より遅い瞬間ライン速度でも早くなることがある。

読み出し増幅器の動作とシリアルレジスタ内の電荷の転送は、図１１に示したように電荷を転送ゲート１１０２からシリアルレジスタ１１０４に転送するのに必要な時間中停止する。図１３に、転送ゲートとシリアルレジスタ１３０４の１つの位相の波形１３０３を示す。読み出し増幅器は、センサが電荷を画像領域バッファからシリアルレジスタにロードするとき以外、連続的に動作する。センサ画像領域ゲート１３０１は、一般に、バッファゲート１３０２の例外を除き、連続的に動作する。

正弦波電圧波形が一般に方形電圧波形より滑らかであり、生じるフィードスルー電流が互いに相殺するので、タイミングジッタ誤差による電圧変動は小さくなる傾向がある。更に、正弦波に近い電圧波形の方が含む高周波成分が少ない。そのような高周波成分は、基本周波数或いは基本周波数と少量の付加高調波を加えたものに限定される傾向がある。得られる高周波成分は、限定され適切に制御された帯域幅内にある傾向がある。すべての読み出し増幅器のノイズレベルは、特性と程度が実質的に等しいままである。

正弦波電圧波形を生成するのに必要なピーク電流は、比較的低くてもよく、相殺効果によって大地帰路の電力損を大幅に削減することができる。この結果生じるＴＤＩ基板内の低い電力損によって、方形波やバーストクロッキングよりも信号対雑音比を高めることができる。比較的低いチップ温度は、ＴＤＩセンサ内の低いノイズレベルの一因となる「暗」電流を実質的に減少させる傾向がある。

正弦波電圧波形は、方形電圧波よりも、電荷をゲートからゲートに画素から画素に連続的に移動させる。センサを横切る電荷の動きは、半導体ウェーハまたはフォトマスクに対するセンサの連続的な物理的運動とよく似ている。その結果、変調伝達関数は高くなる。センサは、より少ない数の擬似信号光電子を画像の暗い領域に追加し、より少ない数の信号光電子を画像の明るい領域からなくす傾向がある。ウェーハまたはフォトマスクから反射された光子は、一般にセンサ上の１画素未満の領域に位置合わせされる。

正弦波電圧の場合、ＴＤＩセンサは、また、高ピーク電流と熱応力によって生じるエレクトロマイグレーション効果の影響をあまり受けない。

ＴＤＩ駆動信号のデジタル合成は、各センサの細かな波形の変更及び最適化と、動作条件または用途による調整とを可能にする。様々な動作速度が使用されることがあり、デジタル合成は、動作範囲全体にわたって最適な性能を維持するための波形形状の実質的に連続的な調整を可能にする。また、この設計により、それぞれのセンサと基板の組み合わせの性能データを測定し、非線形性や他の残りの効果を較正することができる。

合成波形を使用することにより、装置の動作中の信号周波数の内容を素早く変化させることができる。例えば、バッファゲートは、高速で鋭いエッジの波形に戻る前にある期間比較的遅く滑らかな部分正弦波形を含むことができる。

また、撮像領域をクロッキングする類似の構成を使用してシリアルレジスタを操作することができる。図１５は、画像領域１５０１内のバッファゲートとシリアルレジスタ領域内のバッファゲート１５０４の両方を有するＴＤＩセンサ設計を示す。

波形生成
図６は、１画素当たり２つのゲートを有するＴＤＩセンサの正弦波電圧波形を示す。グラフ６０１のａゲートの正弦波電圧とグラフ６０２のｂゲートの正弦波電圧は、位相が約１８０度ずれている。センサクロックのフィードスルーは、ａゲートとｂゲートのグラフ６０３の合成電圧波形によって生じる大地帰路電流がゼロのときに最も低い。図７は、１画素当たり４つのゲートを有するＴＤＩセンサの正弦波電圧波形を示す。グラフ７０１で示したａゲートの正弦波電圧、グラフ７０２で示したｂゲートの正弦波電圧、グラフ７０３で示したｃゲートの正弦波電圧、およびグラフ７０４で示したｄゲートの正弦波電圧は、隣り合うゲートの電圧と位相が９０度ずれている。正弦波電圧の場合は、４つすべてのゲートの電圧波形の和が、グラフ９０５に示したように常にゼロであるとき、理想的なセンサは、最も高い信号対雑音比を提供する。各ゲートのわずかに異なる容量と物理装置の非線形性によって、理想的なケースからわずかなずれが生じる場合がある。そのようなずれは、各位相の振幅を選択しかつ／または予測値または装置測定結果に基づいて駆動波形をあらかじめ歪ませることによって補償することができる。この補正は、非理想的な条件下でも最小クロックフィードスルーを可能にする。

各画素が、最大定格容量の電子を蓄積できない場合、即ち蓄積容量が減少した場合、システムは、正弦波電圧波形の振幅を、方形波バーストクロッキングに必要なレベルより大きくすることができる。蓄積容量の減少に対処する代替の方法は、図８に示したような台形電圧波形を使って各ゲートから電荷を転送することである。図８では、グラフ８０１、８０２および８０３それぞれのａゲート、ｂゲートおよびｃゲートの台形電圧は、位相が１２０度ずれており、１画素当たりの３つのゲートを備えたＴＤＩセンサに適用される。システムは、ａゲート、ｂゲートおよびｃゲートの電圧波形の傾きの合計がゼロになるように台形電圧波形を配置することによって基板ノイズを最小化することができる。最小大地帰路電流を生成するために、各瞬間に２つの条件のうちのいずれかの条件が満たされる。第１の条件では、３つのゲートのうちの２つのゲートが逆の電圧振幅で動作し、第３のゲートは時間的に一定電圧を有する。第２の条件では、すべてのゲートが時間的に一定電圧を有する。

蓄積容量の減少に対処するもう１つの別の方法は、わずかな奇数調波を混合することによってライン速度周波数で動作する基本正弦波電圧波形の上部を「平坦化」することである。図９は、合成波形を作成するか、基本周波数の第３調波９０２と第５調波９０３を基本周波数に加えることによって、基本正弦波形９０１の上部と下部を「平坦化」することを示す。

第１の合成波形９０４は、基本周波数自体から基本周波数の振幅の１１．５％を有する第３調波を減算することにより得られる波形である。波形９０４は、上部と下部が平坦になっている。

第２の合成波形９０５は、基本周波数に基本周波数の振幅の２０％を有する第３調波を加え、その後で基本周波数の振幅の３％を有する第５高調波を加えることにより提供される波形である。この合成波形９０５の上部と下部は、前の合成波形９０４の上部と下部よりも平坦になっている。

図１０は、基本周波数９０１、第１の合成波形９０４および第２の合成波形９０５の拡大図を示す。合成波形９０４および９０５は、１画素当たりの蓄積容量が基本波形よりも大きいが図３の方形波よりもゆっくりと上昇下降する傾向があり、その後で基板内に少ない電圧ノイズを生成する可能性がある。

正味大地帰路電流がゼロになるように波形９０４や９０５などの合成波形を配置するか提供するときに、問題に遭遇することがある。合成波形は、基本波からの寄与の勾配の合計がゼロかわずかになるように調整されるが、各位相の第３調波からの寄与の合計は相殺されず、実際には加算され、従って基板に正味変位電流を生成する。調波波形の振幅が小さいので、このように生成される変位電流は比較的小さいままである。また、変位電流は、規則的で且つ予測可能な電圧ノイズを生成しやすいので、システムは、フィードスルーの逆を合成し効果を打ち消すことによって、読み出し増幅器内のこの電圧変動を補償しやすくなる。代替として、システムは、第３調波を生成しないように構成されてもよい。１画素当たり３つのゲートがあるセンサでは、システムは、第５調波を使用して正弦波形を平坦化することができる。第５調波からの帰路電流は、波形を平坦化し且つ適切に同調されたときに相殺する傾向がある。

ＴＤＩセンサは、図１１に示したように、垂直画像領域と転送ゲート１１０２の間に配置されたゲート行１１０１を含む場合がある。構造的には、バッファゲート行１１０１内の各バッファゲートは、ＴＤＩセンサの垂直画像領域１１０３に画素を含む３つのゲートと類似してもよい。しかしながら、システムは、バッファゲート１１０１を異なるように駆動して、バッファゲート１１０１を入力側（垂直画像領域１１０３）の連続クロッキングと出力側（転送ゲート１１０２と水平シリアルレジスタ１１０４）の不連続クロッキングの両方と適合させる。

図１３は、バッファゲート１１０１に印加される電圧波形１３０２を示す。各クロックサイクルの大部分で、バッファゲートの電圧はピーク値までゆっくりと上昇し、画像領域１３０１内の画素全体にわたって送られる波形と似ており、この場合電荷は連続クロッキングによって動く。電荷は、一般に電荷が垂直画像領域内のゲートからゲートに移動する速さと類似の速さで、垂直画像領域１１０３の最終画素からバッファゲート１１０１に移る。

バッファゲートの電圧がピーク値に達すると、電圧は急激に低下する１３０２。その結果、電荷は、バッファゲート１１０１から転送ゲート１１０２を介して、電圧波形１３０３で水平シリアルレジスタ１１０４内に素早く移る。このようにして、シリアルレジスタ波形１３０４は、電荷が到着するのを待つために長い期間止まる必要がなく、撮像領域波形は連続的に動作することができる。

転送ゲート１３０３とバッファゲート１３０２の電圧波形の急な勾配は、基板に変位電流と電圧ノイズを作成する可能性がある。ゲート領域および対応する全キャパシタンスは、一般に、画像領域ゲートの極めてわずかな部分なので、この影響は比較的小さい。しかしながら、電圧ノイズを更に最小にしたい場合、本設計は、位相が互いに１８０度ずれたデジタル方形電圧波形を使用し、従来の波形整形低域フィルタ技術を使用して、バッファゲートと転送ゲートを駆動してもよい。

位相が互いに１８０度ずれた比較的速い電圧波形でバッファゲートと転送ゲートを駆動することにより、電荷が望む方向と逆方向、即ちバッファゲートから画像領域に戻る状態が実現される。電荷が画像領域２０４内に戻るのを防ぐ内部電圧を供給するために、図１４に示したように、バッファゲート１１０１と転送ゲート１１０２の領域の一部に不純物原子１４０１をドープしてもよい。

システムは、画素とゲート間の遷移時間が波形間のタイミングジッタより長くなるように波形を提供してもよい。最長の実遷移時間を提供することによって、高周波変動を減少させ且つピーク基板電流を減少させることができる。

図１５は、バッファゲート１５０１、転送ゲート１５０２、シリアルレジスタ１５０３、シリアルバッファゲート１５０４、浮動拡散インプラント１５０５および出力増幅器段１５０６を有するセンサのシリアル出力領域１５００を示す。低速センサは、一般に、図１５に示したような１つのシリアル出力領域を有するが、高速デバイスは、同時読み出しのために近くに配置された多数のそのような領域を備えてもよい。

図１６は、シリアルレジスタ領域の連続クロッキングと改善された信号対雑音性能に適したタイミングおよび定性波形形状を示す。画像領域転送ゲート１６００は、他のタイミング信号に対する参照と比較のために示されている。図示した二相装置のタイミングのケースは、１８０度ずれた正弦波形を含み、勾配の和は、基板への正味大地帰還電流がゼロまたはほぼゼロになる。２つの波形の電圧は、各位相のキャパシタンスの差を補償するために僅かに異なってもよく、それにより、帰還電流の相殺を改善することができる。シリアルバッファゲート波形の１つのオプションは、位相１の波形１６０２と位相２の波形１６０１とに同期された方形波１６０３である。この方形波駆動方法は、高速で高信号対雑音比の動作に使用されてもよい。代替として、シリアルバッファゲート電圧波形１６０４は、正弦波部分と段部分を含む合成波形でよい。段部分は、シリアルバッファゲート領域から浮動拡散領域に電荷を素早く移動させる。合成波形の残りの部分は、段部分の直前に電圧を必要なレベルまで滑らかに戻す。この合成波形は、一般に、方形波と同じ基本周波数を有するが、高調波成分が少ない。

シリアルバッファゲートの合成波形は、シリアルレジスタゲートと同時に動作し、シリアルレジスタが停止したときに終わってもよい。これにより、画像信号電荷をシリアルレジスタに転送することができる。代替として、シリアルバッファゲートの波形は、波形１６０５に示したように、連続的に動作してもよい。この連続動作によって、最初のいくつかの波形サイクルが、後の方のサイクルに対してわずかな電圧の差またはタイミングのずれがあるという、シリアルバッファゲート駆動回路または関連した電源の起動問題が軽減される。

図１２に、本明細書で述べる機能を実現する装置の一実施形態を示す。装置は、「駆動電子回路」、「センサ」、「読み出し電子回路」、および「外部記憶、処理および制御」と示した４つの主な部分を含む。駆動電子回路部分には、波形および関連する駆動信号情報を示す値の一連のルックアップテーブル１２０１と、信号フィルタを備えたデジタル−アナログ変換器（ＤＡＣ）１２０２と、信号を増幅しその信号をセンサ１２０４に送る信号ドライバ１２０３（一般にアナログ）などの回路がある。センサ１２０４は、読み出し電子回路部分にアナログ出力を提供する。読み出し電子回路部分は、フィルタおよびアナログ−デジタル変換器１２０５、デジタル処理回路１２０６、制御論理回路１２０７などの回路を含むことがある。制御論理回路１２０７や他の部分は、より高いレベルの制御のための外部記憶、処理および制御システム１２０８、ならびにクロックインタフェースなどの低レベル同期と接続することができる。制御論理回路１２０７は、必要に応じて実時間あるいは所定の間隔でルックアップテーブル１２０１に直接フィードバックして波形および関連データを修正して、同期や他のセンサ性能パラメータを最適化することができる。

実施態様
以上概略的に述べた設計の実施態様は、様々な形態をとることができる。そのような１つの実施態様は、特定の環境でタイミングジッタを減少させつつ同時に電荷移動を強化する働きをすることができる。本設計は、ステージの速度変化に対応するためにＴＤＩ画像追跡速度を比較的滑らかで幅広く調整することを可能にするように連続クロッキングを実施する。

本設計は、４つのＤＡＣなどの複数のデジタル−アナログ変換器（ＤＡＣ）に出力されるデジタル値のテーブルを含むＦＰＧＡチップ（フィールドプログラマブルゲートアレイ）を使用する。１つのＦＰＧＡチップを使用してＤＡＣと接続して、適切に同期されたクロック信号をＴＤＩセンサに提供することができる。

本設計では、ＦＰＤＡは、デジタル−アナログ変換器（ＤＡＣ）に流れ込む一連の論理状態として表わされる数を出力端子に出力する。ＤＡＣは、これに応えて電圧を出力する。その電圧の大きさと符号は、ＦＰＧＡから受け取った数に依存する。

ＦＰＧＡは、一連のデジタル数字を一定の割合で出力する。例えば、ＦＰＧＡは、異なる数を、例えば１０ナノ秒ごとに定期的に出力する。ＤＡＣから出される電圧の値は、例えば１０ナノ秒ごとに定期的に変化する。ＦＰＧＡの適切なプログラミングとＤＡＣ出力のフィルタリングによって、回路は、滑らかで連続的なアナログ電圧波形を出力する。この連続的な電圧波形は、ＴＤＩセンサ用のクロック信号を生成する。

重要なクロック信号の厳密な同期を実現するために、単一のＦＰＧＡは、固定された方式で並列に動作する複数のＤＡＣとインタフェースをとる。ＦＰＧＡは、ＤＡＣごとに異なる数を出力し、それらの数を同時に提供する。次に、それぞれのＤＡＣは電圧を同時に変化させる。このようにして、回路は、他のすべての波形に対して正確に制御されタイミングが合わされ明確に定義された１組の波形を生成する。

ＴＤＩセンサの構造は、バルクシリコン基板、酸化物絶縁層および導電性ポリシリコンゲートを含む。絶縁層の両側の２つの伝導層が、事実上キャパシタを構成する。システム電子回路が、ポリシリコンゲートに電圧を印加して電荷をある画素間で移動させるとき、変位電流が基板に流れて回路を完成させる。生じた変位電流からの電圧変動は、「クロックフィードスルー（clock feed through）」または「グラウンドバウンス（ground bounce）」と呼ばれる。容量結合された電源からの変位電流の大きさは、キャパシタンスと電圧変化率を掛けたものに比例する。ＣＣＤまたはＴＤＩ装置の大部分が、画像を取り込むために電荷蓄積ゲートで覆われ、ゲートの３分の１または２分の１までが同じ電圧波形を受け取る場合があるので、電荷を移動させるためにゲートがクロックされたときに基板内の変位電流が実質的に大きくなる可能性がある。

変位電流は、基板内の電圧変動またはスパイクを引き起こす。読み出し増幅器が基板電圧に対する信号電圧を読み出すので、電圧スパイクは、測定ノイズの一因となる。

図１７は、デジタル任意波形３信号生成駆動回路およびセンサ（ここではＴＤＩセンサ）のブロック図を示す。１つのＦＰＧＡ１７０１を示すが、更に多くのＦＰＧＡ１７０１を使用することができる。ＦＰＧＡ１７０１は、入力、システムクロックおよび制御インタフェースとしてラインクロックを受け取り、制御インタフェースは、周期や振幅などの所望の波形の詳細を提供する。図１９に、ＦＰＧＡ１７０１の動作を示す。図示した構成では、ＦＰＧＡ１７０１からのデジタル信号をアナログ値に変換するために複数のＤＡＣが提供される。この構成では、示した図には、ＤＡＣ１７０２ａ、１７０２ｂ、１７０２ｃ、およびＶＢＧ（垂直バッファゲート）ＤＡＣ１７０２ｎが提供されており、各ＤＡＣは、受け取ったデジタル信号をアナログ信号に変換する。示した図のオプションの低域フィルタ１７０３ａ、１７０３ｂ、１７０３ｃおよび１７０３ｎを使用して、受け取ったアナログ信号の低域以外の信号を除去することができる。この点から、受け取った信号を前述のクロック端子の３つの位相に駆動する電力ドライバが提供される。図１７にはドライバ１７０４ａ〜ｎが示されているが、これより多くのドライバを使用することができる。ドライバ１７０４ａは、タイミングジェネレータＦＰＧＡからタイミング信号Ｘを受け取り、ドライバ１７０４ｎは、タイミングジェネレータＦＰＧＡからタイミング信号Ｙを受け取る。これらの信号はそれぞれ、ＴＤＩセンサ１７０５から信号を異なる方向に転送するタイミングを提供する。ＤＡＣから受け取った信号は、示したようなＴＤＩセンサ１７０５の各部分のそれぞれの側の三相端子に提供される。ＶＢＧ ＤＡＣ１７０２ｎからの信号は、必要に応じて、低域フィルタにかけられ駆動されて、ＴＤＩセンサ１７０５のＸ側とＹ側にＸ ＶＢＧ信号とＹ ＶＢＧ信号を提供する。信号ＶＢＧ＿Ｘ、ＶＢＧ＿Ｙ、ＴＧ＿ＸおよびＴＧ＿Ｙのそれぞれのうちの２つが提供されることに注意されたい。図１１に示したように、装置の上Ｘと下Ｙに１つのＶＢＧ信号と１つのＴＧ信号が提供されるので、これらの信号が２つずつ提供される。従って、２つの出力が必要とされ、各信号を独立制御するのに２つの独立した出力が必要になる。

タイミングジッタまたは不正確に制御された波形がある状態で、生成された３つの電圧波形の勾配の和は、有限値かゼロ以外の値になることがある。これらの問題は、図１７に示したような設計を使用して回避することができる。図１７は、４つのＤＡＣを有する１つのＦＰＧＡインタフェースを含み、各ＤＡＣは、１クロックサイクル当たり４つの値を生成する。すべてのＤＡＣは同時に値を受け取り、同じ周期ロジックを使用する。

図１７の設計は、波形の同期を強化することができる。図１７から、ＤＡＣからの信号は、高周波電圧変動を除去する低域フィルタを通り、次にアナログ演算増幅器や緩衝増幅器などの電力ドライバを通って、信号がより大きな負荷を駆動できるようになる。ドライバは、入力信号の重要な波形特性を保持することができるが、より高い電流またはより高い電圧の出力を提供することができる。ドライバは、回路内で使用される他の要素により、帯域幅または電力の様々な要件を有することがある。回路は、また、画像領域クロッキング、シリアルレジスタクロッキング、または他の機能のために様々なデジタルまたはアナログドライバを必要とする場合がある。

各ＤＡＣからの出力は、ＴＤＩセンサの複数タップを駆動する電力要件により、複数のドライバに並列に通ることができる。また、各ＤＡＣからの出力は、並列にファンアウトしてＴＤＩセンサ上の多数のタップを駆動する複数のドライバに進んでもよく、この場合、チャネルに受け取ったすべての信号は、同じ位相を有する。

回路は、また、前述のように垂直バッファゲートを制御するＤＡＣを含む。従来の電子回路を使用する代替の手法は、方形波を生成し、その後で低域フィルタがその方形波を滑らかな正弦波形に変換するクロックドライバを含むことができる。

図１８は、図１７の設計によって生成される様々な波形を示す。周期的なＴＧタイミング信号１８０１が、鋸歯状のＶＢＧ信号１８０２と共に示されており、グラフの左には電圧が示され下には時間が示されている。生成された波形は、ＴＤＩセンサ１７０５によって電荷を「垂直方向」に滑らかに移動させるために使用される三相正弦波である。図１８から、各波形によって生成される電源からの電流は、曲線の勾配に比例する。３つの波形は、位相が１２０度ずれている。任意の瞬間に、３つの波形の電流の和はゼロである。その結果、これらの電源からの正味電流は常にゼロであり、電圧スパイクは生じない。ある程度の非線形性とそれによる誤差が生じる場合があるが、前述の結果は完全な状況での結果である。

図１９に、信号を図示したように駆動するために使用されるＦＰＧＡロジック１７０１の一実施形態を示す。図１９から、ＦＰＧＡは、直接デジタル合成法を使用して所望の連続クロックを生成する。図１７の設計に従って所望の信号を生成するルックアップテーブルが提供される。このルックアップテーブルは、ＴＤＩセンサ１７０５内で電荷を伝えるために使用される波形形状と速度制御の情報を含む。ラインクロックはトラッキング速度測定ブロック１９０１に受け取られ、トラッキング速度測定ブロック１９０１は、連続クロッキング周波数を設定するためにトラッキングデータを周波数ルックアップテーブル１９０２に提供する。速度測定ブロック１９０１は、連続波形を機械的ステージなどの外部装置と同期させる（詳細にはステージの速度）。連続クロッキングインタフェース１９０３は、ＦＰＧＡとホストコンピュータ間のインタフェースを表わし、連続クロッキングインタフェース１９０３は、データをすべてのルックアップテーブルにダウンロードし動作モードを設定するために使用される。

位相ステップレジスタ１９０４は、周波数ＬＵＴ１９０２からの位相増分ステップを記憶し、位相ステップをＶｐ位相アキュムレータブロック１９０６とＶｂｇ位相アキュムレータブロック１９０７に提供する。位相ステップレジスタは、出力波形周波数を変化させることによってＴＤＩセンサ速度を連続的に変化させる。Ｖｐ位相アキュムレータブロック１９０６は、次の式に基づいて位相を計算する。

Phase_P = Phase + Phase_step + Vp_delay （２）
ここで、Phase_Phは、修正された位相であり、Phaseは、現在の位相を表わし、Phase_stepは、位相ステップブロック１９０４によって計算された位相のステップを表わし、Vp_delayは、位相をこの時点から前方に実施する際の予想処理遅延の遅延を表わす。Ｖｂｇ位相アキュムレータブロック１９０７は、次の式に基づいて位相を計算する。

Phase_P = Phase + Phase_step + Vbg_delay （３）

式（３）は、遅延がＶｂｇまたはＶＢＧパスにおける予想遅延を表わすことを除き、式（２）と同一である。

ＶＰおよびＶＢＧ周波数は、次の式に基づく。

f = (F/2ⁿ) x f_clk （４）
ここでＦは調整値であり、ｎはビットで表したアキュムレータ幅を表わし、ｆ_clkはクロック駆動位相アキュムレータブロック１９０６および１９０７のクロック周波数である。Vp_delayとVbg_delayを使用してＶＰとＶＢＧの位相差を調整することができる。ＶＰおよびＶＢＧ方向制御ブロック１９１２は、双方向スキャニング（即ち、順方向または逆方向スキャニング）を可能にする。

図１９の設計は、ＤＡＣチップへの入力を提供する値または数を出力するように構成される。それらの数を様々な方法でサンプリングすることによって、ＦＰＧＡは、ＤＡＣチップから出される電圧波形の周波数を制御し、それによりＴＤＩセンサの速度を制御することができる。ＦＰＧＡは、また、ＴＤＩセンサの速度をステージの速度と同期させることができる。

波形ルックアップテーブルは、一般に、フレキシブルであり、またいくつかの波形を使用することができる。図２０には、以上開示した波形と別のもう１つの波形を示す。図２０は、提示された波形ルックアップテーブルと設計を使用して伝えることができる台形波形を示す。各波形は、２サイクルにわたってゆっくり上昇し、１サイクルは平らなままであり、２サイクルにわたって下降する。どのクロックサイクルも、３つの波形のうちの１つは平らであり、他の２つの波形は逆の勾配を有する。タイミングが正確な場合、波形の勾配の和は常にゼロであり、得られる正味変位電流はゼロである。基板に電圧スパイクは発生せず、システムは、電圧信号を高感度で読み出すことができる。

台形波形の手法は、方形波の手法よりタイミング誤差が発生しにくい。三相台形波形の場合、理想的な正味帰還電流はゼロであり、このことは、バーストクロッキング方形波モードには適用されない。また、３つの波形のうちの１つが他の２つの波形に対して時間がずれている場合は、変位電流の変化が小さくなり、基板内の電圧変動が小さくなることがある。このような結果は、波形の勾配が方形波の勾配よりも小さいために生じる。正弦波形の手法を使用する場合、１つの波形が他の２つの波形に対してずれると、小さな振幅と低い単一周波数を有する正弦波信号電流が生じることがある。存在する調波が高次になるほど台形波形の手法よって生じる誤差が大きくなり、また方形波のタイミング誤差は、大量の更に高次の調波を提供し、その結果、正弦波の手法に電流変動がなくなる。

一般に、図１９の右側のルックアップテーブルは、大きな一連のメモリアドレスを含み、各アドレスが値を含む。例えば、１０００個のメモリアドレスとルックアップテーブル内の対応する値が、正弦波の１サイクルに対応することがある。連続的な値がＤＡＣチップに次々と送られるとき、ＤＡＣは滑らかな正弦波電圧曲線を出力する。比較的大きな連続した数は、値の小さなステップで増分される。一連のそれぞれの数を連続的に送ることにより、電圧曲線はＤＡＣ更新レートよりもゆっくりと変化することができる。

ＦＰＧＡロジックを使用することによって、アナログ出力信号周波数を微細制御で調整することができる。位相ステップレジスタ１９０２は、各サイクルでスキップするメモリアドレスの数を決定する。例えば、１０に設定された場合、位相ステップレジスタ１９２１は、ＦＰＧＡに、それぞれのメモリアドレスからの値ではなく１０番目ごとのメモリアドレスからの値を連続的に送る。その結果、ＤＡＣによって出力される正弦波電圧波形は、ＦＰＧＡロジックがルックアップテーブル内の連続したメモリアドレスから数を抽出するよりも１０倍速く全３６０度サイクル進む。

各サイクル中に目標とされるメモリアドレスの数は、位相ステップレジスタの設定と関係なくオフセット値だけ増やされてもよい。そのような強化は、光学倍率の変化ならびに他のシステムパラメータの変化を補償する。

［トラッキングカウンタとステージ同期を使用する検査］
検査する表面をステージが移動するときにＴＤＩセンサに情報が蓄積する。システムは、鮮明な画像を取得するためにウェーハステージが移動する速度に近い速度でセンサを横切って情報を移動する。この速度は、一般に、撮像システムの拡大／縮小を補償するために調整される。ステージ速度測定ブロック１９０１は、センサをステージ（図示せず）と同期させ、ＦＰＧＡロジックの挙動を調整して、ＤＡＣが、ＦＰＧＡ出力によって、ステージと同じ速度でＴＤＩセンサを横切って信号を移動させる周波数を有する電圧波形を出力するようにする。

ステージ速度測定ブロック１９０１は、ステージをセンサと同期させる。追跡カウンタは、内部デジタルクロッキングによって一定間隔で更新されるカウンタを含んでもよく、位相ステップサイズに比例するステップ（即ち、段階的デジタル値）を使用してもよい。ステージ速度測定ブロック１９０１は、ステージサブシステムから一連のパルス（即ち、パルス列信号）を受け取る。入力信号の周波数はステージ速度に対応する。入力信号パルスが生じたとき、ステージ速度測定ブロック１９０１内のトラッキングカウンタロジックは、カウント値を調べてＦＰＧＡラインクロックが生じたことを確認する。

本設計は、トラッキング誤差が比較的大きくならないようにするが、サイクルごとに比較的小さな変化を生成する。速度をより滑らかに制御するために、より長い時間スケールにわたって同じ調整が行なわれてもよい。例えば、調整は、サイクルごとではなく、ステージからの正弦波入力信号の５サイクルごとまたは１０サイクルごとだけに行われてもよい。ステージとＴＤＩセンサの間のタイミングの差が特定のしきい値を超えたときの位相ステップレジスタ１９２１を調整するアルゴリズムを、使用することもできる。そのような設計は、例えばエンコーダから得た瞬間ステージ位置測定が不完全なときに、より有効な場合がある。

［電力損］
ＴＤＩセンサにおいて、瞬時電力損は、抵抗構成要素の両端の電圧と電流を掛けたものに比例する。電力損は、図２１の簡単な回路を使用して示すことができ、この図で、電圧源２１０１は、実数値の理想抵抗器２１０２に電圧を提供する。抵抗器と接地基準の間に理想的なキャパシタ２１０３が接続される。代表的なケースでは、キャパシタは、波形サイクルの間に素早く帯電する。抵抗器の両端の電圧は、方形波などの比較的速い波形サイクル遷移の間ゼロではなく、ある程度の安定時間の後でゼロに近づく。

瞬時電力を装置操作の１繰り返しサイクルにわたって積分することにより、平均電力損が得られる。示したケースでは、電力損は、一般に、方形波動作などの速い遷移中に最大値になる。

本明細書で説明する正弦波形では、電圧対時間曲線の勾配があまり急でなく、最悪の場合の瞬時電力損がかなり低くなる。正弦波形の場合、平均電力損は、方形波のケースよりかなり低くなる傾向がある。電力損が少ないと、温度管理システムを必要とする場合がある超高速デバイスには有利である。

［フィードスルー補正］
システムが、正弦波形の形状とタイミングを正確に制御するとき、正味変位電流またはフィードスルーは、ゼロまたはほぼゼロである。形状とタイミングが不完全か、ゲートキャパシタンスなどのシステムパラメータが正確に分かってない場合は、多少の電流フィードスルーが生じる可能性がある。本設計は、測定したフィードスルーを監視し修正することがある。

フィードスルーを修正する１つの方法は、複数の波形の振幅および／または位相を調整することである。代替の手法は、単一波形の位相と振幅の両方を調整することである。本設計は、単一波形を使用して振幅と位相を調整する。次に、ｍ個の波形のシステムを式（５）に従って説明する。

式（５）は、ｍ個のベクトルの和として示された合成信号Ｓｉｇ（ｔ）を表わす。各構成要素ｎの振幅と位相は、Ａ_nとφ_nとして示される。

３つの信号の振幅と位相の誤差を修正する式（５）の使い方は、次の通りである。図２２は、ｍが３の場合の３つの成分の複素平面のプロットである（位相がそれぞれ１２０度ずれた３つの信号が生成される）。グラフ上の点Ｐ１、Ｐ２およびＰ３は、振幅（原点からの距離）と位相（正のＸ軸からのベクトル角度または波形相対タイミング）で正弦波形に対応する３つのベクトルを示す。合成信号（文字Ｘ）は、３つの波形Ｐ１、Ｐ２およびＰ３の正味不均衡（net imbalance）なベクトル和を表わす。３つの波形の振幅と位相が釣り合っているとき、合成信号はゼロになり、ベクトル和Ｘは原点にある。正味変位電流は、信号の時間微分であり、正弦波形でもある。ベクトルの和がゼロであるとき、得られる変位電流もまたゼロになる。

振幅と位相が等しくないとき、図２３は、３つの波形のうちの１つの波形の振幅と位相を調整することによって、誤差信号を原点まで移動させることができることを示す。例えば、Ｐ３だけの位相と振幅を変化させる（即ち、ｄＰ３だけ変化させる）ことによって、得られる「誤差」信号（ｄＳｉｇ）は原点に近づく。ＡＤＣ回路とデータのデジタル処理とを使用して正弦波誤差信号を測定することが、元のＰ３ベクトルから誤差ベクトルを減算することによってＰ３の所望の値を導き出すことを可能にする。周知の関連二重サンプリング法（correlated-double-sampling method）（ＣＤＳ）を使用しリセット値と画素値の両方を別々に測定するシステムの場合は、リセット値測定データを使用して、信号を修正するために使用することができる誤差信号を抽出することができる。この性質の補正は、離散的な較正段階として達成されてもよく、実時間閉帰還ループの一部として達成されてもよい。

［非線形性と非理想キャパシタを含む補正］
前述のように、絶縁酸化物層によって分離されたバルクシリコン層と導電ポリシリコンゲートは、キャパシタを構成する。ゲートに電圧を印加すると変位電流が生じる。変位電流の大きさは、キャパシタンス（図２１を参照）に電圧の変化率を掛けたものに正比例する。３つの波形が理想的に形成され位相が１２０度ずれているとき、正味変位電流はゼロであり、電圧スパイクが生じる可能性が最小になる。

この理想的な性能の特徴は、キャパシタンスが一定の場合にあてはまる。しかしながら、キャリア枯渇によりキャパシタの実効厚が変化するので、ゲートのキャパシタンスは、電圧の関数としてわずかに変化する。その結果、ゲート電圧と変位電流の関係が非線形になりやすい。この非線形性によって、変位電流に周波数高調波を導入する可能性があり、即ち、変位電流の値は、歪んだ正弦曲線の形をとる。駆動信号に特定周波数成分（符号が逆）を加えることによって、高調波の残留変位電流を相殺することができる。また、この残留電流の追加は、電子回路によって生成された駆動信号以外の信号を含む任意のフィードスルー信号を相殺することができる。アルゴリズムは、ＴＤＩセンサの基板の波形形状を測定し、ＦＰＧＡ内のルックアップテーブルを修正して、必要な補正を提供する。

更に、ＴＤＩセンサの物理構造は、使用されるキャパシタの不均一さによって理想的な結果が得られないことがある。キャパシタンスは、ゲートの面積をキャパシタの厚さで割ったものであり、この応用例では、寸法はナノメートル規模で変化する。ゲートのキャパシタンスは一般に数パーセント異なるので、異なるゲートによって生成される変位電流は正確に相殺されない。正味変位電流が少ないと電圧変動が小さくなることがあり、測定のノイズレベルが高くなる。

一般に、キャパシタの物理構造での非線形性とばらつきによって生じる歪みの影響は小さい。これらの誤差の補正は、オシロスコープで残留変位電流を測定し、入力波形を補償して誤差を除去するようにＦＰＧＡ内のルックアップテーブルを変更し、変位電流を再び測定し、反復プロセスで入力を変化させることによって行うことができる。代替として、センサ基板のＡＤＣ構成要素が、変位電流による電圧変動を測定することができ、搭載ハードウェア、ファームウェアまたはソフトウェアが、フィードスルー電圧信号の正弦波係数を計算することができる。

本明細書に示した設計と図示した特定の態様は、限定するためのものではないが、本発明の教示と利益を実現する代替の構成要素、即ち、連続クロッキングまたは非方形電圧波形を使用してＴＤＩセンサ内で電荷を転送するために使用される実施形態を含むことができる。従って、本発明を特定の実施形態と関連付けて説明したが、本発明を更に修正できることを理解されよう。本願は、一般に本発明の原理に従い、本発明が関係する技術の範囲内の既知で慣例的な実施形態の範囲にあるような本開示からの逸脱を含む、本発明の任意の変形例、使用法または適応を対象として含むものである。

典型的な高速多チャネルＴＤＩセンサの構造を示す図である。 列になった３つの隣り合った画素を示す図であり、各画素は３個のポリシリコンゲートを含み、画素は７つの異なる状態にある。 方形波電圧の印加を使用する３つのゲート（即ち、ａゲート、ｂゲート、ｃゲート）の電圧対時間の関係と、不完全な大地帰路で生じる可能性がある合成電圧波形を示すグラフである。 ３つの画素、ゲート、ゲートの下の絶縁層、およびシリコンや他の適切な半導体の領域を含むＴＤＩセンサの２つの断面図である。 ａゲート、ｂゲートおよびｃゲートに印加される正弦波電圧と、その結果生じる微小な電圧の和を表わす図である。 １画素当たり２つのゲートを有するＴＤＩセンサの正弦波電圧波形を示す図である。 １画素当たり４つのゲートを有するＴＤＩセンサの正弦波電圧波形を表わす図である。 台形電圧波形を使用して各ゲートから電荷を転送することにより低い蓄積容量に対処する図である。 合成波形を作成することによって基本正弦波形の上部と下部を「平坦化」する図である。 基本周波数、第１の合成波形および第２の合成波形の拡大図である。 垂直画像領域と転送ゲートの間に配置された追加のバッファゲート行を含む図である。 デジタルルックアップテーブル、デジタル−アナログ変換、アナログ−デジタル変換、デジタル処理、および波形の制御を含む連続クロッキング装置を示す図である。 最終画像記憶ゲート、バッファゲートに印加される電圧波形と、転送およびシリアルレジスタゲートに印加されるデジタル方形電圧波形を示す図である。 バッファゲートと転送ゲートの、不純物原子がドープされた領域を示す図である。 バッファゲート、転送ゲート、シリアルレジスタ、シリアルバッファゲート、浮動拡散インプラントおよび出力増幅器段を含むセンサのシリアル出力領域を示す図である。 連続クロッキングに適したタイミングおよび定性波形形状と、シリアルレジスタ領域の改善された信号対雑音性能を示す図である。 デジタル任意波形の３信号発生駆動回路とセンサのブロック図である。 図１７の設計によって生成することができる様々な波形を示す図である。 例えば図１８に示した方式で信号を駆動するために使用されるＦＰＧＡロジックの一実施形態の図である。 波形ルックアップテーブルと提示された設計を使用して伝えることができる台形波形を示す図である。 熱放散を含む様々な目的のための本設計を表わす回路図である。 式（５）の適用を示すために使用される３つの信号の３つの成分の複素平面におけるプロットである。 ３つの波形のうちの１つの波形の振幅と位相を調整することによって誤差信号を原点に移動させる図である。

Claims (26)

1. 検出システムであって、
   フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
   ＦＰＧＡに接続された複数の信号デジタル−アナログ変換器（ＤＡＣ）であって、ＦＰＧＡから可変信号を受け取り、ＦＰＧＡから受け取った各可変信号が他の可変信号と位相がずれている、複数の信号デジタル−アナログ変換器（ＤＡＣ）と、
   複数の信号ＤＡＣから可変信号を受け取るように構成された複数の入力を備えたセンサとを有し、
   複数の信号ＤＡＣからの可変信号を利用して、センサは、センサ内の電荷をセンサの端部に転送する検出システム。
2. 前記ＦＰＧＡは、複数のルックアップテーブルを使用して可変信号を提供するように構成された論理回路を含む、請求項１に記載の検出システム。
3. ＦＰＧＡは、更に、検査している試料を保持するステージをセンサと同期させる論理回路を含む、請求項２に記載の検出システム。
4. 垂直バッファゲート（ＶＢＧ）ＤＡＣを更に有し、前記ＶＢＧ ＤＡＣは、ＦＰＧＡからデータを受け取り、センサ内の電荷をセンサの端部に駆動するビットゲート信号を提供するように構成された、請求項１に記載の検出システム。
5. 可変信号は、正弦波信号を含む、請求項１に記載の検出システム。
6. 可変信号は、台形信号を含む、請求項１に記載の検出システム。
7. 前記ＤＡＣと前記センサとの間に、可変信号をセンサに駆動する複数のドライバを更に含む、請求項１に記載の検出システム。
8. 前記論理回路は、更に、可変信号を修正してセンサに送られた正味変位電流を最小化するように構成された、請求項２に記載の検出システム。
9. 前記論理回路は、１つの信号の振幅と位相を変化させることによって可変信号を修正する、請求項８に記載の検出システム。
10. センサは、時間遅延および積分（ＴＤＩ）センサを有する、請求項１に記載の検出システム。
11. 複数の検出要素を含むセンサアレイを操作する方法であって、
    フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用して、それぞれ他の正弦波信号と異なる位相を有する複数の可変信号を生成する段階と、
    前記複数の可変信号をセンサアレイに提供する段階とを含み、
    センサアレイ上の複数の要素に提供される前記複数の可変信号を利用して、センサアレイが、電荷をセンサアレイの一端部の方に駆動する方法。
12. 前記ＦＰＧＡは、複数のルックアップテーブルを使用して可変信号を提供するように構成された論理回路を含む、請求項１０に記載の方法。
13. ＦＰＧＡが、更に、検査する試料を保持するステージをセンサアレイと同期させる論理回路を含む、請求項１１に記載の方法。
14. 可変信号は、正弦波信号を含む、請求項１０に記載の方法。
15. 可変信号は、台形信号を含む、請求項１０に記載の方法。
16. 前記論理回路は、更に、可変信号を修正してセンサアレイに送られる正味変位電流を最小化するように構成された、請求項１１に記載の方法。
17. 前記論理回路は、１つの信号の振幅と位相を変化させることによって可変信号を修正する、請求項１５に記載の方法。
18. センサを使用してステージ上の試料を検査する際に使用される複数の位相ずれ正弦波信号を生成する装置であって、
    ステージ速度をセンサと関連付けると共に位置情報を送るためのステージ速度調整器と、
    位置情報を利用し且つ位置情報に基づいて正弦波値を計算するように構成されたルックアップテーブルと、
    ルックアップテーブルから受け取った情報を複数の正弦波信号プロファイルに分割するように構成された位相論理回路とを含む装置。
19. 位相論理回路は、複数の個別信号ルックアップテーブルを含み、個別信号ルックアップテーブルは、各正弦波システムプロファイルに適用可能である、請求項１７に記載の装置。
20. ルックアップテーブルは、周波数ルックアップテーブルを含み、更に半周波数ルックアップテーブルを含む、請求項１７に記載の装置。
21. 個別信号ルックアップテーブルの値を取得するように構成されたルックアップテーブルダウンロード論理回路を更に含む、請求項１８に記載の装置。
22. 位相論理回路は、位相ステップ論理回路と遅延補償論理回路とを含む、請求項１７に記載の装置。
23. 信号プロファイルを受け取り、複数のアナログ出力信号を作成するように構成されたマルチプレクサを更に含む、請求項１７に記載の装置。
24. 所定の条件下でアナログ出力信号を交換するように構成された交換論理回路を更に含む、請求項２２に記載の装置。
25. アナログ出力信号の少なくとも１つのアナログ出力信号の位相と振幅を選択的に変化させる補正論理回路を更に含む、請求項２２に記載の装置。
26. 検出装置であって、
    プログラムされたプロセッサであって、複数の位相ずれ正弦波信号を表す１組の値を提供するように構成された論理回路によってプログラムされたプロセッサと、
    １組の値を受け取って、異なるフォーマットを有する変換された１組の値に変換し、変換された１組の値を受け取るように構成された複数の入力を有するセンサに前記変換された１組の値を送る複数の変換要素とを有し、
    複数の変換要素から受け取った前記変換された１組の信号を利用して、センサは、センサ内の電荷をセンサの端部の方に転送する検出装置。

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