JP2009510733A - オプトエレクトロニクス半導体チップおよび該チップの製造方法 - Google Patents
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Abstract
Description
放射を発生するエピタキシャル層列において支持体層の側に位置する主表面に反射層たとえば金属含有ミラー層が被着または形成されており、この反射層はエピタキシャル層列において発生した電磁放射の少なくとも一部分をこのエピタキシャル層列に向けて反射して戻す。
エピタキシャル層列には、混合構造をもつ少なくとも1つの面を備えた少なくとも1つの半導体層が含まれており、理想的なケースではこの混合構造によりエピタキシャル層列内に近似的に光のエルゴード分布を生じさせ、つまりこの分布は、可能な限りエルゴード的な確率散乱特性を有している。
Claims (27)
- 薄膜半導体ボディ(8)を備えたオプトエレクトロニクス半導体チップ(12)において、
前記薄膜半導体ボディ(8)には、放射発生に適した活性領域(3)を備えた半導体層列(2,20)と、
該半導体層列(2,20)上に形成され前記薄膜半導体ボディ(8)を機械的に安定させる支持体層(7)が設けられていることを特徴とする、
オプトエレクトロニクス半導体チップ。 - 請求項1記載の半導体チップにおいて、
前記支持体層(7)はフリーサポート形で形成されていることを特徴とする半導体チップ。 - 請求項1または2記載の半導体チップにおいて、
前記支持体層(7)は10μm〜500μmであり、ただし10μmと500μmも含み、たとえば50μm〜200μmであり、ただし50μm〜200μmも含むことを特徴とする半導体チップ。 - 請求項1から3のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)は成長基板(1)とは異なるものであり、該成長基板(1)に前記薄膜半導体ボディ(8)のための半導体層列(2,20)がエピタキシャル成長により形成されていることを特徴とする半導体チップ。 - 請求項1から4のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)は電気的に絶縁性であることを特徴とする半導体チップ。 - 請求項1から5のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)は、前記活性領域(3)内で発せられた放射に対し吸収性であることを特徴とする半導体チップ。 - 請求項1から6のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)は、前記薄膜半導体ボディ(8)のための半導体層列(2、20)上にデポジットされていることを特徴とする半導体チップ。 - 請求項1から7のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)はセラミック層、多結晶層または非晶質層として形成されていることを特徴とする半導体チップ。 - 請求項1から8のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)は窒化アルミニウムまたは酸化アルミニウムを含むことを特徴とする半導体チップ。 - 請求項1から9のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)は多層構造を有することを特徴とする半導体チップ。 - 請求項1から10のいずれか1項記載の半導体チップにおいて、
前記支持体層(7)と前記薄膜半導体ボディ(8)との間に金属含有層(6)たとえば金属ベースまたは合金ベースの層が配置されていることを特徴とする半導体チップ。 - 請求項11記載の半導体チップにおいて、
前記金属含有層(6)は、前記活性領域(3)内で発せされた放射に対するミラー層として形成されていることを特徴とする半導体チップ。 - 請求項11または12記載の半導体チップにおいて、
金属含有層(6)は、前記半導体チップ(12)の電気的な接触接続のためのコンタクト層として形成されていることを特徴とする半導体チップ。 - 請求項1から13のいずれか1項記載の半導体チップにおいて、
前記半導体チップ(10)たとえば前記半導体層列(2,20)および/または前記活性領域(3)は、少なくともIII−V族の化合物半導体材料を含み、またはIII−V族の化合物半導体材料をベースとすることを特徴とする半導体チップ。 - 請求項1から14のいずれか1項記載の半導体チップにおいて、
前記半導体チップ(12)は、共振器が設けられておらず非コヒーレントな放射を発生させるチップとしてとして形成されていることを特徴とする半導体チップ。 - 請求項1から15のいずれか1項記載の半導体チップにおいて、
前記半導体チップ(12)はLEDチップとして形成されていることを特徴とする半導体チップ。 - オプトエレクトロニクス半導体チップ(12)の製造方法において、
半導体チップの半導体ボディ(8)のために基板(1)上に配置された半導体層列(2,20)を準備し、該半導体層列(2,20)に、放射発生に適した活性領域(3)を設けるステップと、
該半導体層列(2,20)上に支持体層(7)を形成するステップと、
前記基板(1)を除去するステップ
を有することを特徴とする、オプトエレクトロニクス半導体チップの製造方法。 - 請求項17記載の方法において、
前記支持体層(7)を、前記半導体層列(2,20)において基板(1)とは反対側に形成することを特徴とする方法。 - 請求項17または18記載の方法において、
前記支持体層(7)を、薄膜形成法により前記半導体層列(2,20)上に形成することを特徴とする方法。 - 請求項17から19のいずれか1項載の方法において、
前記支持体層(7)を、デポジット法により前記半導体層列(2,20)上に形成することを特徴とする方法。 - 請求項17から20のいずれか1項載の方法において、
前記支持体層(7)を、PVD法またはCVD法により前記半導体層列(2,20)上にデポジットすることを特徴とする方法。 - 請求項17から21のいずれか1項載の方法において、
前記支持体層(7)を、スパッタリングたとえば反応性スパッタリングまたはレーザ支援方法たとえばパルス化レーザを使用したデポジット法または蒸着によって、前記半導体層列(2,20)上にデポジットすることを特徴とする方法。 - 請求項17から22のいずれか1項記載の方法において、
前記支持体層(7)を形成する前に前記半導体層列(2,20)において前記基板(1)とは反対側に、金属含有層(6)たとえば金属ベースまたは合金ベースの層を設けることを特徴とする方法。 - 請求項17から23のいずれか1項載の方法において、
前記基板(1)は成長基板を有しており、該成長基板上に前記半導体層列(2,20)をエピタキシャル成長させることを特徴とする方法。 - 請求項17から24のいずれか1項記載の方法において、
複数の半導体チップ(12)をウェファ結合体において同時に製造するプロセスを実施することを特徴とする方法。 - 請求項25記載の方法において、
前記方法により製造された半導体チップ(12)における支持体層(7)の境界を成す側面(16)が、前記ウェファ結合体から半導体チップを個別化することにより形成されることを特徴とする方法。 - 請求項17から26のいずれか1項載の方法において、
請求項1から15のいずれか1項記載の半導体チップ(12)が前記方法により製造可能であり、または製造されることを特徴とする方法。
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