CN101273470B - 光电子半导体芯片及其制造方法 - Google Patents

光电子半导体芯片及其制造方法 Download PDF

Info

Publication number
CN101273470B
CN101273470B CN2006800358180A CN200680035818A CN101273470B CN 101273470 B CN101273470 B CN 101273470B CN 2006800358180 A CN2006800358180 A CN 2006800358180A CN 200680035818 A CN200680035818 A CN 200680035818A CN 101273470 B CN101273470 B CN 101273470B
Authority
CN
China
Prior art keywords
semiconductor
supporting course
layer
layer sequence
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800358180A
Other languages
English (en)
Other versions
CN101273470A (zh
Inventor
克劳斯·施特罗伊贝尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of CN101273470A publication Critical patent/CN101273470A/zh
Application granted granted Critical
Publication of CN101273470B publication Critical patent/CN101273470B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H01L33/641—Heat extraction or cooling elements characterized by the materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本发明提供了一种具有薄膜半导体本体(8)的光电子半导体芯片(12)，其包括具有适于产生辐射的有源区(3)的半导体层序列(2，20)；以及构建在半导体层序列上的、支承薄膜半导体本体的支承层(7)。

Description

光电子半导体芯片及其制造方法 
本发明涉及一种光电予半导体芯片。 
为了将预制的半导体芯片的半导体本体固定在单独的、与半导体本体分开预制的支承体上，在制造芯片时经常需要复杂的工艺步骤来将支承体固定到半导体本体上，例如将支承体接合或者焊接到半导体本体上。 
本发明的任务是提供一种尤其是在辐射的耦合输出方面可有效且简化地制造的光电子半导体芯片。 
该任务通过一种具有下述特征的半导体芯片以及一种具有下述特征的方法来解决。 
根据本发明的光电子半导体芯片包括薄膜半导体本体，该薄膜半导体本体具有带有适于产生辐射的有源区的半导体层序列；还包括构建在半导体层序列上的、使薄膜半导体本体在机械上稳定的支承层。 
构建在半导体层序列上的支承层使薄膜半导体本体在机械上稳定。这样可以省去其上固定(例如接合)有用于薄膜半导体本体的半导体层序列的、单独的、特别预制的支承体。通过在用于薄膜半导体本体的半导体层序列上构建(尤其是形成或者层叠)支承层，可以省去复杂的接合工艺，其中在该接合工艺中单独的支承体与半导体层序列机械上稳定地相连。这样相对于具有固定在单独的支承体上的半导体层序列的半导体芯片，简化了光电子半导体芯片的制造。由于省去了将半导体层序列固定在单独的支承体上，所以相应地可以更低成本地制造半导体芯片。 
在本发明的范围内，可以设计以下的半导体本体作为薄膜半导体本体：该半导体本体没有制造衬底(其中在该制造衬底上制造用于薄膜半导体本体的半导体层序列)，或者其中制造衬底被薄化。在这样的情况下，制造衬底优选被薄化或者尤其是完全去除，使得半导体层序列的机械稳定性优选基本上单独地通过支承层来保证。由于具有在半导体层序列上构建的支承层，所以可以有利地省去通过制造衬底来使半导体层序列在机械上稳定。 
在借助外延生长制造半导体层序列时，制造衬底例如通过生长衬底来提供。薄膜半导体本体的支承层因此尤其是不同于制造衬底。用于半导体层序列的制造衬底通常具有高的要求，例如对于生长衬底的为生长而提供的晶面的高的要求。由于薄膜半导体本体的支承层不同于制造衬底，所以支承层可以比较自由地选择，而不必具有为制造半导体层序列所需的特性。用于支承层的材料合乎目的地选择为使得支承层可以构建在半导体层序列上，尤其是可形成或者可层叠在半导体层序列上。例如，支承层在优化的导热性方面可以比较自由地选择。由于有源区至外部散热元件的改进的热连接而简化地提高了半导体芯片的效率。 
在根据本发明的用于制造光电子半导体芯片的方法中，首先提供用于半导体芯片的半导体本体的、设置在衬底上的半导体层序列，其中半导体层序列具有适于产生辐射的有源区。随后在半导体层序列上构建支承层，接着去除衬底。 
衬底可以包括半导体层序列的制造衬底或者与制造衬底不同的衬底。代替例如通过剥离来去除衬底，必要时也可以仅仅使衬底变薄。然而，半导体层序列有利地基本上只通过支承层来支持，使得省去支承层会由于缺少机械支持而强烈地增大对现在所构建的薄膜半导体本体的半导体层序列的损害。 
例如刻蚀，激光分离方法或者水射流切割适于去除衬底。刻蚀特别适于衬底的薄化。 
优选地，衬底基本上完全被去除。通过这样的方式，使得可以简化地到达半导体层序列的被衬底覆盖的元件，以便进行进一步处理。 
优选地，支承层构建在半导体层序列的与衬底背离的侧上。这样简化了衬底的去除或者薄化。 
上面和以下所述的特征不仅可以适用于根据本发明的光电子半导体芯片，而且适用于根据本发明的方法，因为该方法优选用于制造根据本发明的半导体芯片。 
在一种优选的扩展方案中，支承层自支承地(freitragend)构建。于是，支承层可以支承其自重和半导体层序列，以及必要时支承衬底的重量直至去除或者薄化衬底。 
优选地，支承层所具有的厚度大于或者等于10μm，特别优选地为大于或者等于20μm或者大于或者等于50μm。此外，支承层优选具有小于或者等于500μm，特别优选地小于或者等于300μm或者小于或者 等于200μm的厚度。在10μm到500μm(包括端点)之间、特别优选是在50μm至200μm(包括端点)之间或者在50μm直到300μm(包括端点)之间的厚度证明为特别适于支承层。 
这种厚度特别适于机械上使半导体层序列稳定。优选地，支承层的厚度选择得尽可能小，使得半导体层序列尽管机械上充分受到支持，但是不会不必要地增大支承层的厚度。具有比较小的厚度的支承层的特色可以在于有利地小的热阻，并且相应地在于与外部热端子的改进的热连接。此外，在比较小的厚度的情况下，支承层与半导体层序列在热膨胀系数方面的差别影响不大。由此可以降低由于不同的热膨胀系数引起的对半导体层序列的损害的危险。就此而言，在50μm至100μm之间(包括端点)的支承层的厚度也是特别适合的。 
在另一优选的扩展方案中，支承层机械上稳定地与半导体层序列相连。支承层可以已经以这种机械上稳定的连接构建在用于薄膜半导体本体的半导体层序列上。有利的是，可以省去单独和附加的、在支承层与半导体层序列之间进行机械上稳定连接的连接层，如粘合层、接合层或者焊接层，该连接层特意为构建机械稳定的连接而设置，并且优选不承担附加功能(例如作为反射辐射的反射层)。 
在另一优选的扩展方案中，支承层借助薄层方法(Duennschicht-Verfahren)构建在半导体层序列上。薄层方法通常被设计用于构建薄的、非自支承的层。在本发明的范围中，薄层方法优选被设计用于构建机械上具有支承能力的支承层。 
优选地，支承层以连续地在构建支承层的持续时间上增大的厚度构建在半导体层序列上。对此，特别适合的是沉积方法，借助该方法支承层优选沉积在半导体层序列上。沉积方法通常被设计用于构建薄的、非自支承的层。然而，在本发明的范围中，沉积方法优选用于构建机械上具有支承能力的层。通过沉积持续时间可以调节支承层的层厚度，其中随着沉积持续时间增长，层厚度通常也增加。 
优选地，支承层借助PVD(物理气相沉积)方法或者CVD(化学气相沉积)方法沉积在半导体层序列上。特别优选地，支承层借助溅射(尤其是反应溅射)或者激光支持的方法(如使用脉冲激光的沉积方法)或者蒸发而沉积在半导体层序列上。与在其中通常借助离子轰击从靶中提取要沉积的物质的溅射不同，在激光支持的用于提取颗粒的方法中，使用激光尤 其是脉冲激光。此外，等离子体辅助的或者等离子体支持的PVD方法或者CVD方法，例如PECVD(等离子体增强化学气相沉积)方法，可以适于沉积支承层。 
与仅适于施加金属层的电镀方法不同，利用上述方法也可以构建非金属的层。优选地，支承层因此非金属地实施并且特别优选地不同于电镀层。 
支承层可以实施为多晶层或者实施为不定形层。例如，支承层可以构建为陶瓷层。优选地，支承层含有氮化铝如AlN或者氧化铝如AlO或者Al2O3。这类材料特别适于构建支承层，尤其是借助溅射来构建。AlN的特色在于特别高的导热性。 
在另一优选的扩展方案中，支承层电绝缘地实施，尤其是实施为绝缘体，和/或支承层实施为对于在有源区中产生的辐射起吸收作用。 
这样，在构建支承层时的重点可以简化地在于支承层的热学特性和机械支承特性。光学特性和/电学特性基本上可以不用考虑。支承层尤其是可以由电绝缘的和/或对有源区中产生的辐射不可穿透的材料构成。 
此外，支承层优选不同于外延生长的、例如单片集成进半导体层序列中的准衬底，即生长达到机械上自支承的厚度的半导体层。由此可以减少高成本的外延时间，并且可以简化地使半导体芯片的制造成本保持在合理的范围内。 
在另一优选的扩展方案中，支承层具有多层结构。这样提高了构建支承层时的自由度。例如，由于多层结构在单层的厚度和成分方面提供的更大的变化可能性，多层结构复合结构(Mehrschichtstrukturverbund)的热膨胀系数可以简化地与半导体层序列的热膨胀系数相匹配。这样可以简化地降低热引起的半导体层序列或者有源区的损害的危险，或者降低热引起的半导体层序列从支承层脱落的危险。多层结构优选包括多个相继构建在半导体层序列上的层，例如两个层，这些层分别根据上述实施形式构建成支承层，并且必要时可以具有不同的成分。 
在另一优选的扩展方案中，在支承层与薄膜半导体本体之间设置有含有金属的层，尤其是基于金属的或者基于合金的层。含有金属的层在构建支承层之前优选被施加到半导体层序列的与衬底背离的侧上。 
特别优选地，含有金属的层实施为金属层或者合金层。合适的金属包括例如Al、Ag、Au、Pt或者合金，尤其是具有上述金属中的至少一种的合金，例如AuGe或者AuSn。 
含有金属的层可以构建为对有源区中产生的辐射的反射层。这样降低了有源区中产生的辐射在支承层中被吸收的危险。此外，借助在反射层上的反射，可以提高通过薄膜半导体本体的与反射层背离的表面从半导体芯片耦合输出的辐射功率。 
此外，含有金属的层可以实施为用于电接触半导体芯片的接触层或者可以被设计用于此。尤其是，含有金属的层必要时还可以同时构建为接触层和反射层。这样，半导体芯片的外部电端子可以简化地直接通过接触层来实现。例如，接触层可以直接与接合线相连。可以省去设置附加的连接层。 
此外，设置在支承层上的薄膜半导体芯片(即具有薄膜半导体本体的半导体芯片)的特色尤其可以是在于至少一个以下特征： 
-在产生辐射的外延层序列的、朝着支承元件的主面上施加或者构建了反射层，例如含有金属的反射层，该反射层将外延层序列中产生的电磁辐射的至少一部分反射回该外延层序列中； 
-外延层序列具有20μm或者更小范围中的厚度，特别是10μm范围中的厚度；和/或 
-外延层序列包含至少一个带有至少一个如下所述的面的半导体层：所述面具有混匀结构，该结构在理想情况下导致光在外延的外延层序列中的近似各态历经的分布，即其具有尽可能各态历经的随机散射特性。 
薄膜发光二极管芯片的基本原理例如在1993年10月18日I.Schnitzer等人所著的Appl.Phys.Lett.63(16)，2174-2176页中进行了描述，其公开内容通过引用结合于此。 
在薄膜半导体本体与支承层之间具有反射层(例如含有金属的层)的薄膜半导体芯片基本上通过薄膜半导体本体的与支承层背离的表面发射辐射。这种薄膜半导体芯片可以具有与朗伯(Lambert’scher)表面辐射器的余弦形的辐射特征相对应的辐射特征。 
在另一优选的扩展方案中，半导体芯片(尤其是半导体层序列或者有源区)含有至少一种III-V-化合物半导体材料，或者半导体芯片(尤其是半导体层序列或者有源区)基于III-V-化合物半导体材料。化合物半导体材料如氮化物-化合物半导体、磷化物-化合物半导体或者砷化物-化合物半导体特别适于构建用于有效率的半导体芯片的半导体层序列(尤其是高量子效率的有源区)。 
在有疑问的情况下，“基于氮化物-化合物半导体材料”意味着：半导体层序列的至少一部分包括氮化物/V-化合物半导体材料，优选为AlnGamIn1-n-mN，其中0≤n≤1，0≤m≤1并且n+m≤1，优选的是m≠0和/或n≠0。在此，该材料不必一定具有根据上式的数学上精确的组成。更确切地说，该材料可以具有一种或者多种掺杂剂以及附加的组分，它们基本上不改变AlnGamIn1-n-mN材料的典型的物理特性。然而，出于简单的原因，上式仅仅包括晶格的主要组成部分(Al，Ga，In，N)，即使它们可以部分地通过少量其它的物质来替代。 
相应地，在有疑问的情况下，该“基于磷化物-化合物半导体材料”意味着：半导体层序列的至少一部分包括磷化物/V-化合物半导体材料，优选为AlnGamIn1-n-mP，其中0≤n≤1，0≤m≤1并且n+m≤1，优选的是m≠0和/或n≠0。在此，该材料也不必一定具有根据上式的数学上精确的组成。更确切地说，该材料可以具有一种或者多种掺杂剂以及附加的组分，它们基本上不改变AlnGamIn1-n-mP材料的典型的物理特性。然而，出于简单的原因，上式仅仅包括晶格的主要组成部分(Al，Ga，In，P)，即使它们可以部分地通过少量其它的物质来替代。 
同样相应地，在有疑问的情况下，该“基于砷化物-化合物半导体材料”意味着：半导体层序列的至少一部分包括砷化物/V-化合物半导体材料，优选为AlnGamIn1-n-mAs，其中0≤n≤1，0≤m≤1并且n+m≤1，优选的是m≠0和/或n≠0。该材料也不必一定具有根据上式的数学上精确的组成，而可以具有一种或者多种掺杂剂以及附加的组分，它们基本上不改变AlnGamIn1-n-mAs材料的典型的物理特性。同样出于简单的原因，上式仅仅包括晶格的主要组成部分(Al，Ga，In，As)，即使它们可以部分地通过少量其它的物质来替代。 
氮化物-化合物半导体材料特别适于用于产生紫外到蓝光辐射的有源区，磷化物-化合物半导体材料特别适于用于产生黄光至红光辐射的有源区，而砷化物-化合物半导体材料特别适于产生红外辐射。优选地，半导体芯片构建为产生可见光。 
在另一优选的扩展方案中，半导体芯片实施为无谐振器的芯片用于产生非相干的辐射，例如实施为LED芯片。与具有谐振器的芯片(如激光器)相反，这样可以简化地将半导体芯片的基本上整个表面用作发射表面或者降低了制造费用。 
在另一优选的扩展方案中，实施根据本发明的用于同时在晶片复合结构中制造多个半导体芯片的方法，或者该方法适合于和优选设计为在晶片辐射复合结构中实施。 
对此，为根据本发明的方法优选提供一种设计用于构建多个半导体本体的、设置在衬底上的半导体层结构。由于可以在晶片复合结构中制造多个半导体芯片，所以可以降低单个半导体芯片的制造成本。根据该方法构建在半导体层结构上的支承层因此可以用作对半导体晶片的支承层，该半导体晶片的半导体层结构被设计用于构建多个半导体本体。 
在从晶片复合结构分割半导体芯片时，可以形成侧面，该侧面形成借助该方法制造的半导体芯片的支承层的边界。 
此外，支承层优选实施为不包围半导体本体的最外面的侧面的层。此外，支承层特别是在其背离半导体材料的和/或其朝着半导体材料的侧上优选平坦地实施。 
本发明的其他特征、有利的扩展方案和合乎目的性从以下结合附图对实施例的说明中得到。 
图1借助图1A至1F中的示意性剖面图示出了根据本发明的用于在晶片复合结构中制造多个光电子半导体芯片的方法的实施例的中间步骤，以及 
图2示出了根据本发明的光电子半导体芯片的实施例的示意性剖面图。 
相同、类似和作用相同的元件在附图中设置有相同的参考标号。 
图1借助图1A至1F中的示意性剖面图示出了根据本发明的用于在晶片复合结构中制造多个光电子半导体芯片的方法的实施例的中间步骤。 
首先，在晶片复合结构中提供设置在衬底1上的半导体层结构2，该半导体层结构具有适于产生辐射的有源区3，参见图1A。 
衬底1含有例如GaAs，并且半导体层结构优选外延地生长在衬底1上，使得衬底1可以形成半导体层结构的生长衬底。在这样的情况下，有源区3和/或半导体层结构2优选基于AlnGamIn1-n-mP，尤其是m≠0和/或n≠0，并且特别优选为AlxGa1-xAs，其中0≤x≤1，优选x＞0。GaAs衬底特别适于生长基于InGaAlP的半导体层结构或者有源区，该半导体层结构也可以包含基于AlGaAs的附加的元件。 
有源区3优选包括双异质结构、单量子阱结构或者多量子阱结构。这类结构由于可达到的高的内部量子效率而特别适于有效地产生辐射。术语量子阱结构不包含对维度的说明。因此，它尤其包括量子槽、量子线、量子点以及这些结构的任意组合。 
接着，半导体层结构2的与衬底1背离的表面4设置有表面结构5(图1B)。该结构可以构建在例如p型导电的半导体层中，该半导体层优选在与衬底1背离的侧上形成半导体层结构2的边界。可以借助刻蚀(例如湿化学刻蚀或者干化学刻蚀)在使用合适构建的掩膜的情况下在半导体层结构2中产生表面结构5。对此，优选在表面4上构建根据所希望的表面结构被留空的掩膜。于是，可以通过掩膜的留空而产生表面结构并且随后去除掩膜。 
必要时，表面结构也可以由粗糙化(例如借助喷沙方法)来产生。在这样的情况下，优选使整个表面受到粗糙化。在这样的情况下可以省去用于限定结构的掩膜。 
表面结构5例如可以包括多个优选等距地设置的凹处，例如截顶棱锥、截顶圆锥或者微棱镜形状的凹处。凹处在横向方向上优选(尤其是平行于有源区)随着距有源区的距离增加而扩宽。 
借助表面结构5可以在要制造的半导体芯片中简化地实现辐射从结构化的表面侧以反射角的宽分布反射。由有源区3产生的辐射在半导体材料中持续全反射的概率由于表面结构而降低，由此辐射从所制造的半导体芯片的半导体材料的耦合输出效率被提高。 
随后，含有金属的层6施加(例如蒸发)到复合结构的与衬底1背离的侧上(图1C)。含有金属的层6优选实施为金属化物，例如由Au构成的金属化物，或者合金例如由AuGe构成的金属化物。含有金属的层6此外优选至少局部地、优选基本上整面地与有源区3导电地相连，并且这样可以简化地用作接触层，借助该接触层可电接触要制造的半导体芯片。尤其是，含有金属的层可以直接施加到半导体材料上。此外，含有金属的层6可以实施为反射层，该反射层将有源区中产生的辐射反向反射进半导体材料中。此外，含有金属的层优选突出进表面结构中。 
必要时，含有金属的层6也可以实施为多个层(未示出)，由这些层的一部分形成接触层而另一部分形成反射层。在这样的情况下，单层可以简化地针对在电接触时的功能或者用于反射辐射的功能而被优化地实施。 
必要时，在含有金属的层6与半导体材料之间也可以设置电绝缘层(未示出)，例如含有氮化硅如SiN的电绝缘层。该绝缘层可以用作介电反射层。绝缘层优选在接触部位留空，用于使含有金属的层6与有源区导电相连。 
含有金属的层6优选具有如此大的厚度，使得含有金属的层的与有源区3背离的表面基本上是平坦的。表面结构5因此可以借助含有金属的层来填充，使得在含有金属的层的与表面结构5背离的侧上构建有平坦的面。 
随后，在含有金属的层6上沉积支承层7(图1D)。 
支承层7可以借助溅射构建在复合结构上。作为支承层的材料特别适合的是氮化铝，如AlN，或者氧化铝，如AlO或者Al2O3。此外，支承层7尤其是可以实施为不定形层或者多晶层，例如陶瓷层。氧化铝和尤其是氮化铝的特征在于有利地高的导热性，使得在产生辐射时积累的热可以简化地从半导体材料导出。必要时，溅射可以反应地和/或激光辅助地进行。氮化铝例如是电绝缘体，这样有源区3的电接触优选借助含有金属的层6来实现。 
支承层7自支承并且尤其是优选基本上两侧平坦地构建，使得支承层支承其自重并且使半导体层结构2机械上稳定。对此，支承层的厚度鉴于有源区的良好导热性而特别适于在50μm到200μm(包括端点)之间，尤其是在50μm到100μm(包括端点)之间。因为含有金属的层可以实施为反射层，所以支承层7必要时也可以实施为对要产生的辐射起吸收作用，而不明显增加辐射在支承层7中实际被吸收的危险。支承层因此可以实施为对辐射不透射的，尤其是由对辐射不透射的材料或者由相应的材料成分构成。 
根据支承层的材料，除溅射之外，也可以将其他沉积方法(如CVD方法)或者PVD方法(例如蒸发)用于构建、尤其是层叠支承层。优选地，使用适于构建不定形层或者多晶层(尤其是陶瓷层)的方法。等离子体辅助的沉积方法如PECVD(等离子体增强化学气相沉积)方法也可以适于施加支承层。 
此外，具有不同成分的单层(例如氮化铝层和氧化铝层)的多层结构优选也可以用作支承层7，由此提高了在构造支承层7时(尤其是使支承层的热膨胀系数与半导体层结构的热膨胀系数相匹配时)的自由度。然而， 随着层数增加通常支承层的热阻也增加，这样优选尽可能少的单层，例如五层或者更少。特别优选地，支承层正好包括一个单层。 
由于支承层7首先以复合结构构建在有源区3，或者尤其是直接构建在含有金属的层6上，所以可以省去接合工艺，例如省去了将单独的、在晶片复合结构外部预制的支承体焊接或者粘合到半导体层结构2上，并且该制造方法因此得以简化。 
在随后实施的方法步骤(图1E)中，从半导体层结构2去除衬底1。例如，衬底1被刻蚀掉或者例如借助激光分离方法来剥离。 
具有设置在支承层7上的半导体层结构2的晶片复合结构的机械稳定性尤其唯一地通过自支承的支承层来保证。 
随后，将半导体层结构2结构化，使得构建多个设置在支承层7上的半导体本体8，所述半导体本体优选分别通过中间空间9彼此间隔。由半导体层结构2在其结构化之后产生的半导体本体8分别具有半导体层序列20，该半导体层序列具有适于产生辐射的有源区3。该结构化可以借助刻蚀在使用合适的掩膜的情况下来实现，该掩膜随后又被去除。 
优选地，由复合结构的与支承层7背离的侧开始结构化，使得暴露含有金属的层6。由于生长衬底从半导体层结构2被去除，所以半导体本体8被实施为薄膜半导体本体。 
沿着在中间空间9的区域中走向的直线10，随后可以将光电子半导体芯片12从晶片复合结构中分割出。该分割例如可以通过在中间空间中锯割来实现。光电子半导体芯片优选分别包括正好一个半导体本体8。分割尤其通过支承层7和/或含有金属的层6进行。 
在分割之前，在半导体本体8的与支承层7背离的侧上将电接触部11施加(例如蒸发)到复合结构上。优选地，接触部11实施为接触金属化物。 
图2示出了可以根据图1中描述的方法制造的光电子半导体芯片12。半导体芯片12基本上相应于通过分割由图1F中所示的复合结构产生的、具有薄膜半导体本体8的半导体芯片，这样结合图1所述的特征也可以适用于根据图2的半导体芯片。 
不同于图1F的复合结构，用于使半导体芯片例如与半导体芯片12置于其中的壳体的连接导体电接触的接触部11与接合线13导电地相连。 含有金属的层6与另一接合线14(尤其是直接地)导电地相连。通过接触部11和用作接触层的含有金属的层6，可以电连接光电子半导体芯片11。含有金属的层6和/或接触部11为此导电地与有源区3相连。为了例如借助接合线14而使含有金属的层6的电接触变得容易，含有金属的层6优选横向地突出于形成半导体本体8边界的侧面15。优选地，支承层也突出于侧面15。含有金属的层6这样有利地也在横向伸出的区域中通过支承层7而机械稳定。 
此外，可以在分割时构建横向上形成半导体芯片12边界的侧面16。该侧面优选至少部分通过支承层7和/或含有金属的层6来形成。此外，侧面16与半导体本体8(尤其是其侧面15)横向地间隔。 
含有金属的层6反射在半导体芯片12工作时在有源区中产生的辐射。由于具有表面结构5，所以相对于在平坦的面上的反射，有利的是以在含有金属的层上反射时的反射角度宽地散射，由此降低了辐射在半导体本体8中持续全反射的危险，并且减低了辐射从半导体本体8的耦合输出相应减小的危险。因此提高了半导体芯片的耦合输出效率。 
此外，半导体芯片12优选构建为无谐振器的LED芯片，用于产生非相干的辐射。这种芯片可以特别简单且低成本地制造。 
通过优选的电绝缘的、然而导热良好的(例如由AlN构成的)支承层7，可以将半导体芯片12工作时在有源区3中积累的热可靠地从半导体材料中导出。 
本专利申请要求于2005年9月30日申请的德国专利申请DE 10 2005047 157.9和2005年12月21日申请的德国专利申请DE 10 2005 061 346.2的优先权，其所有公开内容通过引用明确地结合进本专利申请中。 
本发明并非通过借助实施例对本发明的描述而局限于此。更确切地说，本发明包括任意新的特征以及这些特征的任意组合，特别是包含权利要求中的特征的任意组合，即使这些特征或者组合本身没有明确地在权利要求中或者实施例中被明确说明。 

Claims (32)

1.一种光电子半导体芯片(12)，具有：
薄膜半导体本体(8)，其包括具有适于产生辐射的有源区(3)的半导体层序列(2，20)；以及
构建在半导体层序列上的、使薄膜半导体本体机械稳定的支承层(7)，所述支承层是电绝缘的，
其中在支承层(7)和薄膜半导体本体(8)之间设置含有金属的层(6)，该含有金属的层是基于金属或者基于合金的层，并且
其中支承层(7)直接构建在含有金属的层(6)上。
2.根据权利要求1所述的半导体芯片，其特征在于，支承层(7)自支承地构建。
3.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)具有的厚度在10μm到500μm之间，包括端点。
4.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)具有的厚度在50μm到200μm之间，包括端点。
5.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)不同于如下的生长衬底(1)：在该生长衬底上外延地生长用于薄膜半导体本体(8)的半导体层序列(2，20)。
6.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)对有源区(3)中产生的辐射起吸收作用。
7.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)沉积在含有金属的层(6)上。
8.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)实施为陶瓷层、多晶层或者不定形层。
9.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)含有氮化铝或者氧化铝。
10.根据权利要求1或者2所述的半导体芯片，其特征在于，支承层(7)具有多层结构。
11.根据权利要求1所述的半导体芯片，其特征在于，半导体层序列(2，20)在朝向支承层(7)的侧上设置有表面结构(5)，其中该表面结构(5)包括凹处，这些凹处在平行于有源区(3)的方向上随着距有源区(3)的距离增加而扩宽。
12.根据权利要求1或者11所述的半导体芯片，其特征在于，含有金属的层(6)构建为对有源区(3)中产生的辐射的反射层。
13.根据权利要求1或者11所述的半导体芯片，其特征在于，含有金属的层(6)实施为用于电接触半导体芯片(12)的接触层。
14.根据权利要求1或者2所述的半导体芯片，其特征在于，半导体层序列(2，20)和有源区(3)含有至少一种III-V-化合物半导体材料，或者基于III-V-化合物半导体材料。
15.根据权利要求1或者2所述的半导体芯片，其特征在于，半导体芯片(12)实施为不带有谐振器的、用于产生非相干辐射的芯片。
16.根据权利要求1或者2所述的半导体芯片，其特征在于，半导体芯片(12)实施为LED芯片。
17.根据权利要求1或者11所述的半导体芯片，其特征在于，含有金属的层(6)直接施加在半导体层序列(20)上。
18.根据权利要求1所述的半导体芯片，其特征在于，在含有金属的层(6)和半导体层序列(20)之间设置电绝缘层。
19.根据权利要求18所述的半导体芯片，其特征在于，在电绝缘层中将接触部位留空，通过所述接触部位建立半导体层序列(20)和含有金属的层(6)之间的导电连接。
20.根据权利要求1或者18所述的半导体芯片，其特征在于，含有金属的层(6)是针对有源区中产生的辐射的反射层。
21.一种用于制造光电子半导体芯片(12)的方法，具有以下步骤：
-提供用于半导体芯片的半导体本体(8)的、设置在衬底(1)上的半导体层序列(2，20)，其中半导体层序列具有适于产生辐射的有源区(3)，
-在半导体层序列上构建电绝缘的支承层(7)，以及
-去除衬底，
其中在支承层(7)和半导体本体(8)之间构建含有金属的层(6)，该含有金属的层是基于金属或者基于合金的层，并且
其中支承层(7)直接构建在含有金属的层(6)上。
22.根据权利要求21所述的方法，其特征在于，支承层(7)构建在半导体层序列(2，20)的与衬底(1)背离的侧上。
23.根据权利要求21或者22所述的方法，其特征在于，支承层(7)借助薄层方法构建在半导体层序列(2，20)上。
24.根据权利要求21或者22所述的方法，其特征在于，支承层(7)借助沉积方法沉积在半导体层序列(2，20)上。
25.根据权利要求21或者22所述的方法，其特征在于，支承层(7)借助PVD方法或者CVD方法沉积在半导体层序列(2，20)上。
26.根据权利要求21或者22所述的方法，其特征在于，借助溅射，或者借助激光支持的方法，或者借助蒸发，将支承层(7)沉积在半导体层序列(2，20)上。
27.根据权利要求21或者22所述的方法，其特征在于，借助反应溅射将支承层(7)沉积在半导体层序列(2，20)上。
28.根据权利要求21或者22所述的方法，其特征在于，借助使用脉冲激光情况下的沉积方法将支承层(7)沉积在半导体层序列(2，20)上。
29.根据权利要求21或者22所述的方法，其特征在于，衬底(1)包括生长衬底，在该生长衬底上外延地生长半导体层序列(2，20)。
30.根据权利要求21或者22所述的方法，其特征在于，实施用于在晶片复合结构中同时制造多个半导体芯片(12)的方法。
31.根据权利要求30所述的方法，其特征在于，在从晶片复合结构中分割出半导体芯片时，形成了侧面(16)，该侧面形成借助该方法制造的半导体芯片(12)的支承层(17)的边界。
32.根据权利要求21或者22所述的方法，其特征在于，借助该方法来制造根据权利要求1至20中任一项所述的半导体芯片(12)。
CN2006800358180A 2005-09-30 2006-09-04 光电子半导体芯片及其制造方法 Expired - Fee Related CN101273470B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102005047157.9 2005-09-30
DE102005047157 2005-09-30
DE102005061346.2 2005-12-21
DE102005061346A DE102005061346A1 (de) 2005-09-30 2005-12-21 Optoelektronischer Halbleiterchip
PCT/DE2006/001549 WO2007036190A1 (de) 2005-09-30 2006-09-04 Optoelektronischer halbleiterchip und verfahren zu dessen herstellung

Publications (2)

Publication Number Publication Date
CN101273470A CN101273470A (zh) 2008-09-24
CN101273470B true CN101273470B (zh) 2010-12-01

Family

ID=37414699

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800358180A Expired - Fee Related CN101273470B (zh) 2005-09-30 2006-09-04 光电子半导体芯片及其制造方法

Country Status (8)

Country Link
US (1) US9099574B2 (zh)
EP (1) EP1929546B1 (zh)
JP (1) JP5289958B2 (zh)
KR (1) KR20080063382A (zh)
CN (1) CN101273470B (zh)
DE (1) DE102005061346A1 (zh)
TW (1) TWI336960B (zh)
WO (1) WO2007036190A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008027045A1 (de) * 2008-02-29 2009-09-03 Osram Opto Semiconductors Gmbh Halbleiterleuchtdiode und Verfahren zur Herstellung einer Halbleiterleuchtdiode
JP5226497B2 (ja) * 2008-08-21 2013-07-03 スタンレー電気株式会社 光半導体装置及びその製造方法
KR100992728B1 (ko) * 2008-10-20 2010-11-05 엘지이노텍 주식회사 발광 소자 및 그 제조방법
US8963178B2 (en) 2009-11-13 2015-02-24 Seoul Viosys Co., Ltd. Light emitting diode chip having distributed bragg reflector and method of fabricating the same
TWI548058B (zh) * 2010-04-19 2016-09-01 鴻海精密工業股份有限公司 Led陣列封裝結構及其製造方法
CN102668135B (zh) * 2010-06-24 2016-08-17 首尔伟傲世有限公司 发光二极管
WO2012015153A2 (en) 2010-07-28 2012-02-02 Seoul Opto Device Co., Ltd. Light emitting diode having distributed bragg reflector
CN105393374B (zh) * 2013-07-19 2019-05-28 亮锐控股有限公司 具有光学元件并且没有衬底载体的pc led
DE102015120323A1 (de) 2015-11-24 2017-05-24 Osram Opto Semiconductors Gmbh Leuchtdiodenchip mit einer reflektierenden Schichtenfolge

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946716A (en) * 1985-05-31 1990-08-07 Tektronix, Inc. Method of thinning a silicon wafer using a reinforcing material
US4912532A (en) * 1988-08-26 1990-03-27 Hewlett-Packard Company Electro-optical device with inverted transparent substrate and method for making same
US5008718A (en) * 1989-12-18 1991-04-16 Fletcher Robert M Light-emitting diode with an electrically conductive window
ES2227677T3 (es) * 1996-09-26 2005-04-01 Akzo Nobel N.V. Hoja fina fotovoltaica y metodo para fabricarla.
JP2001274528A (ja) * 2000-01-21 2001-10-05 Fujitsu Ltd 薄膜デバイスの基板間転写方法
DE10017336C2 (de) * 2000-04-07 2002-05-16 Vishay Semiconductor Gmbh verfahren zur Herstellung von strahlungsemittierenden Halbleiter-Wafern
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
US7547921B2 (en) 2000-08-08 2009-06-16 Osram Opto Semiconductors Gmbh Semiconductor chip for optoelectronics
US20020017652A1 (en) * 2000-08-08 2002-02-14 Stefan Illek Semiconductor chip for optoelectronics
TW541710B (en) * 2001-06-27 2003-07-11 Epistar Corp LED having transparent substrate and the manufacturing method thereof
EP2105977B1 (en) 2002-01-28 2014-06-25 Nichia Corporation Nitride semiconductor element with supporting substrate and method for producing nitride semiconductor element
US20030189215A1 (en) 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
KR100439034B1 (ko) * 2002-08-02 2004-07-03 삼성전자주식회사 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법
DE10237084A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements
DE10245631B4 (de) * 2002-09-30 2022-01-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterbauelement
JP2004235648A (ja) * 2003-01-31 2004-08-19 Osram Opto Semiconductors Gmbh 光電子デバイス用の半導体基板及びその製造方法
TWI243488B (en) * 2003-02-26 2005-11-11 Osram Opto Semiconductors Gmbh Electrical contact-area for optoelectronic semiconductor-chip and its production method
TWI240434B (en) * 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
JP4766845B2 (ja) * 2003-07-25 2011-09-07 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
EP1658642B1 (en) 2003-08-28 2014-02-26 Panasonic Corporation Semiconductor light emitting device, light emitting module, lighting apparatus, display element and manufacturing method of semiconductor light emitting device
JP2005093682A (ja) * 2003-09-17 2005-04-07 Toyoda Gosei Co Ltd ＧａＮ系半導体発光素子及びその製造方法
DE10355600B4 (de) 2003-11-28 2021-06-24 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip und Verfahren zur Herstellung von Halbleiterchips
JP2005217189A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 容量素子及びその製造方法
US7222718B2 (en) 2004-02-02 2007-05-29 Nedco Conveyor Company Accumulating conveyor system
JP2005252222A (ja) 2004-02-03 2005-09-15 Matsushita Electric Ind Co Ltd 半導体発光装置、照明モジュール、照明装置、表示素子、および半導体発光装置の製造方法
US6969626B2 (en) * 2004-02-05 2005-11-29 Advanced Epitaxy Technology Method for forming LED by a substrate removal process
TWI288486B (en) 2004-03-17 2007-10-11 Epistar Corp Light-emitting diode and method for manufacturing the same
DE102004025684B4 (de) * 2004-04-29 2024-08-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Ausbilden einer Kontaktstruktur zur elektrischen Kontaktierung eines optoelektronischen Halbleiterchips
JP4613367B2 (ja) * 2004-08-30 2011-01-19 スパンション エルエルシー 積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装置の製造方法
US7696549B2 (en) * 2005-08-04 2010-04-13 University Of Maryland Bismuth ferrite films and devices grown on silicon
JP5089033B2 (ja) * 2005-11-04 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
CN101273470A (zh) 2008-09-24
EP1929546B1 (de) 2017-02-15
EP1929546A1 (de) 2008-06-11
US9099574B2 (en) 2015-08-04
TW200721552A (en) 2007-06-01
JP2009510733A (ja) 2009-03-12
KR20080063382A (ko) 2008-07-03
US20090283783A1 (en) 2009-11-19
WO2007036190A1 (de) 2007-04-05
DE102005061346A1 (de) 2007-04-05
TWI336960B (en) 2011-02-01
JP5289958B2 (ja) 2013-09-11

Similar Documents

Publication Publication Date Title
CN101273470B (zh) 光电子半导体芯片及其制造方法
JP4623953B2 (ja) 電磁ビームを放出する半導体チップおよびその製造方法
CN101427392B (zh) 光电子半导体芯片
JP6294402B2 (ja) 半導体構造の処理方法
EP2160772B1 (en) Semiconductor light emitting device
CN103069589B (zh) 发光器件、发光结构及其制造方法
CN101796660B (zh) 光电半导体本体
US20070145402A1 (en) Semiconductor component which emits radiation, and method for producing the same
US20090309113A1 (en) Optoelectronic Semiconductor Component
KR20110019416A (ko) 광전 소자 및 그 제조 방법
KR20110030542A (ko) 광전 소자 제조 방법 및 광전 소자
JP2010157679A (ja) 発光ダイオードのチップレベルパッケージ
CN103840040A (zh) 半导体发光器件及其制造方法
JP2014515559A (ja) 発光デバイスを支持基板に取り付ける方法
JP2014515560A (ja) 支持基板に接合された発光デバイス
US20100261300A1 (en) Method for separating substrate from semiconductor layer
CN103797591A (zh) 制造氮化物半导体发光器件的方法以及由此制造出的氮化物半导体发光器件
JP2017055131A (ja) 厚い金属層を有する半導体発光デバイス
KR100872276B1 (ko) 수직구조 질화물 반도체 발광 소자 및 제조방법
US20110175238A1 (en) Method for Producing Semiconductor Chips and Corresponding Semiconductor Chip
CN111628041B (zh) GaAs基光电器件和GaAs基光电器件阵列及其制备方法
CN109830498B (zh) 一种半导体发光元件
CN101728322A (zh) 制造发光元件阵列的方法
KR20080047836A (ko) 수직구조 질화물 반도체 발광 소자 및 제조방법
EP4250378A1 (en) Method for forming resonant cavity light emitting elements and optical device using the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101201

Termination date: 20190904