JP2009502062A - プログラム可能なマイクロフォン - Google Patents

Abstract

容量性変換器、例えばマイクロフォンを備えたハウジング内に実装されるように構成され、集積型電子回路を備えた半導体ダイである。第１の回路は入力ノードでこの変換器から入力信号を受け取り、かつこの半導体ダイのパッドで出力信号を供給するように構成される。この集積型電子回路は、制御入力部を備え、第１の回路と相互接続された第２の回路をこの制御入力部によって選択されるモードで集積型電子回路を動作させるように動作可能な状態で係合または解放するために半導体ダイのパッドに連結された能動切り換えデバイスを含む。すなわち、プログラム可能または制御可能な変換器である。第２の回路は入力ノードから分離されるように第１の回路と相互接続される。それにより、一層少ないノイズが誘導され、回路のさらに正確な制御が獲得可能であり、さらに進歩した制御の選択肢が可能である。

Description

本発明は、プログラム可能なマイクロフォンに関する。

携帯電話器、ヘッドセット、およびカメラなどの携帯機器用のマイクロフォンに対する需要は携帯機器、例えば携帯電話器に対する増大する需要に追随する傾向にある。

この需要は長年の間、需要が極めて低いコストを伴うマイクロフォンおよび大量生産に適したマイクロフォンに対してであったという点でどちらかといえば単純であった。そのようなマイクロフォンの性能は製造業者の間で匹敵しており、電話技術システムのそれと匹敵するレベルであった。しかしながら最近、需要は変化して電話技術システムのそれを上回る性能を備えたマイクロフォンに対してもやはり出てきた。現在、いわゆる高忠実度（ハイ・ファイ）の品質に向かう需要の動向があるように思われる。

多様なタイプの携帯機器における上がり続ける性能を備えた集積型デジタル・プロセッサの使用はまた、伝送および／または記憶保存全体にわたる信号の収集から信号の再生までの信号処理連鎖のさらに周辺のリンクの性能へと注目を至らせた。そのようなさらに周辺のリンクは、例えばマイクロフォン・カプセル部のマイクロフォン変換器を備えて具体化されたマイクロフォンまたは回路である。マイクロフォン素子という名称でもあるマイクロフォン・カプセルはマイクロフォン変換器に加えて集積回路と共にショック・マウント、音響アイソレータ、保護カバー、および半導体ダイを含むこともあり得る。マイクロフォン・カプセル部に具体化されるマイクロフォン変換器と集積型電子回路は電気的マイクロフォン信号を供給するために音響エネルギーを電気エネルギーに変換する。

集積型デジタル・プロセッサがマイクロフォン・カプセル部での不適切な信号調節に起因して生じたマイクロフォン信号へのいくつかの損傷を修復するように構成されることが可能であることは見出されている。しかし概して、信号処理連鎖のうちの周辺リンクにおける信号調節の状況を軽視せず、それにより、マイクロフォン信号を破壊することを回避することがはるかに効率的であり、その結果、必要であればはるかに優れた信号の修復を提供することが可能である。マイクロフォン信号はノイズ供給源を軽視することによって、および／または（カプセル部の）増幅器を過負荷にすることによって損なわれることもあり得る。

このようにして、高品質のマイクロフォンに対する需要は存在するが残念なことに低価格に対する需要が残っているように見える。半導体ダイのコストはダイのサイズに直接関係するので、価格を下げる目的に関すると、ダイに集積化される電子回路が可能な限り小さいことが重要である。したがって、望ましい（高い）性能に相応に関連して極めて単純な回路が望まれる。

高い性能要求を満たすことが単純に一層丈夫または慎重な設計を提供する論点ではないことは見出されている。重要なコストの課題および信号調節の状況に起因して、様々な音響状況において高い性能を供給することができる単一の一定した信号調節回路は存在しないことが見出される。そのような様々な状況は大音声／静穏のバックグラウンド・ノイズを伴う／伴わない音声信号、大音声または静穏の音声信号またはこれらの組合せとして述べられることが可能である。したがって、高い性能を供給するために必要とされる信号調節は状況毎に異なる。

したがって、カプセル部の一層複雑な半導体ダイの追加的なコストにもかかわらず、回路を所定の音響状況に適合させるための手段を備えた半導体ダイを供給することが提案されてきた。それにより、多様な音響状況において高い性能が達成されることが可能になる。マイクロフォンのいくつかの設計では、半導体ダイ全体に具体化される制御ループによって多様な音響状況への適合を供給することが不偏であると見込まれるが、他の設計ではマイクロフォン・カプセル部の外部の回路から制御フィードバックを供給するように制御ループを供給することが不偏であると見込まれる。それにより、外部回路が半導体ダイの中の回路を状況に適合させるように半導体ダイを構成することが必要である。この目的のために、そのような外部フィードバックを受けるための１つまたは複数の追加のパッドを単純に有するためのコストが概して障害になる。

このようにして、高品質のマイクロフォンが求められているので、（他はすべて同等であるが）さらに高い電力消費を有する一層複雑な回路が本質的に必要とされる。携帯機器は電池で電力供給されるので、これらの部分を含む装置の電流消費は可能な限り最小化されるべき対象である。これは付加的で重要な寸法を要求に追加する。

マイクロフォンはキャパシタの原理に基づいており、マイクロフォンの膜を構成する可動部材と他の部材、例えばいわゆるマイクロフォンのバック・プレートで形成される。マイクロフォンのこれらの部材のうちの一方、好ましくは膜が一定の電荷によって帯電させられる。電荷は部材のうちの一方に捕捉される帯電として供給されるか、または半導体ダイ上の電圧源、例えばチャージ・ポンプまたは電圧ステップアップ回路によって供給される。

マイクロフォンによって検出される音圧が膜を動かす原因となり、その結果、膜部材と他の部材によって形成されるキャパシタの容量を変える。これら２つの部材によって形成されるキャパシタ上の電荷が一定に保たれるとき、２つのキャパシタ部材にかかる電圧が入来する音圧レベルと共に変わるであろう。音圧とキャパシタ部材にかかる電圧との間の比を維持するようにマイクロフォンのキャパシタ上の電荷が一定に保たれなければならないので、いずれの抵抗性負荷でもマイクロフォンの容量に負荷をかけないことが重要である。抵抗性の負荷はキャパシタを放電させ、それにより、マイクロフォンとしてのキャパシタの性能を低下または崩壊させる。容量性の負荷はマイクロフォン変換器の感度を低下させるであろう。

したがって、キャパシタからマイクロフォン信号を収集するために、高い入力抵抗を与える主目的で構成された増幅器がこのキャパシタを他の目的のために最適化される回路から緩衝することが好ましい。マイクロフォン信号を収集するために接続される増幅器は通常では前置増幅器または緩衝増幅器または単純に増幅器で表わされる。前置増幅器は通常では極めてキャパシタに近接して（わずか２〜３ミリメートルまたは数分の１ミリメートル以内に）接続される。

小型化されたマイクロフォンについては、極めて限られた量の電荷のみがマイクロフォン部材の一方に蓄えられることが可能である。これは高い入力抵抗の要求条件をさらに強調する。したがって、小型化されたマイクロフォンのための前置増幅器の入力抵抗は極めて高くなければならない（ギガオームの大きさ）。付け加えると、音圧への偏りの無い感度を達成するために、この増幅器の入力容量は極めて小さくなければならない。

従来、この前置増幅器は単純なＪＦＥＴとして導入されてきた。ＪＦＥＴによる解決策は十分であったが、電気通信産業における需要は（増大した感度を備えた）はるかに小型のマイクロフォンを必要とする。マイクロフォンのキャパシタの感度はサイズが下がると低下するのでこれは明確に矛盾を生じる。他はすべて同等であり、これは組み合わされたマイクロフォンと緩衝器の感度をさらに下げるであろう。電気通信産業における需要はとりわけ、多様なタイプの小型機器のハンズフリー操作および例えばカメラ用途におけるマイクロフォンの一層広範な用途を含む市場動向によって動かされる。

それゆえに明らかに、利得と極めて低い入力容量、および可能な最低の前置増幅器ダイ面積を備えたマイクロフォン前置増幅器についてニーズが存在する。付け加えると、低ノイズが重要である。マイクロフォンの設計時にノイズは面積に交換されることが可能である（すなわち回路が低ノイズおよび要求されるよりも低いノイズを有すれば、上にあるこのノイズ・レベルは一層低いチップ・ダイの面積に交換されることが可能であり、したがってさらに低コストで前置増幅器を製造することが可能である）ので低ノイズは重要である。

マイクロフォン用の前置増幅器を設計するとき、普通では３つのノイズ供給源が存在する。これらの供給源はバイアス抵抗器からのノイズ、入力トランジスタからの１／ｆノイズ、および入力トランジスタからのホワイトノイズである。一般に、入力トランジスタ・ノイズが著しい。ホワイトノイズと１／ｆノイズの両方は（複数の）入力トランジスタの長さと幅を最適化することによって最少にされることが可能である。これはいずれの入力段、例えば単一トランジスタ段または差動段にも当てはまる。

バイアス抵抗器からのノイズもやはり最少にされることが可能である。バイアス抵抗器が極めて大きくされれば、抵抗器からのノイズはハイパス・フィルタで除去され、帯域内ノイズは極めて低くなるであろう。しかしこれは、増幅器の下側帯域限界が極めて低くなるであろうという影響を有する。増幅器の入力は電源投入後の極めて長時間後にのみ公称値に落ち着くので問題になりかねない。付け加えると、例えばドアを激しく閉めること、または車内の超低周波不可聴音から生じる強い低周波成分を伴う信号が増幅器を過負荷にすることもあり得る。別の関連する問題はマイクロフォン・モジュールの内側のダイの実装から由来するわずかな漏れ電流である。極端な入力インピーダンスのせいでそのような電流はＤＣオフセットを構築するであろう。これは増幅器の過負荷の余裕を削減するであろう。

マイクロフォンは通常では約８０〜９０％の歩留まりで製造され、すなわち生産されたマイクロフォンの合計数の８０〜９０％が性能に対する仕様を満たす。残念ながら、例えばマイクロフォンの感度が仕様を満たさないので生産品の１０〜２０％が廃棄される。廃棄率を減らす解決策は業界によって高く評価されるであろう。

例えばエレクトレット・マイクロフォンの別の問題は、エレクトレット・マイクロフォンが時間と共に感度を変え、それにより、エレクトレット・マイクロフォンの出力と緩衝増幅器の利得との間の不一致につながる老朽化現象である。

例えば原動機付き車両から由来する高い振幅の低周波音を含むバックグラウンド・ノイズに晒されるマイクロフォンは例えばマイクロフォンからの音響信号を切り落とす問題を生じる傾向を有すると見込まれる。音声信号がそのようなバックグラウンド信号と組み合わさって存在するケースでは、音圧が対応する切り落とされる電気信号に結果としてつながるので音声信号の中の情報が失われると見込まれる。マイクロフォン信号の切り落としは、音声信号に重畳される低周波のバックグラウンドの振幅がマイクロフォンからの信号を増幅する増幅器を、例えばマイクロフォンと増幅器が扱うことができる最大音圧、例えば１１０ｄＢ ＳＰＬを超えることによって過負荷にするときに起こることもあり得る。増幅器の軽微な過負荷は結果として信号の切り落としにつながると見込まれるが、その一方で増幅器の深刻な過負荷は増幅器が増幅器として動作することを中止する時間帯、例えば数秒のオーダーを生じることもあり得る。

（先行技術）
米国特許第６８５３７３３号明細書はデジタル・マイクロフォン回路用の２線式インターフェースを開示しており、これは電源供給ラインとアース・ラインを含む。このインターフェースはデジタル・マイクロフォン回路と受信回路との間でクロックとデータの両方を伝送するためにアース・ラインを「電圧活性ライン」として利用する。デジタル・マイクロフォン回路は電圧活性ライン上のクロック信号を検出し、デジタル・データを供給するようにＡＤＣを操作するために検出したクロック信号を使用する。デジタル・データは電圧活性ライン上で受信回路へと戻る電流を選択的に駆動するために使用される。受信回路は伝送されたデータを、ライン端子に付随する電圧をモニタすることによって検出する。電圧活性ライン上のクロック信号を変調するためにライン端子に付随するインピーダンスが受信回路によって切り換えられる。

このようにして、デジタル・マイクロフォン回路は電圧活性ライン上のクロック信号を検出し、クロック信号によって決められる時間的瞬間にデジタル・ビットを出力するために検出したクロック信号を使用する。この原理はデジタル信号を消費する外部回路のクロック信号に同期したデジタル信号を回収するために一般的に知られている。

国際公開第０１／７８４４６号パンフレットはエレクトレット・マイクロフォン組立て品用の可変感度／可変利得回路を開示しており、例えば補聴器での使用のための増幅器と変換器を含む。この回路はキャパシタと直列に連結された電子スイッチを備えた感度選択部分を含む。この電子スイッチは制御端子上の電圧によって制御される。それにより、マイクロフォンの感度はキャパシタが連結されると下げられることが可能であり、そうでない場合には変換器からの信号は回路によって変えられないで残される。感度選択部分は感度を制御するように変換器に直接連結される。一実施形態では感度選択部分は利得を変えるために増幅器に対する負帰還として連結される。この回路の感度設定はプログラム可能であり、デコーダを通じて回路に動作可能に連結される不揮発性メモリ部品にプログラムまたは保存されることが可能である。このデコーダはｎ個の並列入力部または１つの直列入力信号を有してもよい。したがって、マイクロフォン組立て品の感度を変えるように回路をプログラムすることが可能である。

このようにして、カプセル部に具体化された半導体ダイ上の回路の信号調節が多様な音響状況に合わせられることが可能な先行技術のマイクロフォンが存在する。この適合化または補償は可能な限り周辺（供給源すなわちマイクロフォンと直接）に置かれるのでこれは得策である。
米国特許第６８５３７３３号 国際公開第０１／７８４４６号 国際公開第２００５／０５５４０６号 国際公開第２００５／０３９０４１号

しかしながら、開示された解決策は軽視される少なくとも１つの追加的で残念なノイズ供給源を導入した。これは多様な音響状況への適合を供給することを考慮すると小さい欠点であるように見えることもあり得るが、この残念な供給源はマイクロフォン信号の修復不可能な欠陥に寄与し、高性能のマイクロフォンに到達することを一層困難にするであろう。

さらに、感度選択部分が回路の入力ノードで変換器に直接連結されるので、感度はいずれかの寄生容量を含む変換器の容量の実効値と感度選択部分の容量の値との間の比によって決定される。これは、感度がこのようにして半導体ダイ上のキャパシタと半導体ダイの外部のキャパシタによって決定されるという点で不適切である。外部容量の値は製造における大きなばらつきへの対象である。これは望ましい感度の値を（少なくとも妥当な歩留まり値で）正確に得ることを殆ど不可能にする。

容量性変換器を備えてハウジング内に実装されるように構成され、集積型電子回路を備えた半導体ダイが提供される。この電子回路は入力ノードで変換器から入力信号を受信し、かつ半導体ダイのパッドに出力信号を供給するように構成された第１の回路を含み、この集積型電子回路は制御入力によって選択されるモードで集積型電子回路を動作させるように第１の回路と相互接続された第２の回路を動作可能に係合または解放するための半導体ダイのパッドに連結されて制御入力部を備えた能動デバイスを含む。

この半導体ダイは、入力ノードから分離されるように第２の回路が第１の回路と相互接続されることを特徴とする。

したがって、第２の回路は第１の回路と相互接続されるが、１つまたは複数のノードで入力ノードから分離している。

変換器から出力部へと移る信号はこのときさらに正確に判定されることが可能であり、なぜならばこのとき信号の移送は容量性変換器のインピーダンスの変動に無関係であるからである。実際では、例えば変換器のカプセル封入によって引き起こされる入力ノードでの制御不可能な寄生容量に起因して大きな変動が起こるので、これは不偏である。信号の移送が２つのユニットのインピーダンスの比によって制御されるとき、信号の移送はインピーダンスの変動に一層左右されなくなる。その結果、さらに正確な信号の移送が提供されることが可能である。

第２の回路は第１の回路と相互接続されるが１つまたは複数のノードで入力ノードから分離しているので、信号の移送はスイッチとして動作する能動デバイスによって誘導されるノイズに一層左右されなくなる。

さらに、第２の回路は第１の回路と相互接続されるが１つまたは複数のノードで入力ノードから分離しているので、多様なキャパシタのみでなく多様な抵抗器または抵抗器とキャパシタの回路網の選択も含むように多様な信号移送モードが導入されることが可能である。それにより、多様なフィルタを使用する多様な信号移送モードが導入されることが可能である。これは、例えば、単純に一層低い感度を選択することと比較すると第１の回路において低周波数で強い振幅を伴う望ましくない信号成分が例えば増幅器に過負荷をかけるのを阻止するように（一層高いカットオフ周波数を備えた）ハイパス・フィルタを選択することがはるかに不偏であるという点で性能に関して大きな向上を与える。単純に感度を下げるのではなくフィルタを選択することは望ましくない信号成分、例えば超低周波不可聴音の信号のみを減衰させるが望ましい信号成分、例えば音声信号の重要な成分を減衰させないことを可能にする。

比較的低いコストで性能仕様を満たすために比較的高い精度を備えた比較的単純かつコンパクトな回路を提供することが概して望ましい。これは入力ノードが少なくとも信号調節回路を介して出力部に連結されるときに達成され、この信号調節回路は第２の回路と能動デバイスによって制御可能な第１のパラメータを備えた第１のユニットと第２のパラメータを備えた第２のユニットを含み、第１および第２のユニットのパラメータは動作可能に組み合わさって信号調節回路の特性を決定し、ここでは両方のユニットが半導体ダイ上に具体化される。それにより、変換器は信号の移送に影響を及ぼす望ましくない変動に寄与する供給源として注意を払われなくてもよい。

第１および第２のユニットは複数の構成要素または単一の構成要素の２ポートの回路網であると考えられてもよい。このとき、パラメータは例えば２ポートの回路のポート間のインピーダンスであることもあり得る。このとき信号調節回路の特性は入力ノードから出力部までの信号移送の特性、例えば利得、カットオフ周波数などであることもあり得る。場合によっては、または追加的に、パラメータは例えば能動デバイスもしくは多数の能動デバイスの半導体材料の幅であることも見込まれる。このとき、信号調節回路の特性は例えば通常では回路ノードにおけるノイズおよび／またはＤＣ値に関連する電力消費であることもあり得る。

第２のパラメータ（したがって信号調節回路の特性）は、第２の回路またはその一部が係合または解放されるという点で第２の回路によって制御可能である。それにより、キャパシタ、抵抗器、および能動デバイスなどの１つまたは複数の多様な構成部品はスイッチで内部に入れられることおよび外されることが可能である。例えば能動デバイスが第２のユニットの他の能動デバイスと組み合わせて動作作業に連結されれば、能動デバイスの半導体材料の組合せの幅は増大させられる。それにより、信号調節回路の特性が変えられることが可能である。

一実施形態では、入力ノードは出力信号を供給する信号調節回路の入力部に接続され、第２の回路は制御入力部上の信号に応答して信号調節回路の構成を動作可能な状態で変化させるように連結され、入力ノードは、利得段のみによって入力ノードに動作可能な状態で連結された信号調節回路によって信号調節回路から分離される。この利得段は単一の利得段であってもよく、または多数の利得段を含む増幅器の一部であってもよい。

多数の利得段を含む増幅器は差動入力段を備えた増幅器であってもよい。一実施形態では、この集積型電子回路は第１と第２の入力端子を備えた差動利得段を含み、第１の入力端子が入力ノードに連結されることで変換器から信号を受信し、第２の入力端子が第２の回路に連結されることで能動デバイスにより制御される信号を受信し、変換器からの信号と能動デバイスにより制御される信号は第１の入力部と第２の入力部のうちのそれぞれの一方に別々に連結される。

このようにして、入力ノードと第２の回路のノードは差動入力段のうちの異なる経路に連結される。差動入力段の入力部の間のインピーダンスは極めて高く、しばしば無限に高いと見なされるので、第２の回路は入力ノードの事実上無負荷を与える。その結果、入力インピーダンスが向上すると、変換器からの信号損失を効率的に削減し変換器と電子回路の感度を向上させる（他はすべて同等である）。

一実施形態では、差動利得段がフィードバック信号を供給するためのフィードバック回路を介して出力端子を備えた出力段に連結され、第２の回路は制御信号に応答してフィードバック回路を動作可能な状態で変えるように連結される。

それにより、利得段（または増幅器全体）への変換器信号入力はフィードバック回路によって負荷をかけられないので、緩やかに減衰するのみのフィードバック回路のインパルス応答に晒されることはない。変換器が大きな好ましくない低周波信号を伴う音響信号または運動（振動）に晒されるときに増幅器が過負荷になる（出力信号を切り落とす）のを防止するために、フィードバック回路がローパス・フィルタとして導入されることで増幅器のハイパス・フィルタ移送を提供することもあり得る。このようにして、利得段への変換器信号入力が緩やかに減衰するのみのフィードバック回路（これはローパス・フィルタであってもよい）のインパルス応答に晒されることはなく、かつ過剰の振幅を伴う超低周波不可聴音信号成分が効率的に抑制されるので、そのような超低周波不可聴音信号成分（およびＤＣ状の成分）は前置増幅器を過負荷にするのを効率的に阻止される（そうでない場合には深刻な歪みを引き起こすであろう）。概して、下流の信号プロセッサ内で信号を修復することは不可能であるが、なぜならば信号の中の重要な情報が失われているからである。

一実施形態では、第２の回路は、第２の回路が解放されると第１の回路の入力部から出力部への第１の信号移送機能を提供し、かつ第２の回路が係合されると第１と異なる第２の信号移送機能を提供するように構成されて第１の回路と相互接続される。

その結果、信号移送機能は制御信号によって調節されることが可能である。それにより、第１の回路の信号調節は外部供給源によって供給される制御信号に応答して選択されることが可能となる。この外部供給源は所望の性能を満たすためにいずれの信号調節が望ましいか判定するためにさらに良好な位置にあることが可能である。この信号調節は多様な利得設定、多様な利得−周波数機能、多様な位相−周波数機能、またはこれらの組合せを含むことが可能である。それにより、例えばマイクロフォン内でいわゆるウィスパーモードが選択されることが可能である。ウィスパーモードでは、信号移送機能は周波数帯域を強化し、音声信号の重要な信号成分は支配的なバックグラウンド信号が位置する信号帯域（すなわちさらに低い周波数）に置かれて抑制する。

一実施形態では、この集積型電子回路は阻止域でコモン・モードの差動出力信号を供給して通過域でディファレンシャル・モードの差動出力信号を供給するように差動出力段を備えて構成される。

低周波数に関してコモン・モードで供給され、高い周波数に関してディファレンシャル・モードで供給されると見込まれる差動出力のせいで、過剰の振幅を伴う超低周波不可聴音信号成分が効率的に抑制される。このようにして、前置増幅器へのマイクロフォン信号入力が緩やかに減衰するのみのフィードバック回路の時定数に晒されることはなく、かつ過剰の振幅を伴う超低周波不可聴音信号成分が効率的に抑制されるので、そのような超低周波不可聴音信号成分（およびＤＣ状の成分）はアナログ／デジタル変換器などのさらに下流の信号調節回路に到達するのを効率的に阻止され、そうでない場合にはこれらは（デジタル領域で）深刻な歪みの供給源になるであろう。さらに、（アナログ／デジタル変換器への）出力が差動信号として供給されるので、さらに大きい信号の振れを達成することが可能である。これが今度は他方で、さらに大きい利得を備えた前置増幅器を構成する方法を提供し、（概してアナログ／デジタル変換器は振幅に無関係のノイズ寄与を生じさせるのでデジタル領域の）信号対ノイズ比を改善する。

一実施形態では、入力ノードは第１の回路のチャージ・ポンプ回路からフィルタ処理された信号を受信するようにフィルタの出力部に連結され、第２の回路はチャージ・ポンプ回路の回路ノードで第１の回路と相互接続される。

したがって、入力ノードは少なくともフィルタによって第２の回路のいずれのノードからも分離される。入力ノードは追加的に能動利得デバイスの入力部に連結されてもよい。

マイクロフォンまたは他の容量性変換器の感度を制御することは概して望ましい。一実施形態では、半導体ダイはチャージ・ポンプ段のカスケードを備えたチャージ・ポンプを含み、ここでは第２の回路がこのカスケードの一部分を含むことでチャージ・ポンプからの出力電圧を制御するようにこの部分を係合または解放する。

その結果、感度が変えられることが可能である。これは、例えば変換器からの信号が別の過程で増幅器の入力部で切り落とされるときに感度を下げるために好都合である。

一実施形態では、このカスケードへの入力は基準回路によって供給され、ここでは第２の回路はチャージ・ポンプからの出力電圧を制御するように基準回路とインターフェースで接続される。それにより、チャージ・ポンプからの出力電圧はチャージ・ポンプのための多様な基準レベルを選択することによって制御される。

半導体ダイの電力消費を制御することが可能であることが概して望ましい。一実施形態では、第２の回路は、第２の回路が解放されると集積型電子回路の第１の電力消費を提供し、かつ第２の回路が係合されると第１と異なる第２の電力消費を提供するように構成された第１の電流源であって、第２の電流源を含む第１の回路と相互接続される第１の電流源を有する。

それにより、緩和された性能モードおよび公称の性能モードが導入されることが可能である。場合によっては、公称の性能モードおよび向上した性能モードが導入されることが可能である。緩和された性能モードは、例えば携帯電話器用の無線ヘッドセット、コンピュータなどに導入されてもよい。緩和された性能モードでは、電子回路の信号調節は動作を止めないが、概して、回路が低い電流消費で動作させられるので一層多くのノイズが存在するであろう。緩和されたモードは、モードを変更するため、または場合によっては長い立ち上がり時間を生じさせる回路の電源を切るために使用されるべき音響事象を検出するために音響環境に耳を傾けるために使用されてもよい。例えば述べられた３つの異なるモードを導入するために１つまたは２つを超えるモードが供給されてもよい。これらのモードのうちの１つはいわゆるスリープ・モードであり、電源投入の状況と比較して一層短い立ち上がり時間が提供される。スリープ・モードでは変換器は必ずしも変換器として動作する必要はないが、緩和された性能モードでは変換器は電力消費を節約しながら一層低い性能レベルではあるが変換器として動作し続けてもよい。

モードは半導体ダイへのクロック信号入力のクロック周波数範囲の検出に応答して選択されてもよく、それにより、電力消費を制御するための極めて単純なインターフェースを提供する。

製造中の回路の性能を変更または調整するために回路のプログラミングまたはモード制御を提供することが望ましいと見込まれる。半導体ダイは、素子の物理的状態を変えるプログラミング信号を受け取ることで不揮発性メモリを形成するように構成された素子を含んでもよく、ここではこの素子は集積型電子回路のモードを動作可能な状態で選択するように能動デバイスの制御入力部に連結される。

それにより、モードは状態の物理的変更が不揮発性メモリを供給するいわゆる１回限りのプログラミングによって選択されることが可能である。この回路は、アドレス指定可能な素子のアレイであって素子の物理的状態を変えるプログラミング信号を個々に受け取ることで不揮発性メモリを形成するように構成された素子のアレイを含んでもよく、ここではこれらの素子は集積型電子回路のモードを動作可能な状態で選択するようにそれぞれの能動デバイスの制御入力部に連結される。それにより、多数のモードのうちの１つが選択されることが可能である。

選択するべきモードを（例えば製造中に）分類または判定するために、半導体ダイ上の信号レベルの測定を提供することが望ましいと見込まれる。しかしながら、回路の極めて少数のノードにのみアクセスする極めて少数のパッドのために、偏った測定が実施可能であるのみである。一実施形態では、能動デバイスと第２の回路は第１の回路の回路ノードを半導体ダイのパッド上に送るための分路として構成される。

それにより、別の方法でパッドを介してインターフェース接続される回路を分路または解放しながら、利用可能なパッドにダイ上の回路の１つまたは複数のノードが接続されることが可能である。その結果、検査モードまたは測定モードが提供される。そのようなモードは制御入力部を介して選択される。この回路はノードのセットからパッド上にノードを順々に送るように構成されてもよい。それにより、それぞれのノードにおける信号レベルの測定を実施するために多様なノードがこのパッドに連結されることが可能となる。この測定は、プログラミング信号によって選択された回路ノードを制御信号に応答して外部回路による使用のための集積回路チップの端子に連結する検査モード・シーケンサによって実施されてもよい。一実施形態では、このパッドは第１のモードで回路のノードに信号を出力するために役立ち、第２のモードでモード（例えば第１のモード）を選択するための信号を受信するために役立つ。

概して、望ましいモードと異なるモードを選択することが電子回路の性能を決定的に低下させることに留意すべきである。一実施形態では、半導体ダイはプログラミング信号によって運ばれるプログラミング命令を受信し、かつ能動デバイスに制御信号を供給するように構成されたモード制御器、およびモード選択信号を受信し、かつこのモード選択信号に応答してモード制御器を有効化または無効化するように構成されたモード検出器を含む。それにより、偽のプログラミング信号が受信されてモードを選択するために使用される尤度が削減されることで間違ったモードの不本意な、または欠陥のある選択を回避する。回路が通常モードの動作にあるとき（モード制御器が無効にされているとき）に限られた数のパッドのみが利用可能であり、かつプログラミング信号が別の信号（例えば出力信号）をインターフェース接続するために役立つパッドを介して受信されるとき、動作可能な状態でパッドを使用している回路を変えるためにイネーブル信号が使用されることもあり得る。

一実施形態では、半導体ダイは半導体ダイに入力されるクロック信号を受信するためのパッド、およびクロック周波数の周波数がいずれの所定の範囲の中にあるか検出し、かつモード選択信号に応答して第２の回路を係合または解放するように構成されたモード検出器を含む。それにより、半導体ダイ上のアナログ／デジタル変換器へのクロック信号の周波数はモードを選択するために使用される。これは外部の回路を回路とインターフェース接続することを単純にする。選択されるそのようなモードは電力が節約されるモードであってもよい。クロックの周波数の低下が電力消費を削減し得る（他はすべて同等である）ことはよく知られている。しかし、電力消費が（例えば多数の電流源の並列構造にある電流源を外すことによって）さらに低くなるように積極的に制御されるとはるかに低い電力消費が達成可能になって、例えば緩和された性能モードを提供する。

可能な限り少ないパッドを有することが概して望ましく、なぜならばこれらは半導体ダイ上で面積を占有し、（したがって）コストを追加するからである。一実施形態では、この半導体ダイは或るパッドを含み、ここで集積型電子回路が動作電力を受け取り、かつ／または出力信号を供給するように構成され、かつモード選択信号および／またはプログラミング信号を受け取るように構成される。

それにより、多重機能を備えたパッドが供給される。能動デバイスはモード選択信号および／またはプログラミング信号などの外部信号に応答して動作するように連結される。

一実施形態では、半導体ダイはモード選択信号が受信される第１のパッドとプログラミング信号が受信される第２のパッドを有する。それにより、偽のプログラミング信号が受信されて間違ったモードを選択するために使用される尤度が削減される一方で一層少ない回路が必要とされる。

一実施形態では、半導体ダイは集積回路に供給されるクロック信号の公称速度の１よりも大きい整数部分であるパルス速度を備えたプリアンブル信号を含むプログラミング信号を検出し、かつプログラミング信号の検出に応答してプログラミング命令が受信されて登録されるモードに入るように構成される。

一実施形態では、半導体ダイはプログラミング命令を検出する工程を実行する前提条件としてプリアンブル信号を検出するように構成される。

上述による半導体ダイを含むマイクロフォン・ハウジング、上述による半導体ダイを含む携帯電話器、および上述による半導体ダイを含むヘッドセットもやはり提供される。
詳細な説明と関連付けて添付の図面に参照が為される。

図１は選択可能なモードで動作させられるように構成されたマイクロフォンを示している。マイクロフォン１００はコンデンサ・マイクロフォン１０２および半導体ダイ１０１およびコネクタ端子Ｔｐｗｒ／ｃ、Ｔｃｌｋ／ｃ、Ｔｏ／ｃおよびＴｇ／ｃを収容するカプセルまたはハウジング１１０を有する。コンデンサ・マイクロフォン１０２は膜に対する音圧に応答して第２の部材（例えば、いわゆるバック・プレート）に相対して移動する膜部材を有する。ハウジングは音の通過のための開口部１０９を含む。このコンデンサ・マイクロフォンはＩＣ上の端子を介して半導体ダイに連結される。これらの端子はＴｍ／ｉｃとＴｇ／ｉｃで表わされ、ここでスラッシュ「ｉｃ」は端子が半導体基板または集積回路ＩＣ上に位置することを表わす。端子Ｔｍ／ｉｃを介して、膜の運動によって供給されるマイクロフォンのキャパシタの信号がＩＣに入力される。第２の部材は端子Ｔｇ／ｉｃを介してＩＣに連結される接地基準、およびマイクロフォン・カプセル部の端子Ｔｇ／ｃ（スラッシュ「ｃ」は端子がマイクロフォン・カプセル部またはハウジングの一部分であることを表わす）を介して外部回路へと連結される。

マイクロフォンのキャパシタの信号は、ＩＣの端子Ｔｏ／ｉｃおよびマイクロフォン・カプセル部の端子Ｔｏ／ｃを介してマイクロフォンの出力信号を供給する信号調節器１０３へと供給される。信号調節器１０３は多様な目的を有するが、２つの主要な目的はコンデンサ・マイクロフォンへの音圧に応答して出力信号を供給すること、およびコンデンサ・マイクロフォンが外部回路の入力インピーダンスによって負荷をかけられないように、かつコンデンサ・マイクロフォンと信号調節器１０３との間の信号経路が可能な限り小さくなることでこの高インピーダンス経路によって拾われるノイズの量を削減するように高インピーダンスのコンデンサ・マイクロフォンを緩衝することである。

しかしながら、信号調節器１０３は長年事実上の業界標準であったよく知られている接合型電界効果トランジスタよりもはるかに進んでおり、かつコンデンサ・マイクロフォンの性能は外部回路でプログラムすることによってさらに改善され得るので、さらなる目的はマイクロフォン・カプセル部に実装された集積回路として構成されるプログラム可能な信号調節器１０３を提供することである。端子Ｔｐｗｒ／ｉｃおよびＴｐｗｒ／ｃを介して電力が信号調節器１０３に供給されることに留意すべきである。

この信号調節器は入力ノードＴｍ／ｉｃで変換器から入力信号を受信し、かつ半導体ダイ１０１のパッドＴｏ／ｉｃで出力信号を供給するように構成された第１の回路１０４を含む。能動デバイス１０６はモード変更器から供給されるべき制御入力を伴うスイッチとして連結される。この制御入力は、第１の回路１０４と相互接続された第２の回路１０５を動作可能な状態で係合または解放することで集積型電子回路を端子Ｔｃｌｋ／ｉｃにおいて制御入力によって選択されるモードで動作させるために、モード変更器とモード検出器を介して半導体ダイのパッドに連結される。制御信号を入力するために他のパッドが使用されてもよい（これはさらに詳しく述べられるであろう）ことに留意すべきである。第２の回路は入力ノードから分離されるように第１の回路と相互接続されるので、入力ノードの信号は妨害を受けない。

第１の態様では、信号調節器１０３はモード検出器１０８とモード変更器１０７によってプログラムされる。モード検出器１０８は外部回路によって供給されるプログラミング信号を受け取るように連結される。このプログラミング信号は別個の端子を介して供給されるか、または要求されるであろうが、外部回路からこのＩＣへ、またはその逆で別の信号を供給するためにもやはり役立つ端子を介して供給される。したがって、そのような別の信号と多重化することによってプログラミング信号を供給することが好ましい。

示された実施形態はこのＩＣとマイクロフォン・カプセル部の端子Ｔｃｌｋ／ｉｃとＴｃｌｋ／ｃそれぞれを介して供給されるクロック信号と同じ線上でプログラミング信号を受け取るように構成される。したがって、プログラミング信号は多重化される。

図示されるように、モード検出器１０８は外部回路によって供給されるクロック信号を受け取るように連結される。マイクロフォンがデジタル出力信号を供給するように構成されるケースでは、クロック信号は通常ではこのデジタル信号を同期して読み出すように外部回路によって供給される。それゆえに、プログラミング信号を伝えるためのさらなる端子を必要としない。

モード検出器１０８はプログラミング信号を逆多重化し、かつプログラミング信号を制御信号に変換するように構成され、この制御信号がモード変更器１０７を選択的に制御することで信号調節器１０３の信号処理挙動を変える。

モード検出器、モード変更器１０７、および信号調節器１０３の組合せはマイクロフォンの簡素化されたプログラム可能な性能を供給するために好都合である。

この組合せは極めて少なくかつ短い命令を必要とするプログラミング性能にとって特に好都合である。そのような性能は、例えば電力消費性能のプログラミングに関連付けられる。電力消費と結び付けて、信号調節器１０３を停止されるモードと公称電力レベルの中間にある状態またはモードに置くことがプログラミングによって可能である。これは下記でさらに述べられるであろう。

モード変更器１０７は多様な方式で導入されることが可能である。概して、例えば回路網構成にスイッチで入れられることおよび外されることが可能な部品類の回路網によってモード変更器１０７を信号調節器１０３と密に集積化し、それにより、回路ユニットに個別の選択可能な値を供給することが好ましい。例えば、信号調節器１０３への電力供給は信号調節器１０３のために多様な電力消費レベルを設定するためにモード変更器１０７を介して経路指定されることが可能である。これもやはり下記でさらに述べられるであろう。

クロック信号からプログラミング信号を抽出するための選択肢として、電力信号を介して（Ｔｐｗｒ／ｉｃを介して）プログラミング信号を供給して電力信号からプログラミング信号を抽出することが１つの選択肢である。さらに、或る選択肢は１つまたは２つ以上の別個の端子（図示せず）を介してプログラミング信号を供給することである。これらの選択肢はアナログ信号が出力信号として供給され、したがって通常ではクロック信号が利用可能ではないケースで好都合である。

モード検出器１０８は電力消費の観点で、または利得、下側と上側のカットオフ周波数などといった多様な信号処理パラメータを積極的にプログラムする観点で信号調節器１０３の性能のプログラミングを提供することが可能である。さらに、コンデンサ・マイクロフォンにバイアス電圧が供給されるケースでは、電圧バイアス・レベルがモード検出器によってプログラムされることが可能である。コンデンサ・マイクロフォンに電圧バイアス・レベルを供給する態様は同時係属出願の国際公開第２００５／０５５４０６号パンフレットにさらに詳しく述べられている。この出願を参照すると、モード検出器１０８は電圧ポンピング・レベル、ポンピング段の数、ポンプ段へのクロック信号などをプログラムすることが可能である。マイクロフォンに供給される（外部バイアスを伴ってエレクトレット層を伴わないマイクロフォンのために利用可能な）電圧バイアス・レベルの調節によって、マイクロフォンの性能、例えば感度が制御されることが可能である。

図２は選択可能なモードで動作させられる回路を備えた変換器と半導体ダイを示しており、増幅器、チャージ・ポンプ、およびアナログ／デジタル変換器を含む。変換器は信号調節器１０３、モード検出器１０８、およびモード変更器１０７を備えた集積回路を含む。信号調節器１０３は増幅器２０１、これに続いてマイクロフォンのデジタル出力信号を供給するシグマ−デルタ変調器２０２の形のアナログ−デジタル変換器を含む。簡略にするために変換器のハウジングは示されていない。増幅器２０１はコンデンサ・マイクロフォン１０２の容量に比べて高い入力インピーダンスによって特徴付けられる。増幅器２０１は場合によってはフィルタ段と組合せになった緩衝段または利得段であってもよく、または同時係属出願の国際公開第２００５／０３９０４１号パンフレットに開示されるような増幅器と集積化されたローパスまたはバンドパス・フィルタを含んでもよい。

電力消費性能のプログラミングに記述を戻すと、示された実施形態は外部回路がプログラミング信号に応答して電力消費レベルをプログラムまたは決定することを可能にするように構成される。上述のように、プログラミング信号はクロック信号と多重化される。したがって、モード検出器１０８の目的はプログラミング信号に応答してマイクロフォンの性能モードを選択することである。

通常、通常動作のマイクロフォンの性能を得るためには公称の電力消費レベルで変換器を動作させることが望ましい。通常動作での電力消費に関すると、電力消費が大幅に下げられるが電力が完全にオフに切り換えられないいわゆるスリープ・モードを供給することが望ましい。そのようなスリープ・モードは、長引く回路の立ち上がり時間が回避されるかまたは少なくとも削減される一方で電力消費が大幅に削減されるので好都合である。そのようなスリープ・モードでは、出力信号を供給するための変換器信号の信号処理が殆ど完全に停止され、または信号処理性能が劇的に下げられる。しかしながら、スリープ・モードまたは通常動作とスリープ・モードの中間にあるモードでは信号処理性能の或る一定の、しかし下げられたレベルが維持されてもよい。下げられているが停止されていない電力消費を供給するそのようなモードは、電力消費が下げられると必然的に性能が下げられるので緩和された性能モードと名付けられる。

好ましい実施形態では、プログラミング信号は通常動作モードで動作するときのＩＣへのクロック信号入力と比べて低い速度でクロック信号として供給される。クロック信号が公称速度と比べて低下している部分はモード検出器１０８が選択するべき緩和性能モードを制御する。したがって、緩和性能モードはクロック入力信号を介して検出されることが可能である。例えば通常動作モードにあるマイクロフォンが２．４ＭＨｚの公称クロック速度を備えたクロック信号を供給される一例を考慮すると、モード検出器１０８は以下に規定されるようなモードを選択することもあり得る。
１．クロックが１００ｋＨｚを下回るときにスリープ・モードが選択され、
２．クロックが１００ｋＨｚと１ＭＨｚの間にあるときに緩和モード１が選択され、
３．１ＭＨｚと２ＭＨｚの間にあるときに緩和モード２が選択され、
４．２ＭＨｚを上回るときに全性能モードが選択される。

デジタル出力信号がオーバー・サンプリングされた速度のパルス密度信号として供給されるとき、デジタルのフィルタ処理後信号を与える外部回路内の一定の間引き率はマイクロフォン信号の縮小した帯域幅という結果につながるであろう。この帯域幅は減少するクロック周波数と共に次第に小さくされる。電力消費は（実質的に）削減されないのでこれは基本的に望ましくない効果である。

しかしながら、モード検出器１０８は、デジタル・マイクロフォンのアナログ回路を制御し、それによって電力消費を削減するように構成される制御信号を供給する。アナログ回路の制御はモード変更器１０７によって達成され、これは示された実施形態では電圧バイアス回路Ｖｂｉａｓ、および電圧基準回路Ｖｒｅｆとして導入される。モード変更器１０７はモード検出器からの制御信号に応答してアナログ回路の電力消費を決定する。アナログ回路は前置増幅器、電圧ポンプ、およびシグマ−デルタ変調器２０２の積分回路を勘定に入れる。増幅器２０１の電力消費はＶｒ２０３を介して制御され、シグマ−デルタ変調器の電力消費はＶｂｒとｌｂ２０４を介して制御される。一層少ない電流を使用することは一層高いノイズ・レベル、したがってマイクロフォンの緩和した性能を意味する。

クロック速度のみを下げることによって、変調器の帯域幅が小さくされ、動的電力消費が下げられる。しかしながら、電流消費の大幅な削減を得るためには、アナログ回路内の静的電流消費が下げられなければならない。したがって、静的電流消費はデジタル（またはアナログ）のマイクロフォン内の電流消費の浪費大部分で説明できるので、静的電流消費を制御することがふさわしい。静的電流消費は、例えば前置増幅器とシグマ−デルタ変調器へのバイアスを調節することによって制御される。

シグマ−デルタ変調器は普通では４、５、６、７、またはそれ以上の積分回路で構成され、各々の積分回路が最適電流でバイアスされなければならない。同じ方式で、変調器への基準電圧発生器を制御することが可能である。

半導体ダイは容量性変換器１０２の部材のうちの１つに電荷を供給するためのチャージ・ポンプ２０５を含む（チャージ・ポンプ２０５は出力としてＤＣ信号を供給する）。チャージ・ポンプの出力はフィルタ２０６（例えばチャージ・ポンプから出る出力からリップル・ノイズを減衰させるように構成されたローパス・フィルタ）のみを介して変換器に供給される。さらに詳しく述べられるであろうが、チャージ・ポンプは制御可能な電流源ｌｂ２０４から操作されてもよく、またはチャージ・ポンプを伴って具現化される内部の電流源または基準の制御であってもよい。この内部の供給源または基準はモード検出器１０８またはモード変更器（図示せず）から制御されることが可能である。

図３は制御可能な増幅器と制御可能なチャージ・ポンプを備えた変換器と半導体ダイを示している。この制御可能な増幅器はその入力部Ｔｍ’（または非反転入力部：＋）から出力部Ｔｏへの信号移送機能に関して制御可能であるように構成される。この制御可能な増幅器は制御可能なフィードバック回路３０２、３０３、３０４を備えて構成された演算増幅器３０１を含む。制御可能なフィードバックは出力部Ｔｏから演算増幅器３０１の反転入力部へと連結される。制御可能なフィードバックはフィードバックとして動作可能ないずれかの回路網３０２の形であることが見込まれる（ノードａ１からノードｂ１への）第１の経路を含む。これは（ノードａ１からノードａ２を介してノードｂへ向かう）第２の経路もやはり含む。第２の経路の第１の部分（ａ２からｂ）は第１の経路と組合せでフィードバックとして動作可能ないずれかの回路網３０３の形であってもよい。第２の経路の第２の部分（ａ１からａ２）は開または閉の制御可能なスイッチＳＷ１、３０４のどちらかであると考えられてもよい。スイッチ３０４は制御可能である、すなわちパッドＴｓｗ１に連結された制御入力部に印加される制御信号に応答して開または閉のどちらかになり得る。制御入力部はパッドに直接連結して示されているが、この制御入力部はモード検出器および／またはモード変更器を介して供給されてもよい。それにより、回路網３０３は係合または解放されることが可能であり、それによって演算増幅器の有効フィードバック、それゆえにその移送機能を変えることが可能である。この方式で多様な信号移送機能が選択されることが可能である。代替選択肢の制御可能なフィードバック網、例えばさらに多くのスイッチとさらに多くの、または代替策として構成される回路網を供給することも可能である。

制御可能なチャージ・ポンプ３０５は、ローパス・フィルタまたはバンドパス・フィルタであることもあり得るフィルタ３０６によって変換器１０２から分離される。このチャージ・ポンプはチャージ・ポンプ３０５の一部分であってもよい回路３０８を係合または解放することによって制御可能である。回路３０８は別個のパッドＴｓｗ２を介して、またはモード検出器もしくはモード変更器を介して、および／または他の入力（例えばＳＷ１に関するもの）と多重化することによって受信される制御入力を伴うスイッチ３０７によって係合または解放されることが可能である。

マイクロフォン変換器であることもあり得る容量性変換器１０２はフィルタ３０６を経由するチャージ・ポンプと演算増幅器３０１の入力部との間のいわゆるフローティング素子として連結されてもよい。

増幅器からの出力信号は明らかにアナログ信号であるが、構成はアナログ／デジタル変換器を含み、それにより、信号調節器１０３を担持する半導体ダイのパッドを介してデジタル出力信号を供給するように変えられることが可能である。

図４は制御可能な増幅器を備えた変換器と半導体ダイを示している。増幅器の入力段４０１は異なる対のＰＭＯＳ能動デバイス４０３、４０６を有する。能動デバイス４０３の一方に流れる電流は当該技術でよく知られているように能動デバイス４０４と４０５を含む電流ミラーによって鏡映される。異なる対は一定の電流源４０７によってバイアスされる。多様な入力段の様々な実践例が存在し、例えばＮＭＯＳの電流ミラー４０４、４０５はＰＭＯＳの電流ミラーと組み合わされたいわゆる折り返しカスコードによって置き換えられることが可能である。

増幅器の出力段４０２では、差動入力段からの信号を受け取るために出力トランジスタ４０８が接続される。この目的は利得を追加すること、および入力段を出力部から隔絶することである。増幅器（４０１と４０２）は第１の回路であると考えられてもよい。

第２の回路は図３と結び付けて述べられるように制御可能なフィードバック回路として供給される。しかしスイッチＳＷ１は能動デバイス４０９として示され、これがスイッチを実践する。

このようにして集積型電子回路は第１（＋）と第２（−）の入力端子を備えた差動利得段４０１を有し、第１の入力端子（＋）は変換器からの信号を受け取るように入力ノードに連結され、第２の入力端子（−）は能動デバイス４０９によって制御される信号を受け取るように第２の回路に連結される。変換器からの信号および能動デバイスによって制御される信号は第１の入力部と第２の入力部のうちのそれぞれの一方に別々に連結される。

差動入力段４０１はフィードバック信号を供給するためのフィードバック回路（３０２、３０３）を介して出力端子Ｔｏを備えた出力段（４０２）に連結される。第２の回路は制御信号に応答してフィードバック回路を動作可能な状態で変えるように連結される。

図５は制御可能な移送機能を備えた増幅器を示している。この増幅器（これは実際には前置増幅器または信号調節器である）は第１のユニット５０６と第２のユニット５０５を有する。第１のユニット５０６は制御可能なスイッチＳ３およびＳ４とそれぞれ直列に連結された回路５０３と５０４（２ポートの回路として示される）を有することで第１の回路の並列の経路をそれぞれ形成する。第１のユニットはまた２ポートの回路と考えることもできる。第１のユニットは接地電位と演算増幅器３０１の反転入力部との間に連結される。

同様に、第２のユニット５０５は制御可能なスイッチＳ１およびＳ２とそれぞれ直列に連結された回路５０１と５０２（２ポートの回路として示される）を有することで第２の回路の並列の経路をそれぞれ形成する。第２のユニットもやはり２ポートの回路であると考えられることが可能である。第２のユニットは演算増幅器３０１の非反転入力部と増幅器の出力部との間に連結されることでフィードバック回路として役立つ。

回路５０１、５０２と５０３、５０４は様々な方式で実践されることが可能であり、各々の並列経路がスイッチおよびスイッチに直列の回路を有する図示された並列の経路以外の他の構造で連結されることが可能である。当業者はそのような代替例を供給することが可能である。

組合せになった第１および第２のユニットのパラメータが信号調節器の特性を動作可能な状態で決定する。

パラメータ値の大きな絶対的な変動に両方の回路が晒されるであろう。しかし両方のユニットは１つで同じ半導体ダイ上に具現化され、かつ図示されるように演算増幅器の周囲に連結されるので、信号調節器の特性は許容範囲内で設計されることが可能である。この構造が使用されるとき、絶対値の変動は信号移送を決定する方程式の範囲外に相殺される傾向を有する。これは極めて望ましい。さらに、変換器は信号移送に影響を及ぼす望ましくない変動に寄与する供給源として注意を払わなくてもよい。

第２のパラメータ（したがって信号調節回路の特性）は、第２の回路もしくはその一部が係合または解放されるという点で第２の回路によって制御可能である。それにより、キャパシタ、抵抗器、および能動デバイスなどの多様な部品のうちの１つまたは複数がスイッチで中に入れられることおよび外されることが可能となる。例えば能動デバイスが第２のユニットの他の能動デバイスと組み合わせて動作作業に連結されれば、能動デバイスの半導体材料の組合せの幅は増大させられる。

これらのスイッチはモード変更器１０７によって制御されることが可能である。アナログ出力信号が供給されることが示されているが、その構造はアナログ／デジタル変換器と極めて良好に組み合わされることが可能である。

図６は差動出力部を備えた増幅器を示している。この増幅器（または前置増幅器）は利得および／またはハイパス・カットオフ周波数および／またはローパス・カットオフ周波数または信号移送のその他の特性、例えば異なる周波数帯域の位相遅延もしくは制御などに関してはプログラムされることが可能である。

この増幅器は第１の演算増幅器６０１と第２の演算増幅器６０２を備えて構成され、これらが組合せになって端子Ｔｏ１とＴｏ２で差動出力信号を供給する。演算増幅器６０１と６０２は回路６０４およびＳ１の直列接続と並列に連結された回路６０３、および回路６０６およびＳ２の直列接続と並列に連結された回路６０７をそれぞれ含むフィードバック回路を有する。各々のフィードバック回路はそれぞれの演算増幅器の出力部から反転入力部へと連結される。

これらの演算増幅器の反転入力部は回路６０５およびスイッチＳ３と並列に連結された回路６１０によって相互接続される。それにより、制御可能なフィルタ移送機能が実践されることが可能となる。通過域の絶対利得および通過域の帯域幅は制御されることが可能である。

このマイクロフォンの感度／帯域幅の制御はユーザが極めて近接した距離で実際にマイクロフォンに囁く状況で極めて有用であり、この状況では音圧レベルは極めて高いと見込まれ、過負荷の状況を防止して周囲もしくはバックグラウンドのノイズを下げるためにマイクロフォンの感度を下げることがふさわしいと見込まれる。高いバックグラウンド・ノイズを伴う状況でもやはり、先行する信号処理において過負荷の状況を削減するために帯域幅を下げることがふさわしい。風／吹きつけは、先行する信号処理を過負荷にする高い音圧レベル（低い周波数）を伴うバックグラウンド・ノイズの極めて優れた実例であり、マイクロフォンの帯域幅を小さくすることによって全体的音質を改善することが可能である。

モード検出器１０８によって、および／またはモード変更器１０７によって単純な利得増幅器と集積型フィルタ増幅器の両方が直接制御されることが可能である。モード検出器１０８およびモード制御器は多様な方式で実践されることが可能である。モード制御器は、例えば別個の端子を介して直接制御されてもよい。

キャパシタ２０７はＤＣ遮断用キャパシタとして供給され、抵抗器Ｒが変換器への電圧バイアスと直列に連結される。

増幅器６０２の非反転入力部と接地電位との間に連結された回路６０９、および増幅器６０１の同じ非反転入力部と出力部との間に連結された回路６０８は、通過域の外側でコモン・モードの差動信号を供給して通過域内でディファレンシャル・モードの差動信号を供給し、それによってフィルタ作用を向上させるように差動出力を殆ど推進するように構成されることが可能である。

図７は２段のチャージ・ポンプの段を示している。複合型電圧ポンプ７０７は第１段の電圧ポンプ８０２、ＵＰＣ１および第２段の電圧ポンプを含む。第２段の電圧ポンプは電圧ポンプ８０３、８０４、８０５、８０６、ＵＰＣ２のカスケードを含む。

第１段の電圧ポンプは様々な方式で実践されることが可能であるが、第１段の電圧ポンプの好ましい実施形態は上記に開示されている。この第１段の電圧ポンプは互いに相対して約１８０度位相をシフトされた発振器信号Ｐ１とＰ２を供給する発振器８０１に基づいている。これらの発振器信号はポンピングされた発振器信号Ｐ１’とＰ２’を供給するために電圧ポンプ８０２、ＵＰＣ１へと供給される。ポンピングされた発振器信号が正確で同時に比較的高い電圧レベルを供給するように調節されることは上記から想起される。ポンピングされた発振器信号が低電圧部分に導入された回路によって供給されることがさらに想起される。この低電圧部分は破線のノックス８１０で例示される。

発振器信号Ｐ１’およびＰ２’を構成する繰り返しパルスのパルス振幅が低電圧部分８１０に関して指定される公称電圧レベルに対して最大にされる場合、第２段のカスケード接続される電圧ポンプの数は最少にされることが可能であり、他はすべて同等である。その結果、さらに多くのダイ面積の効率的な設計が提供される。

どのようなＩＣ技術も公称電圧を有し、これ以下ではすべての部品はＤＣ電圧降伏現象を伴わずに動作可能であると指定されることが想起される。公称電圧以下では複雑な回路が高性能で導入されることが可能である。この公称電圧レベルを上回ると限られた数の部品類のみが利用可能である。すなわち、例えば標準的なＣＭＯＳトランジスタは高い電圧レベルのせいで壊れるであろうから使用されることが不可能である。この限られた数の部品類は高電圧用ＣＭＯＳトランジスタを含むが、高電圧用ＣＭＯＳトランジスタを導入するための技法は高い費用を必要とし、部品類が極めて大型である。したがって、チャージ・ポンプを低電圧部分と高電圧部分に分割することが有利である。

電圧ポンプの記述に戻ると、ポンピングされた発振器信号Ｐ１’およびＰ２’はカスケードに配置された電圧ポンプ８０３、８０４、８０５、８０６、ＵＰＣ２の各々に供給される。ＵＰＣ２で指定された電圧ポンプの各々は、回路ノード（ｂ）、（ｃ）および（ｄ）で概してほぼＰ１’またはＰ２’のパルス振幅であるパルス振幅を備えた発振信号によって重畳されるＤＣ電圧として特徴付けられる入力信号を供給される。ノード（ａ）はＵＰＣ１からＤＣ信号を受け取るように連結されることが好ましい。このＤＣ信号は接地電位基準、ＤＣレベル（例えばインバータ５０２、５０３に供給されるＤＣ供給電圧）、または他のＤＣ信号であってもよい。

電圧ポンプのカスケードは回路ノード（ａ）から回路ノード（ｂ）、回路ノード（ｃ）、（ｄ）、および（ｅ）へと次第に大きくなる電圧レベルを作り出す。電圧ポンプの各々は、例えば発振器信号のパルス振幅の４倍に相当する電圧を電圧ポンプへのＤＣ信号入力に追加することが可能である。しかしながら、これはポンプの構成、特に構成の中のキャパシタの数とポンプの中の損失の大きさによって決まる。

電圧ポンプ８０５によって回路ノード（ｅ）に供給される電圧レベルはマイクロフォン部材のうちの１つに電気的変化を与えるためのマイクロフォン・バイアス電圧として直列抵抗８０８、Ｒと端子Ｔｃ２を介して供給される。

キャパシタ８０９、ＣはポンピングされたＤＣバイアス電圧が端子Ｔｃ４に連結された前置増幅器（図示せず）の入力段に達するのを遮断するため、バイアス電圧が供給される端子Ｔｃ２に連結されたマイクロフォン部材からマイクロフォン信号を受け取るために連結される。

発振器８０１および電圧ポンプ８０２は端子Ｔｃ５から電流を引き出すことによって動作電力を供給される。しかしながら、動作電力はマイクロフォン信号もやはり供給する端子Ｔｃ４を介して供給されることも可能である。

特に電気通信用マイクロフォンについては、ダイ面積単位当たり比較的大きい全体的電圧ポンプ係数を得るためにこの多段電圧ポンプを応用することが好都合である。

電圧ポンプ８０３、８０４、８０５および８０６、ＵＰＣ２は同じタイプであることが好ましく、これらは同様または同一であることが好ましい。

高電圧ＩＣ部品類は一層大きい相互の間隔、一層深い量子井戸、一層厚いゲート酸化物などを必要とする。すなわち、物理的にこれらは異なる部品である。以下では、高電圧部分に導入するためのディクソン型の電圧ポンプが述べられる。

図８はチャージ・ポンプの第１の段を詳細に示している。この実施形態はさらに詳しく示された発振器である。図３から見受けられるように、この発振器は２つのインバータ４０３および４０４の周りに構築される。インバータ４０３および４０４は電流源Ｔ１によって電力供給され、この電流源がバイアス回路４０２、Ｂｉａｓ２によってバイアスされることでＴ１が一定の電流を供給する。

これらのインバータは内部素子、例えば抵抗器もしくはトランジスタを通じて、または出力部を通じて電流を引き出すように構成される。インバータが、内部素子を通じて電流が引き出される状態にあるか、または出力部を通じて電流が引き出される状態にあるかは回路点ＩＤ１およびＩＤ２に供給される入力部の電圧レベルが閾値電圧レベルよりも上であるか下であるかに基づいて制御される。

インバータ４０３および４０４の出力部はそれぞれのキャパシタＣ１およびＣ２へと連結される。電流が出力部を通じて引き出される状態にインバータ４０３、４０４があるとき、それぞれのキャパシタは充電され、キャパシタにかかる電圧が増大するであろう。二者択一的にインバータの他方の状態では、キャパシタはインバータまたは他の負荷を通じて放電させられるであろう。

充電レベルによって決まるキャパシタＣ１およびＣ２にかかる電圧はそれぞれのトランジスタＴ３およびＴ５を制御する。これはトランジスタＴ３のゲート端子、キャパシタＣ１、およびインバータ４０３の出力端子を接続する回路ノードによって達成される。これに応じて、トランジスタＴ５のゲート端子、キャパシタＣ２、およびインバータ４０４の出力端子を接続する回路ノード。

トランジスタＴ２およびＴ３は定電流源としてトランジスタＴ３およびＴ５とそれぞれ直列に連結される。トランジスタＴ２およびＴ４はバイアス回路４０１、Ｂｉａｓ１によってバイアスされる。Ｔ３およびＴ５はキャパシタＣ１およびＣ２にかかる電圧レベルによって制御され、これらのキャパシタが今度は他方で入力部ＩＤ１およびＩＤ２の電圧レベルによって決定される通りに充電されるかまたは放電させられる。それにより、緩衝された発振器信号Ｐ１およびＰ２が供給される。

制御回路４０５は異相発振器信号Ｐ１およびＰ２を供給するように回路を制御するために供給される。１８０位相シフトした信号が供給されることが好ましい。

図９はチャージ・ポンプの第２の段を詳細に示している。この電圧ポンプはディクソン型コンバータの形で示されており、複合型電圧ポンプのモジュール７０３〜７０６、ＵＰＣ２を構成することが好ましい。この実施形態では、ディクソン型コンバータは４つのダイオード−キャパシタ段を含むがさらに少ない、またはさらに多くの段が利用されることもあり得る。ディクソン型電圧ポンプは普通ではいくつかのダイオード−キャパシタ段から成る。区分の数は発振器信号Ｐ１’およびＰ２’のパルス振幅および所望の出力電圧に応じて決まる。電圧ポンプ９０１は入力信号を受け取る。ポンプ９０１がカスケードに連結されるケースでは入力信号は主としてＰ１’またはＰ２’に相当する発振信号により重畳されるＤＣ信号として前段のポンプ・モジュールによって供給されることが可能である。入力信号は「Ｉｎ」で指定される端子に供給され、ポンピングされた出力信号を「Ｏｕｔ」で指定される端子に供給する。ポンプはキャパシタＣ１、Ｃ３およびＣ２、Ｃ４をそれぞれ交互に充電するように発振器信号Ｐ１’およびＰ２’によって動作させられる。電圧ポンプが通常の動作状態に達し、したがって出力電圧が公称レベルに達したとき、各々のダイオード−キャパシタ段は発振器のパルス振幅マイナスこの段のいくらかの損失に等しい電圧ステップを追加する。その結果、入力電圧およびパルス振幅よりも大きい出力電圧が供給されることが可能となる。

ディクソン型チャージ・ポンプまたは他のタイプのチャージ・ポンプまたは電圧ステップアップ回路は出力電圧レベルの制御を供給するように構成されることが可能である。当業者はそのような構成を供給することが可能であろう。

図示された構成では、カスケードのノードを追い越して出力レベルよりも低い電圧レベルを出力端子に供給するために制御可能なスイッチＳ１およびＳ２が使用されてもよい。スイッチＳ１はカスケードの２つのダイオードＤ２とＤ３との間の（中間）回路ノードを追い越し、その一方でカスケードの最終段の出力部に連結されたスイッチＳ２はこの出力部を制御可能なチャージ・ポンプの出力部から取り外す。スイッチＳ１とＳ２の状態は出力部にカスケードの最終段の出力部が連結される一方で中間ノードが動作可能な状態で出力から取り外されるように変えられることが可能である。

チャージ・ポンプの出力はローパス・フィルタ２０６に供給される。述べられたように、制御可能にされることが可能な他の構成が存在する。

図１０ａは制御可能な基準発生器を示している。この制御可能な電圧基準発生器はモード変更器１０７の一部分を実践する。この電圧基準発生器は接地基準および電源Ｖｄｄに連結される。この電圧基準発生器は（例えば増幅器および／またはシグマ−デルタ変調器を含む）信号調節器１０３への出力電圧基準レベルＶｒを供給する。電圧基準発生器内の電流はモード検出器により供給される制御信号によって決定される。この制御信号は入力部「ＣＰ１」および「ＣＰ２」を介して供給される。

この基準発生器は制御信号によって制御される２つの制御可能な電流源ＣＣＳ１とＣＣＳ２、および一定の電流源ＣＳ３を含む。これらの電流源は決められた出力電流Ｖｒを供給するために並列に連結される。

電流源を通じて引き出される電流がこれらの電流源と直列の２つのダイオードＤ１およびＤ２によって基準電圧Ｖｒへと変換され、これらのダイオードが非線形の電流−電圧特性を有するので電流は減少させられるが基準電圧は実質的に維持される。

図１０ｂは制御可能なバイアス発生器を示している。この制御可能なバイアス発生器は制御可能な基準発生器と類似した構成を有する。

この態様では、電流はデジタルのオン／オフ信号を介して独立して制御可能である。緩和性能モードが有効にされると、対応する電流源がオフに切り換えられ、一層少ない電流がデジタル・マイクロフォンの多様なブロックのバイアス回路を流れるであろう。図示された構成では、たとえマイクロフォンがスリープ・モードにあっても、例えば２μＡの最小電流がＣＳ３によって常にオンにされている。

図１０ｃは電流源のアレイを備えた制御可能なバイアス発生器を示している。トランジスタＴ０はそのドレインで入力基準電流Ｉｂを受け取り、かつそのソースで電圧Ｖｄｄを供給するために連結される。このトランジスタのゲートはトランジスタＴ１、Ｔ２、．．．Ｔ３のアレイ１００３に電流を供給する。３個のトランジスタのみが示されているが、このアレイはいずれの数のトランジスタを含むこともあり得る。トランジスタＴ１、Ｔ２、．．．Ｔ３は各々ドレイン−ソース通路を通じて電流を供給するように連結される。

このアレイのトランジスタはドレイン−ソース通路を流れる電流がそれぞれの制御可能なスイッチＳ１、Ｓ２、．．．、Ｓ３に供給されることでいずれの（いくつの）トランジスタが出力部を通じて供給される電流Ｉｂに寄与するべきか制御するように連結される。それにより、個別レベルの電流の選択可能なレベルが出力として供給されることが可能になる。

このアレイのトランジスタは１つで同じ半導体ダイ上に設けられるので、個別レベルの電流が小さい許容誤差で供給されることが可能である。

図１１はプログラム可能なモードを備えた変換器を示している。マイクロフォンはコンデンサ・マイクロフォン１０２、半導体ダイ、およびマイクロフォン・カプセル部を含む。しかしながら簡略化するためにマイクロフォン・カプセル部は図示されていない。集積回路はモード検出器にアナログまたはデジタル出力信号を供給する信号調節器１０３、モード変更器１０７、およびモード制御器を含む。

モード検出器１０８はモードを選択するための情報を担持するプログラミング信号の部分を検出するように構成される。上述のように、選択可能なモードは通常動作モード、および１つまたは複数のスリープ・モードおよび／または緩和性能モードを含んでもよい。示された実施形態は、選択されたモードでプログラミング信号の別の部分を受け取ることでさらに詳しいプログラミング・パラメータまたは命令を供給することができるモード制御器を供給することによってプログラミングを強化するように構成される。

図示された構成では、モード検出器１０８は入力信号、例えばクロック信号または電力信号を受け取り、入力信号に多重化されたプログラミング信号を取り出す。プログラミング信号はモード検出器１０８に少なくとも２つのモードのうちの１つを検出させるように構成される。検出されたモードに応答して、モード検出器１０８は検出されたモードを示す制御信号をモード制御器に供給する。

モード制御器は少なくとも２つの対応するモード、すなわち信号調節器１０３からの信号が端子Ｔｉｏ／ｉｃに出力されるように送られる通常動作モード、およびモード制御器が端子Ｔｉｏ／ｉｃを介して外部回路からプログラミング信号の別の部分を受け取り、その一方でモード制御器への信号調節器１０３からの出力が３状態にされるプログラミング・モードを有する。プログラミング・モードでは、パラメータ値またはプログラミング命令を与えるために外部回路は他のプログラミング信号をモード制御器に供給することが可能である。モード制御器はプログラミング・モードにある間にプログラミング信号を受け取り、プログラミング信号の値を登録することでプログラミング・モードを出たときにこれらの値に従って信号調節器１０３を通常動作モードで動作させる。信号調節器１０３はモード変更器１０７によって通常動作モードでこれらの値に従って動作させられる。

その結果、外部回路はマイクロフォンのプログラミング・モードを選択すること、および信号調節器１０３が通常動作モードで動作するときに、信号調節器１０３の性能をプログラムするためにパラメータ値またはプログラム命令を供給することが可能である。通常動作モードは外部回路によって選択されることが可能であり、または所定のプログラミング配列が他のプログラミング信号によって供給された後にプログラミング・モードが終了すると通常動作モードに入ってもよい。それにより、限られたダイ面積消費、電力消費、ダイ端子の数によって与えられる制約および利用可能なダイ技術によって与えられる制限にもかかわらず、比較的進歩したプログラミング・インターフェースが達成されることが可能である。

図１２は単純化されたモード制御器を示している。デジタル・マイクロフォンはコンデンサ・マイクロフォン１０２、増幅器、シグマ−デルタ変調器、およびモード制御器を含む。このシグマ−デルタ変調器はコンデンサ・マイクロフォンによって供給されるマイクロフォン信号のアナログ／デジタル変換を提供し、それにより、デジタルのパルス密度変調されたＰＤＭ信号を供給する。このデジタル信号は端子Ｔｉｏ／ｉｃを介して供給される。電圧調節器は増幅器に電源を供給するように構成される。

さらに、このデジタル・マイクロフォンは端子Ｔｃｌｋ／ｉｃを介してクロック信号を受け取り、かつクロック信号と時間もしくは周波数で多重化されたプログラミング信号を受け取るように連結されたモード検出器１０８を含む。このプログラミング信号に応答して、モード検出器１０８はモード制御器を制御することが可能である。モード制御器は少なくとも２つのモードのうちの１つになるように制御されることが可能である。第１のモードでは、モード制御器はシグマ−デルタ変調器から端子Ｔｉｏ／ｉｃへとデジタル信号を供給する。第２のモードでは、モード制御器はシグマ−デルタ変調器からの信号を３状態にし、端子Ｔｉｏ／ｉｃを介してプログラミング信号を受け取るように連結される。モード制御器によって受信されたプログラミング信号に応答して、増幅器およびシグマ−デルタ変調器が、例えば上記および下記で述べられるようにモード変更器１０７によって制御されてもよい。さらに、例えばＯＴＰ高電圧またはバイアス電圧をコンデンサ・マイクロフォンに供給する電圧ポンプによって他の回路が制御されることもあり得る。

この集積回路との通信を供給する好ましい実施形態が下記で開示される。この通信はＤｉｇＭｉｃＣｏｍと名付けられた通信プロトコルによるものであり、外部回路からこの集積回路へのプログラミング信号の移送を可能にする。

ＤｉｇＭｉｃＣｏｍはクロック信号とデータ信号をサポートするための少なくとも２つのＩ／Ｏピン／パッドを有するアナログまたはデジタル・マイクロフォンと通信するための簡単な方式である。ＤｉｇＭｉｃＣｏｍの目的はたとえＩＣ（ＡＳＩＣ）がマイクロフォン・カプセル部の内側に置かれるときでもアナログ／デジタル・マイクロフォンの単純なプログラミングを作成することである。

ＤｉｇＭｉｃＣｏｍは検査機器またはハンドセットまたは他の外部回路が通常動作モードの間でさえマイクロフォンと通信することを可能にする特定のプロトコルを備えた単純なデジタル入出力インターフェースである。マイクロフォンのプログラム配列の期間中では通常の音声データが無効にされ、その代わりにＤｉｇＭｉｃＣｏｍプロトコルがＤＡＴＡ／ＣＬＯＣＫピン上を走っており、このプログラム配列が普通では１００μｓｅｃ未満持続するであろうことに留意すべきである。ユーザの観点から見ると、マイクロフォンがマイクロフォン信号を供給しないこの短時間の間隔は気付くことが困難である。

この方式で、マイクロフォンは特定の感度設定、ＳＮＲ比（または性能）、電流消費を伴ってプログラムされること、および例えば検査状態にあるＤＡＴＡパッド上にＡＳＩＣの内部アナログ・ノードを出力するようにプログラムされることでさえ可能である。さらに、ＤｉｇＭｉｃＣｏｍはマイクロフォンの製造時にマイクロフォンの初期設定（例えば利得／感度など）を制御するために使用されることが可能であり、これらの初期設定は１回のみプログラム可能なＯＴＰであってもよい。

ＤｉｇＭｉｃＣｏｍプロトコルをサポートするために、マイクロフォン・カプセル部に実装されるＡＳＩＣ上に集積化されたＴＳＴＭＳＥＱブロック、スリープ・モード検出器１０８のブロック、電源オン・リセットのブロックを有することが示唆される。ＴＳＴＭＳＥＱブロックはマイクロフォン内のＤｉｇＭｉｃＣｏｍプロトコル／スイッチ類を制御するデジタル・ブロックであり、スリープ・モード検出器１０８はスリープ・モードを制御するために使用される少なくとも１つのデジタル出力部を有し、すなわちクロック信号が約１００ｋＨｚ未満になると信号を送る。これら３つのブロックはデジタル・マイクロフォンに普通にあるいくつかの追加のブロックと共に図中に概略で示される。

単純な構成では、モード検出器１０８は２つのモード、すなわち通常モードとスリープ・モードを有する。スリープ・モードから通常への移行はマイクロフォンを有限の持続時間でプログラミング・モードに入れる事象を確立し、ここでマイクロフォンはプログラミング信号を受け取ることが可能である。プログラミング信号は出力信号と同じ端子を介して伝送されることが可能であるので、マイクロフォンはプログラミング・モードが切れる前にマイクロフォン信号を外部回路に供給できなくてもよい。

モード制御器は３状態の緩衝器を有し、これが信号調節器１０３からマイクロフォン信号を受け取り、３状態緩衝器の出力が３状態でなくなると端子Ｔｉｏ／ｉｃにマイクロフォン信号を供給する。３状態緩衝器の出力が３状態にされると、回路ブロックＴＳＴＭＳＥＱが端子Ｔｉｏ／ｉｃを介して外部回路からプログラミング信号を受け取るように連結される。したがって、マイクロフォン信号およびプログラミング信号は時間多重化方式で共通の端子Ｔｉｏ／ｉｃを共有する。ＴＳＴＭＳＥＱブロックは下記でさらに詳しく述べられる。

ＤｉｇＭｉｃＣｏｍプロトコルが導入されるとき、モード制御器の中枢部分はＴＳＴＭＳＥＱと名付けられる。ＴＳＴＭＳＥＱの目的は受信側でＤｉ１０２Ｃｏｍプロトコルを制御することである。マイクロフォンは常にスレーブとして働き、例えば携帯ハンドセットまたはいくつかの種類の検査機器の形の外部回路の例えばＣＰＵ、ＤＳＰ、またはＡｕｄｉｏ Ｃｏｄｅｃであってもよいマスターから命令を受け取るであろう。さらに、ＴＳＴＭＳＥＱはいくつかの制御出力信号ＳＷ１、ＳＷ２、．．．ＳＷｎを有し、これらはＤｉｇＭｉｃＣｏｍプロトコルの制御下でマイクロフォンに送られるＮｐｒｏｇビット配列を介してプログラムされる。

（Ｄｉ１０２Ｃｏｍスレーブの実例）
以下ではＤｉ１０２Ｃｏｍスレーブを設計する実例が詳しく説明される。Ｄｉ１０２Ｃｏｍスレーブはこの実例ではＳＷ１からＳＷ１１の番号を付けられた１１個のデジタル出力を制御するために使用され、Ｄｉ１０２Ｃｏｍはマイクロフォンの試験に使用されることになる、すなわちＡＳＩＣの内側でＤＡＴＡパッドをいくつかの内部アナログ・ノードに接続するＡＳＩＣのアナログ部分のいくつかのスイッチを制御するためにデジタル出力ＳＷ１からＳＷ１１が使用される。この実例では、電源オン・リセット回路信号はＡＳＩＣ上の多様なブロックから制御され、かつ電源オン・リセット信号はＴＳＴＭＳＥＱ回路に利用可能であると想定されている。スリープ・モード検出器１０８がＡＳＩＣ上に導入され、スリープ・モード検出信号がＴＳＴＭＳＥＱ回路に利用可能であることもやはり想定されている。ＴＳＴＭＳＥＱ電気インターフェースは図中に概略で示される。

原理では、これらの制御信号はレジスタ、通常ではＤ−フリップフロップまたはＤ−ラッチの出力である。これらのレジスタは電源投入時にそれらの初期値に設定され、普通、電源オン・リセットの後のこの初期値は低レベル値に設定される。

（ＴＳＴＭＳＥＱブロックの電気的インターフェース）

ＲＮ：
このリセット・ピンはＴＳＴＭＳＥＱへの電力が安定してＴＳＴＭＳＥＱが機能するとその後ＴＳＴＭＳＥＱに供給されなければならない。信号は少なくとも１つのクロック期間についてアクティブでなければならない。他のピン信号との実際のタイミングは信号タイミングの項に見出されることが可能である。ＲＮはＣＬＫと非同期である。

ＳＭ：
この入力ピンは回路がスリープ・モードにあるときを示す。「１」は回路がスリープ・モードにあることを示し、これは通常では回路からクロックが除去された後に起こる。ＴＳＴＭＳＥＱは負性クロック・エッジでＳＭピンをサンプリングするので、クロックが再びオンに切り換えられるときにＳＭピンが少なくとも１ｃｌｋ期間「ハイ」に留まっていることが重要であり、これは回路がこれまでスリープ・モードにあって目覚めて直ぐであることを示す。ＳＭピンに再び「０」状態に行かなければならない時間の必要条件は無いが、これは次のＳＷプログラム・サイクルが始まる前に起こる必要がある。

Ｄｒｅａｄ：
Ｄｒｅａｄピンの目的はＴＳＴＭＳＥＱがＤＡＴＡピン上のデータを読もうとするときを示すことである。すなわちこの出力ピンは回路のＤＡＴＡ ＰＡＤが入力モードにあるべきときを制御するために使用されてもよい。「１」は回路のＤＡＴＡ ＰＡＤが「入力モード」にあるべきであることを示し、「０」はＤＡＴＡ ＰＡＤが３状態または通常出力モードにあることを許されることを示す。ＡＳＩＣ上のＤＡＴＡ ＰＡＤはクロック周期の半分未満でｈｉｇｈ−Ｚまたは出力モードのどちらかから入力モードへと変わることができなければならない。

ＣＬＫ：
クロック信号はＴＳＴＭＳＥＱに供給されなければならず、このクロック信号はＡＳＩＣのＣＬＫパッドから直接取られることが好ましい。ＴＳＴＭＳＥＱの中のすべての同期フリップフロップは負性のクロック・エッジでその状態を変える。

Ｓｗ１〜Ｓｗ１１：
１１個のスイッチの全部がＴＳＴＭＳＥＱに接続されてもよい。これらの出力ピンはアクティブ「ロー」であり、すなわち「０」は対応するスイッチがオンにされるべきであることを示す。各々のＳｗの出力はプログラム全体が完了されるとその後アクティブ状態に変えられ、これはＤＡＴＡパッドが入力モードにある限り決してオンに切り換えられないことを意味する。

ＤＡＴＡ：
ＤＡＴＡピンはＤＡＴＡパッドに接続されるべきであり、Ｄｒｅａｄピンに従って制御される。ＤＡＴＡパッドをＤＡＴＡピンと混同してはならず、ＤＡＴＡピンはＴＳＴＭＳＥＱブロック上に位置し、ＤＡＴＡパッドはＡＳＩＣのＩ／Ｏパッドである。

（３．２タイミング図）
この項では代表的な事象が述べられる。これらの事象はＴＳＴＭＳＥＱ内の検査モード選択肢を作動させ、１１個のスイッチの制御（ＳＷ１〜ＳＷ１１）を以下の設定でプログラムする。

ＳＷ１：１（スイッチがオフに切り換えられる）
ＳＷ２：０（スイッチがオンに切り換えられる）
ＳＷ３：１（スイッチがオフに切り換えられる）
ＳＷ４：１（スイッチがオフに切り換えられる）
ＳＷ５：０（スイッチがオンに切り換えられる）

ＳＷ６：０（スイッチがオンに切り換えられる）
ＳＷ７：１（スイッチがオフに切り換えられる）
ＳＷ８：０（スイッチがオンに切り換えられる）
ＳＷ９：１（スイッチがオフに切り換えられる）
ＳＷ１０：１（スイッチがオフに切り換えられる）
ＳＷ１１：１（スイッチがオフに切り換えられる）

（ＤｉｇＭｉｃＣｏｍプロトコル）
プログラミング配列を開始するためにＤｉｇＭｉｃＣｏｍは特定のプリアンブル検出仕組みを使用する。このプリアンブル仕組みはマイクロフォンのプログラミングに入るかまたは始めるための独特のワードとして使用される。問題は、通常動作条件の間にそのようなプログラミング・モードに入ることを許されないことである。ＤｉｇＭｉｃＣｏｍはクロック周波数よりも高い周波数を備えたＮパルスから成るプリアンブルを使用する。

特定の数のクロック周期（Ｎｃｌｋ）に関してＤＡＴＡパッド上にいくつかのパルス（Ｎパルス）を印加し、Ｎパルス＞Ｎｃｌｋを仮定することによってプリアンブルを通常の音声データ・ビットから区別することが可能であり、なぜならば音声データ・ビットは常にクロック信号と同期してシフトするからである。いくつかの用途では２つのデジタル・マイクロフォンが同じＤＡＴＡ線上に置かれ、すなわち左と右のマイクロフォン・チャンネルがクロックの上昇および下降エッジそれぞれでＤＡＴＡ出力ビットをシフトさせ、各々のマイクロフォンがＤＡＴＡパッドを「ロー」および「ハイ」クロック期間それぞれで高インピーダンスに保つ。ノキア形式のタイミング図が図中に概略で示され、ここでは破線のＤＡＴＡ１（左）／ＤＡＴＡ２（右）は対応するマイクロフォンＤＡＴＡパッドが高インピーダンスの３状態モードにあることを示す。そのような用途では、間違ったプログラミング・ビット配列を入力しないようにＤＡＴＡ線上の通常の音声ビットと異なる独特のワードを有することが必須である。

それゆえに、換言すれば、ＤｉｇＭｉｃＣｏｍプリアンブル検出仕組みは正確にＮパルスが検出されて次いで正しいプリアンブルが検出されればＮｃｌｋクロック期間（例えば１８クロック期間）の時間枠内のＮパルス（例えば２８パルス）に関する非同期の調査から成る。

ＴＳＴＭＳＥＱは定常的にＮｃｌｋの時間枠内のＮパルスを探してもよく、すなわち最新のＮｃｌｋ期間内のパルスの数を計数して各々の新たなクロック周期について計数を更新する。しかしこれは面倒で電力を多く使用するので、その代わりにＤｉｂＭｉｃＣｏｍは単に電源投入後またはマイクロフォンがスリープ・モードを出た後のプリアンブルを探す。この方式で、電源オン・リセットのブロックおよびスリープ・モード検出ブロックはＴＳＴＭＳＥＱブロックのために重要な情報を提供する。

ＤｉｇＭｉｃＣｏｍプロトコルは下記で状態図と結び付けてさらに詳しく述べられる。

図１４は通信プロトコルの状態図を示している。電源投入後にＴＳＴＭＳＥＱがＳＷ１、ＳＷ２．．．ＳＷｎ制御ビットの初期設定で始まる。電源投入後にマイクロフォン（スレーブ）はプリアンブル検出モードに入り、ここではＤＡＴＡパッドが高インピーダンスの３状態モードに設定され、最初のＮｃｌｋ周期の期間にマイクロフォンのＴＳＴＭＳＥＱがＤＡＴＡ線上のパルスの数を計数する。マイクロフォンのＴＳＴＭＳＥＱの次のモードはプリアンブル検出があったか、すなわちモード２）か、検出がなかったか、すなわちモード３）かによって決まる。図中の破線は電源投入後のこのプリアンブルが省略されることが可能であり、このケースではＴＳＴＭＳＥＱが直接モード２）にシフトすることを示す。このモードではマイクロフォンは通常動作モードで働き、音声データをＤＡＴＡパッド上に送る。このモードではＳＷ１、ＳＷ２、．．．ＳＷｎ制御レジスタのビットは電源投入時または最後のプログラミング配列から変えられることはない。マスターがクロックを下げるかまたはオフに切り換えると、マイクロフォンはスリープ・モードに入ってこれがＴＳＴＭＳＥＱ／スリープ・モード検出器１０８によって検出され、ＴＳＴＭＳＥＱはモード５）へとシフトする。電源投入時にプリアンブルが無ければ、モード４）に直接行く。このモードではマイクロフォンはプログラムされることができず、ＳＷ１、ＳＷ２．．．．ＳＷｎ制御ビット上の初期設定電力を使用する。このモードではＣＬＫが印加された後の最初のＮｃｌｋクロック周期にプリアンブル検出仕組みが作動し、プリアンブルが検出されればモード６）に行き、そうでなければモード２）に戻る。このモードではマスターがそのプログラミング・ビットを送信し、これがＳＷ１、ＳＷ２．．．．ＳＷｎ制御ビットを設定する。スリープ・モードを出た後のＮｃｌｋ番目のクロック周期の最初の移行の後にスレーブがこれらのビットを読み始める（これは良好に規定されたタイムスタンプである）。次いで、ＴＳＴＭＳＥＱはモード７）へと変わる。このモードではＴＳＴＭＳＥＱはプログラミング・ビットがＤＡＴＡ線上で正しく受信されることを示す肯定応答信号を送り返し、かつ／または受信直後のプログラミング・ビットを単に直ぐ作動させ、ここからモード２）へと戻り、再びすべてを開始する。

（同じＤＡＴＡ線上のＤｉｇＭｉｃＣｏｍプロトコルおよび２つのマイクロフォン）
ＤｉｇＭｉｃＣｏｍプロトコルはまた、２つのマイクロフォンが同じＤＡＴＡ線に接続される時間を同じクロックを使用してサポートする。この構成では上述されたように通常のＤＡＴＡ音声ビットがクロックの各々の半周期でＤＡＴＡ線上に送られる。

上述のようなプロトコルを使用することは（左右の）マイクロフォンがマスターから同じ命令を受け取ることを意味する。ここでは肯定応答信号を送るマイクロフォンを有することは得策ではなく、なぜならばこれはＤＡＴＡ線上のＢＵＳの衝突を引き起こしかねないからである。それゆえに、このケースでもなお上述のプロトコルが受容可能である。

異なった命令が左右それぞれのマイクロフォンに送られる必要がある場合、左または右のマイクロフォンを選択するためにプログラミング・ビット配列内の専用のビット（または複数ビット）が追加される必要があり、プログラム配列内のこのビット領域はＬ／Ｒｓｅｌと呼ばれる。

命令が左のマイクロフォンに送られるべきものであると前節に述べられたようなマスターがクロックを停止することによって２つのマイクロフォンをスリープ・モードに置き、次いで再びクロックを印加し、プリアンブル次いでプログラミング配列を送信し、ここではＬ／Ｒｓｅｌビット領域はこのプログラム配列が左のマイクロフォンによって保存されるのみであることを示す。左のマイクロフォンは場合によってはいくつかの種類の肯定応答を送り返してもよい。肯定応答時間枠の間では右のマイクロフォンのＤＡＴＡパッドは３状態にされるべきである。

プログラム配列内の最初の（複数）ビットとしてＬ／Ｒｓｅｌビット領域を設置することが得策であり、この方式でいくつかの論理が保存されてもよい。

図１５はプロトコルに従った信号のタイミング図を示している。ＲＮピンは２μｓｅｃ後に放棄され、ＣＬＫ信号は接地電位に保たれる。電源投入後、ＲＮピンが最大時間ＴｍａｘＲＮの後に放棄されることを設計によって保証することが不可欠である。これはＣＬＫ／ＤＡＴＡ信号が外部検査機器（または評価基板）によって制御され、かつＣＬＫ／ＤＡＴＡを印加するのに先行してＲＮが放棄されるまでこの機器が待機しなければならないという事実に起因する。

ｔ＞ＴｍａｘＲＮであるとき、ＣＬＫと２４個のパルス（プリアンブル）がＤＡＴＡに印加され、ここでは出力ピンＤＲＥＡＤはＴＳＴＭＳＥＱがデータを読むことを要求することを示し、ＤＲＥＡＤはＡ３００ダイのＤＡＴＡパッドを制御するために使用されなければならない。

１６個のＣＬＫ期間が経過したときに内部ＴＳＴｍビットが設定され、これはｔ＝８．８μｓｅｃに起こり、ＴＳＴＭＳＥＱが次のスリープ・モード周期にＳＷデータ・ビットを受け取ることを許されることを示す。

次いでＣＬＫが除去され（またはＧＮＤへと接続され）、しばらくしてから（ＴＳＭＤｏｎ）スリープ・モード検出回路が（ｔ＝１０．０μｓｅｃに）ＳＭビットを「ハイ」に設定することによって回路がスリープ・モードにあることを示す。パラメータＴＳＭＤｏｎは設計によって与えられ、スリープ・モード検出回路がＳＭビットを「ハイ」に設定するまで除かれるＣＬＫから引き継ぐ最大時間である。

ｔ＝１２．６μｓｅｃで、回路を目覚めさせるためにＣＬＫがその後再び印加される。ここでは目覚める前の少なくとも１クロック周期までＳＭが「ハイ」を保つことが不可欠であり、これは設計によって保証されなければならない。これはＳＭビットが負性ＣＬＫエッジでサンプリングされるという事実に起因する。

次の１８ＣＬＫ周期の間に、プリアンブルすなわち２４個のパルスがＤＡＴＡピン上に印加されなければならない。

ｔ＝１３．６μｓｅｃで、回路はこの回路がスリープ・モードを出ることを示す。これが起こる時間はＴＳＴＭＳＥＱにとって重要ではないが、次のスリープ・モードの繰り返しの前にＳＭは「ハイ」にならなければならない。

ｔ＝１９．６μｓｅｃ（ＤＲＥＡＤピンの急な電圧上昇時）で、１８ＣＬＫ周期が経過してプリアンブルが正しく検出される。これはＴＳＴＭＳＥＱがＤＡＴＡ読み取りモードに入って次の１１ＣＬＫ周期の期間中に、ＳＷビットをＳｗｉｔｃｈＣｔｒブロックの遅延ラインの中にクロック入力するきっかけになる。再びＤＲＥＡＤはＴＳＴＭＳＥＱが回路のＤＡＴＡパッドからＤＡＴＡを読み取るように要求していることを示す。

ｔ＝２４．０μｓｅｃで、ＳＷ１〜ＳＷ１１ピンで遅延ラインの中にクロック入力される１１個のＳＷ制御ビットがＤＡＴＡピン上の先行する１１ビットに従ってオンまたはオフに切り換えられる。ＳＷピンのうちのいくつかがプロットされている下記の図を参照されたい。

図１６は詳細なモード制御器を示している。ＴＳＴＭＳＥＱは以下の文章で説明されるであろう６ブロックから成る。

非同期カウンタ１６０３：
この非同期カウンタはＤＡＴＡ入力部上の事象の数を計数する。ＤＡＴＡ入力部で上昇エッジが生じる度にカウンタがインクリメントされる。これは検査機器（例えばＡ３００ＥＶ）からマイクロフォンへ配線で延びるＤＡＴＡ上での反映が許容されず、これらが減衰させられなければならず、いくつかの種類のシュミット・トリガ型デバイスがＤＡＴＡパッド端子上に適用されなければならないことを意味する。
カウンタの値が２４（１０進数）であるときに出力ビット「Ａｂｉｔ」は「１」に設定され、それ以外では「０」である。
このカウンタはゲート処理された入力クロックを有し、３１（１０進数）に達すると計数を停止するであろう。
さらに、このカウンタは電力がＡ３００回路に印加される度にＲＮピンを介してリセットされる（されなければならない）。このカウンタはまた、Ａ３００回路がスリープ・モードから目覚めると「ｓｍ＿ｒｓｔ」ノードを介してリセットされる。

同期カウンタ１６０２：
この同期カウンタはクロックの数を計数し、計数値はＣＬＫの負性エッジ・トランザクションで更新される。
計数値が１５（１０進数）に等しいときに「ｓｂｉｔ」は「１」に等しく、それ以外では「０」であり、この「ｓｂｉｔ」はプリアンブル／開始配列が正しく受信される場合に「ＴＳＴｍ」ビット／ノードを設定するために使用される。１１個のスイッチ設定すべてがフリップフロップ遅延ラインの中にクロック入力されると（ＳＷ１〜ＳＷ１１ピンの設定）、「ｓｅｏｄ」は「１」に等しい。
さらに、このカウンタは電力がＡ３００回路に印加される度にＲＮピンを介してリセットされる（されなければならない）。このカウンタはまた、Ａ３００回路がスリープ・モードから目覚めると「ｓｍ＿ｒｓｔ」ノードを介してリセットされる。

ＳＭパルス１６０１：
スリープ・モード・パルスのブロックは「ｓｍ＿ｒｓｔ」信号を作り出す。ＳＭパルスへの入力信号はＳＭピンであり、これはここでも再び回路がスリープ・モードにあるか否かを示す。ＳＭ入力ピンが「１」であるときに回路はスリープ・モードにあると見なされる。
ＳＭパルスのブロックはＣＬＫの下降エッジでＳＭ入力ピンをサンプリングし、ＳＭピンが状態を変えられていれば１クロック幅のリセット信号（「ｓｍ＿ｒｓｔ」）を発生する。
ＳＭパルスのブロックが正しく機能するために、クロックがオンに切り換えられた後にＳＭピンが少なくとも１クロック期間で信号を保持することが重要である。

モード・シフタ１６０４：
モード・シフタはＴＳＴＭＳＥＱブロックの心臓部／頭脳であり、ＴＳＴＭＳＥＱブロックからの出力信号を設定することによってこのブロックの状態を制御するためにカウンタおよびＳＭパルス・リセット発生器からの入力信号すべてを使用するが、これは以下で説明される。

「Ｒｏｐ」は「ｒｅａｄ ｏｎ ｐｏｗｅｒ ｕｐ」の短縮であり、この信号はＲＮ信号が放棄された後の１６クロックの期間において「１」に等しい。この期間中、回路が検査モードに入るのを可能にするためにプリアンブル／開始配列が印加されなければならない。電源投入後にプリアンブルが検出されれば、ＴＳＴＭＳＥＱが「ＴＳＴｍ」を「１」に等しく設定し、これはスリープ・モードから目覚めた後に回路が検査モードに入るのを許容されることを示す。

プリアンブルが検出され、電源オン・リセットがＲＮピンを放棄した後の１６クロック期間が経過したとき、「ＴＳＴｍ」信号は「１」に等しい。この信号が「１」に等しくなければ、回路が検査モードに入ることは不可能であり、ＳＷ１〜ＳＷ１１のピンすべては不活性状態（「１」に等しい）を保つであろう。

「Ｒｏｗ」は「ｒｅａｄ ｏｎ ｗａｋｉｎｇ ｕｐ」の短縮であり、この信号は回路を目覚めさせるためにＣＬＫが回路に印加された後の１６＋２クロック期間において「１」に等しい。副作用は「ｒｅａｄ ｏｎ ｐｏｗｅｒ ｕｐ」状態（「Ｒｏｐ」信号によって示される）の間もやはりこの信号が「ハイ」であることであり、これは誤りではない。この期間中、ＴＳＴＭＳＥＱが制御スイッチ・ビットを受け取るためにプリアンブルがＤＡＴＡパッドに印加されなければならない。これらの制御スイッチ・ビットは１８番目の負性ＣＬＫ遷移の後に読み取られ、プリアンブルが正しければ最新の１１制御ビットが受け取られる。

スリープ・モードから目覚めた後のプリアンブルが受け取られれば「ＤａｔａＡｃｋ」信号が「１」に設定される。次のスリープ・モードの周期までＤａｔａＡｃｋは「ハイ」を維持する。ＤａｔａＡｃｋが「１」であるとき、ＴＳＴＭＳＥＱは次の１１クロック周期の間に１１個のスイッチ制御ビットを受け取る。プリアンブルが受信されなければこれは「ロー」（「０」）に留まる。

最後のデータのスイッチ・ビットが読み取られると、すなわちクロック周期が経過したときに「ｅｏｄ」信号は「１」に設定され、プリアンブルが受信されなければ「ｅｏｄ」信号は「ロー」（「０」）に留まる。

したがってＤｉｇＭｉｃＣｏｍプロトコルは以下の工程で要約されることが可能である。

マスター（マイクロフォンと通信する外部回路）
０．（場合によっては）電源投入時にプリアンブルを送る。
１．クロックを除去する。
２．クロックをオンに切り換える（１＋２＝傾聴モードにする）。
３．ＤＡＴＡ上にプリアンブルを送る（ＤＡＴＡ−２つのマイクロフォンに静寂が無い場合のみ）。
４．プログラム命令を送る。
５．（場合によっては）肯定応答を待つ。

スレーブ（マイクロフォン）
０．電源投入後にプリアンブルを聞く。
１．クロックの欠落を聞く。
２．クロックの再確立を聞く。
３．プリアンブルを聞く。
４．プログラム命令を聞く。
５．（場合によっては）肯定応答を送る。

図１７はクロック信号で周波数多重化されるプログラミング信号を取り出すように構成されたモード検出器を示している。クロック信号およびプログラミング信号は外部回路（図示せず）から入力される。

モード検出器１０８は集積回路の端子Ｔｃｌｋ／ｉｃを介してクロック信号を受け取るように連結される。このクロック信号は、特にクロック信号がプログラミング信号によって影響されるとき、すなわちプログラミング信号が送信されるときの時間間隔にクロック信号を回収するように構成されるクロック回収回路に供給される。クロック回収回路１７０１は例えば、位相ロック・ループ（ＰＬＬ）によって、当業者に知られている多様な方式で具現化されることが可能である。プログラミング信号はクロック信号を介したデジタル信号の伝送のための通信プロトコルを規定するＳｏｎｙ／Ｐｈｉｌｉｐｓ Ｄｉｇｉｔａｌ ＩｎｔｅｒＦａｃｅ（ＳＰＤＩＦ）に従って送信されてもよい。この仕様は音声信号のために意図されているが、本願明細書ではＳＰＤＩＦはプログラミング信号またはその一部を移送する一例の原理として役立つ。

クロック回収回路は回収されたクロック信号を出力し、これが集積回路の信号調節器１０３および／または他のブロックに供給される。回収されたクロック信号はまた、クロック信号と共に伝送されたデジタル信号（プログラミング信号）を回収するデータ回収回路１７０２へも出力される。

回収されたデジタル信号は揮発性メモリ１７０３内に保存され、ここからプログラミング・ビット信号が集積回路のモード変更器１０７および／または他のブロックへと読み出される。このようにしてプログラミング・ビットがモード変更器１０７に入力される。

図示された構成はマイクロフォンの動的なプログラミングのために特に適している。

ＯＴＰまたは静的プログラミングのための構成は揮発性メモリを不揮発性メモリで置き換え、この不揮発性メモリを外部回路によって、またはダイ上に供給されてもよい高電圧ＯＴＰ信号に電圧ポンプによって連結することによって具現化されることが可能である。

好ましい実施形態では、マイクロフォンは１回限りのプログラミングＯＴＰによってプログラムされる。ＯＴＰは多様な方式で導入されることが可能であるが、「ポリ・ヒューズ」または「ツェナー・ザッピング」を使用する実施形態がＯＴＰを提供する実施形態の実例である。ＯＴＰは製造後のプログラミング方法であって基準電圧と周波数、または他のパラメータ、例えばマイクロフォンがステレオ・マイクロフォン構成に使用するための「左マイクロフォン」として構成されるかまたは「右マイクロフォン」として構成されるか決定するパラメータの微調整を可能にする。とりわけメタル・ヒューズ、ポリ・ヒューズ、ツェナー・ザッピング、ＥＰＲＯＭおよびＥ２ＰＲＯＭを数に入れてそのようなトリミングのための多くの手法が存在する。

一実施形態では、ＯＴＰ信号はＯＴＰモード変更器１０７に連結される別個のピンに供給される。ＯＴＰモード変更器１０７は上記に示されたモード変更器１０７に類似した構成を有するが、動的に制御可能なスイッチの代わりに例えばツェナー・ダイオードまたはＯＴＰプログラミング信号で静的に焼損されるかまたは焼損されないヒューズの形の不揮発性メモリを備えて構成される。これらのダイオードまたはヒューズはプログラミングの間で個々のダイオードまたはヒューズをアドレス指定するアドレス回路に連結されたＰＲＯＭアレイ内に配置されてもよい。

他の実施形態では、示されたモード検出器１０８またはモード制御器が揮発性メモリをアドレス指定するように構成され、高電圧のプログラミング信号が別個の端子を介して供給される。場合によっては、高電圧信号は電圧ポンプによって集積回路上に供給され、この高電圧信号は電圧ポンプへの入力信号または電圧ポンプを制御することによって制御される。それにより、別個のＯＴＰ端子は回避されることが可能である。さらに、場合によっては高電圧信号は電源端子を介して供給され、その一方でＩＣの非ＯＴＰブロックは高電圧からこれらのブロックを保護するために電源端子から切り離される。

好ましい実施形態では、マイクロフォンまたはその集積回路は以下の方法によって製造後の処理をされる。
・マイクロフォンの性能値、例えば利得／感度を測定し、測定した性能値を所望の値または所望の範囲の値と比較し、
・所望の値に近いかまたは所望の範囲内かまたはほぼ所望の値にある性能を達成するようにマイクロフォンまたは集積回路をプログラムするプログラミング信号を供給する。
それにより、多様なマイクロフォンまたは集積回路の間の（製造工程の競合する制御から由来する）ばらつきを補償することが可能である。

図１８はＯＴＰシステムを備えた半導体ダイを示している。デジタルならびにアナログの出力部を伴ってマイクロフォン内に導入され得るＯＴＰシステムの一例が示されている。図示されたＯＴＰシステムは４つの出力部ＳＷ１、ＳＷ２、ＳＷ３、およびＳＷｎ（この例ではｎ＝４）を有する。これら４つの出力部は例えばマイクロフォン内で利得設定を制御するために使用されることが可能である。「制御論理」制御部１８０２：「ツェナー・ダイオードの連鎖」１８０３サブシステム内のツェナー・ダイオードの焼損／ザッピング、システムに電源投入した後のツェナー・ダイオード状態の読み取り、および場合によってはダイオードがザッピングされた後の出力パッド１８０５に確認／ａｃｋまたはプログラム／ザッピングされたビットを送信する。

「ツェナー・ダイオードの連鎖」１８０３のプログラミング／ザッピングはＰｒｏｇパッドに高電圧パルスを印加することによって実行され、正しいダイオードをザッピングするためにこの信号はｃｌｋ／ｃｒｔ信号と同期させられなければならない。このＰｒｏｇパッドに流れる電流はどちらかといえば高い数十ミリアンペアであり、したがってダイ上での良好で確固とした接地電位接続を保証することが重要である。制御論理上のｒｓｔ信号は普通ではシステム内の他の場所から供給される電源オン・リセット信号によって制御され、このｒｓｔ信号はＳＷ１〜ＳＷｎ信号が電源投入後の現在のツェナー・ザッピング・ダイオードの状態を反映することを保証する。

Ｐｒｏｇパッド１８０１は緩衝されたＤＣプログラミング入力部であり、普通ではプログラミング中に大きい電流がこのピンを通って流れ、または高電圧レベルがこのピンに存在する。普通、このピンはこの大電力のプログラミング専用にされる。

制御論理１８０２はツェナー・ザッピング・ダイオードとデータ・レジスタ１８０４の焼損過程および読み取り／書き込みを制御する。

Ｐｗ１はツェナー・ダイオードのためのパルス幅制御信号である。Ｃｔｒは焼損過程に対する内部制御信号である。「Ｄａｔａ出力パッド」は場合によって使用されるパッドであり、システムのプログラミングを確認するために使用されてもよい。

図１９はＯＴＰシステムおよびデジタル出力信号を備えた半導体ダイを示している。図２０のツェナー・ザッピング・システムがデジタル出力を備えたマイクロフォンの中に一体化され得る方法の一例が示されている。この実例ではｔｐｒｏｇパッドが追加され、このｔｐｒｏｇパッドは「ツェナー・ザッピング・システム」にザッピング信号を印加するために使用される。ツェナーの状態を確認およびプログラムするために、プログラミング・ビットがＤｉｇＭｉｃＣｏｍを介してマイクロフォンに送られるが、他の可能性が存在することに留意されたい。モード変更器１０７／検出器がツェナー・ダイオードの実際のプログラミングを制御し、ＤｉｇＭｉｃＣｏｍが成功したザッピングを示すビット（または複数ビット）を外部部分（マスター）に送り返して知らせる。

特にマイクロフォンの製造時では、マイクロフォン感度のばらつきを削減するために組入れられたＯＴＰシステムを有することが極めて適している。マイクロフォンの検査時では、初期設定の感度が測定されて目標感度との違いが計算される。次いでこの違いがＯＴＰ選択肢を介して補償される。

概して、聞き取り信号、プリアンブル信号、およびプログラム・ワード信号がプログラム信号と名付けられる。

概して、プログラム信号が集積回路に入出力されるクロック信号、電力信号、アナログ出力信号、デジタル出力信号、または他の信号と共に時間または周波数で多重化された信号として伝送され得ることに留意すべきである。さらに、プログラミング信号は単一の信号として別個の端子を介して供給されてもよい。

なおもさらに、プログラミング信号の部分が同じ端子を介して伝送されてもよく、またはこれらの部分が異なる端子を介して伝送されてもよいことに留意すべきである。例えば、プログラム・モードを選択するプログラミング信号の部分（聞き取り信号）がクロック信号の端子（Ｔｃｌｋ／ｉｃ）を介して伝送されてもよく、それに対してプリアンブルとプログラム・ワード（またはパラメータ値もしくはプログラミング命令）を含む部分がマイクロフォン信号を供給する端子を介して伝送されてもよい。

デジタルの実施形態の記述はシグマ−デルタ変調器に基づいているが、他のタイプのアナログ／デジタル変換器が使用されることもあり得ることに留意すべきである。

概して、カプセル部またはハウジングは基本的な変換器に加えてショック・マウント、音響アイソレータ、保護カバー、および電子回路を含む。

ハウジングはカプセル部、カートリッジ、およびパッケージの総称である。従来式の機械的変換器が例えばエレクトレット・マイクロフォンに言及されるときに「カプセル部」または「カートリッジ」という名称が共通して使用される。微小電気機械システム（ＭＥＭＳ）の変換器が言及されるときに「パッケージ」という名称が使用される。しかしながら、これに対する例外は多いに存在し得る。

容量性変換器は（音響信号を電気信号に変換するための）マイクロフォンであってもよく、または圧電素子（素子の物理的加速を電気信号に変換する、すなわち加速度計）などであってもよい。

半導体ダイは集積回路チップと表示されることもやはりあり得る。信号調節器はアナログおよび／またはデジタル信号の調節を含めたいずれかのタイプの信号調節を遂行する。

選択可能なモードで動作させられるように構成されたマイクロフォンを示す図である。 選択可能なモードで動作させられ、増幅器、チャージ・ポンプ、およびアナログ／デジタル変換器を含む回路を備えた変換器と半導体ダイを示す図である。 制御可能な増幅器および制御可能なチャージ・ポンプを備えた変換器と半導体ダイを示す図である。 差動入力部を備えた制御可能な増幅器を伴う半導体ダイを示す図である。 制御可能な移送機能を備えた増幅器を示す図である。 差動出力部を備えた増幅器を示す図である。 ２段のチャージ・ポンプの段を示す図である。 チャージ・ポンプの第１の段を詳細に示す図である。 チャージ・ポンプの第２の段を詳細に示す図である。 制御可能な基準発生器を示す図である。 制御可能なバイアス発生器を示す図である。 電流源のアレイを備えた制御可能なバイアス発生器を示す図である。 プログラム可能なモードを備えた変換器を示す図である。 出力増強のリセットを備えた変換器を示す図である。 単純化されたモード制御器を示す図である。 通信プロトコルの状態を示す図である。 プロトコルに従った信号のタイミングを示す図である。 詳細なモード制御器を示す図である。 クロック信号で周波数多重化されるプログラミング信号を取り出すように構成されたモード検出器１０８を示す図である。 ＯＴＰシステムを備えた半導体ダイを示す図である。 ＯＴＰシステムおよびデジタル出力信号を備えた半導体ダイを示す図である。

Claims (22)

1. 容量性変換器を備えたハウジング内に実装されるように構成され、集積型電子回路を備えた半導体ダイであって、前記電子回路が
   入力ノードで前記変換器から入力信号を受け取り、かつ前記半導体ダイのパッドで出力信号を供給するように構成された第１の回路を含み、前記集積型電子回路は、制御入力部を備え、前記第１の回路と相互接続された第２の回路を前記制御入力部によって選択されるモードで前記集積型電子回路を動作させるように動作可能な状態で係合または解放するために前記半導体ダイのパッドに連結された能動デバイスを含み、
   前記第２の回路が前記入力ノードから分離されるように前記第１の回路と相互接続されることを特徴とする半導体ダイ。
2. 前記入力ノードが少なくとも信号調節回路を介して出力部に連結され、
   前記信号調節回路が前記第２の回路と前記能動デバイスによって制御可能な第１のパラメータを備えた第１のユニットおよび第２のパラメータを備えた第２のユニットを含み、
   動作可能な状態で組合せになった前記第１および第２のユニットのパラメータが前記信号調節回路の特性を決定し、
   両方のユニットが前記半導体ダイ上で具現化される請求項１に記載の半導体ダイ。
3. 前記入力ノードが前記出力信号を供給する信号調節回路の入力部に接続され、
   前記第２の回路が前記制御入力部上の信号に応答して動作可能な状態で前記信号調節回路の構成を変えるように連結され、
   前記入力ノードが、利得段のみによって前記入力ノードに動作可能な状態で連結される前記信号調節回路によって前記信号調節回路から分離される請求項１または２に記載の半導体ダイ。
4. 前記集積型電子回路が第１および第２の入力端子を備えた差動利得段を含み、前記第１の入力端子が前記変換器からの信号を受け取るように前記入力ノードに連結され、前記第２の入力端子が前記能動デバイスによって制御される信号を受け取るように前記第２の回路に連結され、
   前記変換器からの前記信号および前記能動デバイスによって制御される前記信号が前記第１の入力部と前記第２の入力部のうちのそれぞれの一方に別々に連結される請求項１乃至３のいずれか１項に記載の半導体ダイ。
5. 前記差動利得段が、フィードバック信号を供給するためのフィードバック回路を介して出力端子を備えた出力段に連結され、
   前記第２の回路が、前記制御信号に応答して前記フィードバック回路を動作可能な状態で変えるように連結される請求項４に記載の半導体ダイ。
6. 前記第２の回路が、前記第２の回路が解放されると前記第１の回路の入力部から出力部への第１の信号移送機能を提供し、かつ前記第２の回路が係合されると前記第１と異なる第２の信号移送機能を提供するように構成されて前記第１の回路と相互接続される請求項１乃至５のいずれか１項に記載の半導体ダイ。
7. 前記集積型電子回路が、阻止域でコモン・モードの差動出力信号を供給して通過域でディファレンシャル・モードの差動出力信号を供給するように差動出力段を備えて構成される請求項１乃至６のいずれか１項に記載の半導体ダイ。
8. 前記入力ノードが前記第１の回路のチャージ・ポンプ回路からフィルタ処理された信号を受信するようにフィルタの出力部に連結され、
   前記第２の回路が前記チャージ・ポンプ回路の回路ノードで前記第１の回路と相互接続される請求項１乃至７のいずれか１項に記載の半導体ダイ。
9. チャージ・ポンプ段のカスケードを備えたチャージ・ポンプを含み、前記第２の回路が前記カスケードの一部分を含むことで前記チャージ・ポンプからの出力電圧を制御するように前記部分を係合または解放する請求項１乃至８のいずれか１項に記載の半導体ダイ。
10. 前記カスケードへの入力が基準回路によって供給され、
    前記第２の回路が前記チャージ・ポンプからの出力電圧を制御するように前記基準回路とインターフェースで接続される請求項９に記載の半導体ダイ。
11. 前記第２の回路が、前記第２の回路が解放されると前記集積型電子回路の第１の電力消費を提供し、かつ前記第２の回路が係合されると前記第１と異なる第２の電力消費を提供するように構成された第１の電流源であって、第２の電流源を含む前記第１の回路と相互接続された第１の電流源を有する請求項１乃至１０のいずれか１項に記載の半導体ダイ。
12. 素子の物理的状態を変えるプログラミング信号を受け取ることで不揮発性メモリを形成するように構成された前記素子を含み、前記素子が、前記集積型電子回路のモードを動作可能な状態で選択するように前記能動デバイスの前記制御入力部に連結される請求項１乃至１１のいずれか１項に記載の半導体ダイ。
13. 前記能動デバイスと前記第２の回路が、前記第１の回路の回路ノードを前記半導体ダイのパッド上に送るための分路として構成される請求項１乃至１２のいずれか１項に記載の半導体ダイ。
14. プログラミング信号によって運ばれるプログラミング命令を受信し、かつ前記能動デバイスに前記制御信号を供給するように構成されたモード制御器と、
    モード選択信号を受信し、かつ前記モード選択信号に応答して前記モード制御器を有効化または無効化するように構成されたモード検出器と、を含む請求項１乃至１３のいずれか１項に記載の半導体ダイ。
15. 前記半導体ダイに入力されるクロック信号を受信するためのパッドと、
    クロック周波数の周波数がいずれの所定の範囲の中にあるか検出し、かつ前記モード選択信号に応答して前記第２の回路を係合または解放するように構成されたモード検出器とを含む請求項１乃至１４のいずれか１項に記載の半導体ダイ。
16. 前記集積型電子回路が動作電力を受け取り、かつ／または前記出力信号を供給するように構成され、かつモード選択信号および／またはプログラミング信号を受け取るように構成されたパッドを含む請求項１乃至１５のいずれか１項に記載の半導体ダイ。
17. モード選択信号が受信される第１のパッドおよびプログラミング信号が受信される第２のパッドを含む請求項１乃至１６のいずれか１項に記載の半導体ダイ。
18. 前記集積回路に供給されるクロック信号の公称速度の１よりも大きい整数部分であるパルス速度を備えたプリアンブルを含むプログラミング信号を検出し、
    プログラミング信号の検出に応答してプログラミング命令が受信されて登録されるモードに入るように構成される請求項１乃至１７のいずれか１項に記載の半導体ダイ。
19. プリアンブル信号を、プログラミング命令を検出する工程を遂行するための前提条件として検出するように構成される請求項１乃至１８のいずれか１項に記載の半導体ダイ。
20. 請求項１乃至１９のいずれか１項に記載の半導体ダイを有するマイクロフォンのハウジング。
21. 請求項１乃至１９のいずれか１項に記載の半導体ダイを有する携帯電話器。
22. 請求項１乃至１８のいずれか１項に記載の半導体ダイを有するヘッドセット。

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