KR20080063267A - 프로그래밍 가능 마이크로폰 - Google Patents

Abstract

본 발명은 용량성 변환기를 갖는 하우징에 장착되도록 구성되는, 집적 전자 회로를 구비한 반도체 다이, 예를 들면 마이크로폰에 관한 것이다. 제1 회로는 입력 노드에서 변환기로부터 입력 신호를 수신하고 반도체 다이의 패드에서 출력 신호를 공급하도록 구성된다. 집적 전자 회로는 제어 입력에 의해 선택된 모드에서 집적 전자 회로를 작동시키기 위해 제1 회로와 상호 접속된 제2 회로를 작동 가능하게 인게이지 또는 디스인게이지 하기 위하여, 반도체 다이의 패드에 커플링된 상기 제어 입력을 갖는 액티브 스위치 장치를 포함한다. 이것은 프로그램 가능 변환기 또는 제어 가능 변환기이다. 제2 회로는 입력 노드와 분리되도록 제1 회로와 상호 접속된다. 이로써, 더 적은 잡음이 유도되고, 회로의 더욱 정확한 제어가 획득되며, 더욱 진보된 제어 옵션들이 가능하다.

Description

프로그래밍 가능 마이크로폰 {PROGRAMMABLE MICROPHONE}

본 발명은 프로그래밍 가능 마이크로폰에 관한 것이다.

이동 전화기, 헤드셋 그리고 카메라와 같은 이동 장비를 위한 마이크로폰들에 대한 수요는 이동 장비, 예를 들어 이동 전화기에 대한 증가하는 수요를 따라가는 경향이 있다.

수년 동안 상기 수요는 극도로 저렴하고 매우 대량으로 생산하기에 적합한 마이크로폰으로 더욱 단순해졌다. 이러한 마이크로폰의 성능은 제조업자마다 유사하고 전화통신 시스템의 레벨과 유사한 레벨이었다. 그러나, 최근 몇 년, 상기 수요는 전화통신 시스템의 성능을 능가하는 성능을 갖는 마이크로폰으로 변화되었다. 오늘날, 소위 고충실도(하이파이) 품질을 지향하는 수요가 추세로 나타난다.

상이한 타입들의 이동 장비에서 항상 성능이 증가하는 집적 디지털 프로세서들의 사용은 또한 전송을 통과한 신호의 픽업 및/또는 상기 신호의 재생을 위한 저장으로부터 신호 프로세싱 체인의 더 많은 주변 링크들의 성능에 주의를 기울여왔다. 이러한 더 많은 주변 링크는 예를 들어 마이크로폰 또는 마이크로폰 캡슐 내 마이크로폰 변환기로 내장된 회로를 위한 것이다. 마이크로폰 엘리먼트로도 지시되는 마이크로폰 캡슐은 마이크로폰 변환기 이외에도 완충 마운트들(shock mounts), 방음기들(acoustic isolators), 보호용 덮개들과 집적 회로를 갖는 반도체 다이(semiconductor die)를 포함할 수 있다. 마이크로폰 변환기와 집적 전자 회로는 마이크로폰 캡슐 내에 내장되고, 상기 마이크로폰 캡슐은 전기 마이크로폰 신호를 공급하기 위해 음향 에너지를 전기 에너지로 변환한다.

집적 디지털 프로세서들이 마이크로폰 캡슐 내의 부적합한 신호 조절(signal conditioning)로 인해 발생하는 마이크로폰 신호에 대한 일정한 결함을 복구하도록 구성될 수 있음이 발견되었다. 그러나, 일반적으로 신호 프로세싱 체인의 주변 링크들 내 신호 조절의 양상들을 무시하지 않고 이로써 마이크로폰 신호를 파괴하는 것을 방지하고 결과적으로 필요할 경우에 신호의 더욱 우수한 복구를 제공할 수 있도록 하는 것이 훨씬 더 효율적이다. 마이크로폰 신호는 잡음 소스를 무시함으로써 및/또는 (캡슐 내) 증폭기에 과부하를 가함으로써 파괴될 수 있다.

따라서, 고품질의 마이크로폰에 대한 수요가 존재하나, 불행하게도 저렴한 마이크로폰에 대한 수요가 지속되고 있다. 반도체 다이의 비용이 상기 다이의 사이즈에 직접 관련되므로, 비용을 감소시키기 위해서는 다이 상에서 집적되는 전자 회로가 가능한 한 작거나 조밀한 것이 중요하다. 그러므로, 원하는 (고)성능에 대한 적당한 관심을 갖는 매우 단순한 회로들이 요구된다.

고성능에 대한 수요를 충족시키는 것은 더욱 견고하거나 전통적인 설계를 제공하는 것의 단순한 문제가 아님이 밝혀졌다. 중요한 비용 논점들과 신호 조절 양상들로 인해, 다양한 음향적 상황들에서 고성능을 제공할 수 있는 단일한 하나의 고정 신호 조절 회로가 존재하지 않음이 알려졌다. 이러한 다양한 상황들은 커다 랗거나 조용한 배경 잡음을 갖거나 갖지 않는 음성 신호, 커다랗거나 조용한 음성 신호 또는 그들의 조합들로서 기술될 수 있다. 따라서, 고성능을 제공하는데 필요한 신호 조절은 상황마다 상이하다.

그러므로, 캡슐 내에서 더욱 복잡한 반도체 다이의 추가적인 비용에도 불구하고, 다이 상에서 소정의 음향적 상황에 적응하는 회로 수단을 갖는 반도체 다이를 제공하는 것이 제안되었다. 그에 의해, 고성능이 상이한 음향적 상황들에서 달성될 수 있다. 마이크로폰의 일부 설계의 경우, 전체적으로 반도체 다이 상에 내장되는 제어 루프에 의해 상이한 음향적 상황들에 대한 적응성을 제공하는 것이 공정할 수 있지만, 다른 설계들의 경우 마이크로 캡슐 외부의 회로로부터의 제어 피드백을 제공하기 위해 제어 루프를 제공하는 것이 공정할 수 있다. 그에 의해, 상황에 적응되는 반도체 다이 내 회로를 생성하기 위하여 외부 회로를 위한 반도체 다이를 구성할 필요가 있다. 그 때문에, 이러한 외부 피드백을 수신하기 위한 하나 이상의 추가적 패드(들)를 갖는데 단순히 비용이 일반적으로 장애물이다.

따라서, 차후에 고품질의 마이크로폰이 모색되므로, 모든 다른 것들이 동등하고 더 높은 전력 소비량을 갖는 더욱 복잡한 회로가 본질적으로 필요하다. 이동 장비가 배터리 전력을 공급받으므로, 관련된 부분을 포함하는 장치의 현재 소비량은 가능한 한 최소화되는 것을 필요로 한다. 이것은 상기 수요에 추가적이면서 중요한 용적을 추가한다.

마이크로폰은 커패시터의 원리에 기초하는데, 마이크로폰은 상기 마이크로폰의 멤브레인과 다른 멤버, 예를 들면 소위 마이크로폰의 백 플레이트를 구성하는 이동 가능 멤버에 의해 형성된다. 마이크로폰의 멤버들 중 하나, 바람직하게는 멤브레인은 일정한 전기 전하로 충전된다. 상기 전하는 멤버들 중의 하나에서 포착되는 정전 전하로서 공급되거나 또는 전압 소스, 예를 들면 반도체 다이 상의 전하 펌프나 전압 스텝-업 회로에 의해 공급된다.

마이크로폰에 의해 검출되는 음압은 상기 멤브레인이 이동하여 결과적으로 멤브레인 멤버와 다른 멤버에 의해 형성되는 커패시터의 용량을 변화시키도록 야기할 것이다. 상기 두 개의 멤버들에 의해 형성되는 커패시터 상의 전하가 일정하게 유지될 때, 두 개의 커패시터 멤버들 양단의 전압은 인입 음압 레벨에 의해 변화될 것이다. 마이크로폰 커패시터 상의 전하가 커패시터 멤버들 양단의 전압과 음압 사이에 균형을 유지하기 위해 일정하게 유지되어야 하므로, 임의의 저항성 부하로 마이크로폰 커패시턴스에 부하를 가하지 않는 것이 중요하다. 저항성 부하는 커패시터를 방전하여 이로써 마이크로폰으로서 커패시터들의 성능을 강등시키거나 떨어뜨릴 것이다. 용량성 부하는 마이크로폰 변환기의 민감도를 감소시킬 것이다.

그러므로, 커패시터로부터 마이크로폰 신호를 픽업하기 위하여, 높은 입력 저항을 제공하는 것이 일차 목표로 구성되는 증폭기들이 다른 목표들을 위해 최적화되는 회로들로부터 커패시터를 버퍼링하는 것이 선호된다. 마이크로폰 신호를 픽업하도록 접속되는 증폭기는 통상적으로 전치 증폭기 또는 버퍼 증폭기 또는 단순히 버퍼로서 지시된다. 전치 증폭기는 통상적으로 매우 작은 밀리미터 또는 밀리미터의 일부의 거리 내에서 커패시터에 물리적으로 매우 근접하게 접속된다.

작은 사이즈의 마이크로폰의 경우, 매우 제한된 전기 전하량만이 마이크로폰 멤버들 중의 하나에 저장될 수 있다. 이는 높은 입력 저항에 대한 필요를 더욱 강조한다. 결과적으로, 작은 사이즈의 마이크로폰을 위한 전치 증폭기들의 입력 저항은 기가 홈 크기로 극도로 높아야 한다. 부가하여, 상기 증폭기의 입력 커패시턴스는 음압에 대한 적정한 민감도를 달성하기 위하여 매우 작아야 한다.

통상적으로, 상기 전치 증폭기는 단순한 JFET로서 구현되었다. JFET 솔루션은 충분하지만, 전기통신 산업에서의 수요는 민감도가 증가한 훨씬 작은 마이크로폰을 요구한다. 이는 사이즈가 줄어듦에 따라 마이크로폰 커패시터의 민감도가 떨어지므로 조건에 있어서 모순을 유발한다. 모든 다른 것들이 동등하고, 이는 마이크로폰의 민감도와 조합 내 버퍼를 더 감소시킬 것이다. 전기통신 산업에서의 수요는 특히 상이한 타입들의 작은 사이즈의 장비에 대한 핸즈프리 작동과 예를 들면 카메라 애플리케이션에서 마이크로폰의 더욱 폭넓은 애플리케이션을 동반하는 시장 동향에 의해 나아간다.

매우 명백하게, 이득과 매우 낮은 입력 커패시턴스, 및 최저 가능 전치 증폭기 다이 영역을 갖는 마이크로폰 전치 증폭기들이 필요하다. 부가하여, 낮은 잡음이 중요하다. 낮은 잡음이 중요한데, 마이크로폰의 설계 동안에 잡음이 영역을 위해 교환될 수 있기 때문이다, 즉 회로가 낮은 잡음과 요구조건보다 더 낮은 잡음을 가질 경우 상기 잡음 레벨 오버헤드는 더 낮은 칩 다이 영역과 교환될 수 있고 따라서 더 저렴하게 전치 증폭기를 제조할 수 있기 때문이다.

마이크로폰을 위한 전치 증폭기 설계시, 일반적으로 세 가지의 잡음 소스들이 존재한다. 상기 소스들은 바이어스 저항기로부터의 잡음, 입력 트랜지스터로부 터의 1/f 잡음, 및 입력 트랜지스터로부터의 백색 잡음이다. 통상적으로, 입력 트랜지스터 잡음이 지배적이다. 백색 잡음과 1/f 잡음 모두는 입력 트랜지스터(들)의 길이와 폭을 최적화함으로써 최소화될 수 있다. 이는 임의의 입력단, 예를 들면 단일 트랜지스터단 또는 차동단(a differential stage)에 적용된다.

바이어스 저항기로부터의 잡음도 최소화될 수 있다. 바이어스 저항기가 매우 크게 제조되는 경우, 저항기로부터의 잡음은 고역 필터링될 것이고 대역-내 잡음이 매우 낮아질 것이다. 이는 증폭기의 하부 대역폭 한계치가 매우 낮아질 것이라는 이펙트 도우(effect though)를 갖는다. 이는 문제점일 수 있는데, 증폭기의 입력이 전원 후 매우 긴 시간이 지난 이후에만 공칭값에 안착할 것이기 때문이다. 부가하여, 집중적인 낮은 주파수로 발생한 내용, 예를 들면 문의 탕 닫힘 또는 차 안의 초저주파를 갖는 신호들은 증폭기에 과부하를 가할 수 있다. 다른 관련 문제점은 마이크로폰 모듈 내부에서 다이의 장착으로부터 기인하는 작은 누설 전류이다. 과도한 입력 임피던스에 기인하여, 이러한 전류는 DC 오프셋을 설정할 것이다. 이는 증폭기의 과부하 여유를 감소시킬 것이다.

마이크로폰은 통상적으로 약 80-90%의 수율로 제조된다, 즉 생산된 마이크로폰의 총 개수 중에서 80-90%가 성능에 있어서 명세사항들을 충족시킨다. 불행하게도, 10-20%의 생산량은 폐기되는데, 그 이유는 예를 들어 마이크로폰의 민감도가 명세사항을 충족시키지 못하기 때문이다. 폐기율을 감소시키는 솔루션은 산업에 의해 높게 평가될 수도 있다.

예를 들어 일렉트릿 마이크로폰의 다른 문제점은 일렉트릿 마이크로폰이 시 간에 따라 민감도를 변화시켜 그에 의해 일렉트릿 마이크로폰 출력과 버퍼 증폭기의 이득 사이에 불일치를 유도하게 되는 노화 현상이다.

예를 들어 모터 차량으로부터의 높은 진폭에서의 낮은 음향 주파수를 포함하는 배경 잡음에 종속적인 마이크로폰은 예를 들어 마이크로폰으로부터의 음향 신호를 클리핑하는 문제점에 봉착할 수 있다. 음성 신호가 이러한 배경 신호와 공동으로 존재하는 경우, 음성 신호 내 정보는 손실될 수 있는데 음압이 상응하는 전기 신호가 클리핑되도록 야기하기 때문이다. 마이크로폰 신호의 클리핑은 음성 신호 상에 포개진 낮은 주파수의 배경의 진폭이 예를 들면 마이크로폰과 증폭기가 다룰 수 있는 최대 음압, 예를 들어 110dB SPL을 초과함으로써 마이크로폰으로부터의 신호를 증폭시키는 증폭기에 과부하를 가할 때 발생할 수 있다. 증폭기의 사소한 과부하가 신호 클리핑을 야기할 수 있는 반면에, 증폭기의 극심한 과부하는 일정기간 동안, 예를 들면 증폭기가 증폭기로서 동작하는 것을 중지하게 된 세컨드의 순서로 이루어질 수 있다.

종래 기술

US 6 853 733-B1은 전력선과 접지선을 포함하는 디지털 마이크로폰 회로를 위한 2-와이어 인터페이스를 개시한다. 인터페이스는 디지털 마이크로폰 회로와 수신 회로 사이에 클록 신호와 데이터 신호를 모두 전송하기 위해 접지선을 "전압 액티브 라인"으로서 활용한다. 디지털 마이크로폰 회로는 전압 액티브 라인 상의 클록 신호를 검출하고 디지털 데이터를 제공하기 위해 ADC를 작동하기 위하여 상기 검출된 클록 신호를 사용한다. 디지털 데이터는 전압 액티브 라인을 통과해 수신 회로로 되돌아가는 전류를 선택적으로 구동시키기 위해 사용된다. 수신 회로는 라인 종단과 연관된 전압을 감시함으로써 전송된 데이터를 검출한다. 라인 종단에 연관된 임피던스는 전압 액티브 라인 상의 클록 신호를 변조하기 위해 수신기 회로에 의해 스위칭된다.

따라서, 디지털 마이크로폰 회로는 전압 액티브 라인 상의 클록 신호를 검출하고 클록 신호에 의해 결정된 시간 인스턴스들에서 디지털 비트들을 출력하기 위해 상기 검출된 클록 신호를 사용한다. 상기 원리는 디지털 신호를 소모하는 외부 회로의 클록 신호에 동기화된 디지털 신호를 검색하기 위한 것으로 주로 공지되어 있다.

WO 01/78446은 예를 들면 보청기에 사용하기 위한 증폭기와 변환기를 포함하는 일렉트릿 마이크로폰 어셈블리를 위한 다양한 민감도/다양한 이득 회로를 개시한다. 상기 회로는 커패시터와 직렬로 커플링된 전자 스위치를 갖는 민감도 선택 부분(sensitivity selecting portion)을 포함한다. 전자 스위치는 제어 단말기에 인가된 전압에 의해 제어된다. 이로써, 마이크로폰의 민감도는 커패시터가 커플링 인될 때 감소할 수 있고 그렇지 않다면 변환기로부터의 신호가 회로에 의해 변경되지 않은 상태로 유지된다. 민감도 선택 부분은 민감도를 제어하도록 변한기에 직접 커플링된다. 한 실시예에서, 민감도 선택 부분은 자신의 이득을 변경하기 위해 증폭기에 대하여 음의 피드백(negative feed-back)으로서 커플링된다. 회로의 민감도 셋팅은 프로그래밍 가능하고 디코더를 통해 회로에 작동 가능하게 커플링된 비휘발성 메모리 소자에 프로그래밍되거나 저장될 수 있다. 디코더는 n개의 병렬 입력들 또는 하나의 직렬 입력 신호를 가질 수 있다. 따라서, 마이크로폰 어셈블리의 민감도를 변화시키기 위해 회로를 프로그래밍하는 것이 가능하다.

따라서, 캡슐에 내장된 반도체 다이 상의 회로의 신호 조절이 상이한 음향적 상황들에 적응될 수 있는 종래 기술의 마이크로폰이 존재한다. 이는 상기 적응 또는 보상이 가능한 한 주변적으로, 예를 들면 소스, 즉 마이크로폰 변환기에 바로 위치되므로 쓸모가 있다.

그러나, 개시된 솔루션들은 적어도 하나의 추가적이면서 무시되는 부적당한 잡음 소스를 갖는다. 이는 상이한 음향적 상황들에 대한 적응성을 제공하는 관점에서는 작은 단점으로 보일 수 있으나, 상기 부적당한 소스가 마이크로폰 신호에서 복구될 수 없는 결함에 기여할 것이고 고성능 마이크로폰에 도달하기 더욱 어렵게 만들 것이다.

또한, 민감도 선택 부분이 회로의 입력 노드에서 변환기에 직접 커플링되므로, 민감도는 임의의 기생 용량을 포함하는 변환기의 용량의 유효 값과 민감도 선택 부분의 용량 값 사이의 비율에 의해 결정된다. 이는 민감도가 따라서 반도체 다이 상의 커패시터와 반도체 다이 외부의 커패시터에 의해 결정되는 곳에는 부적절하다. 외부 커패시터의 값은 제조중의 커다란 변화들에 종속적이다. 이는 적어도 합리적인 산출 값들을 갖는 정확하게 원하는 값의 민감도를 획득하는 것이 거의 불가능하도록 한다.

요약

용량성 변환기를 갖는 하우징에 장착되도록 구성되는 집적 전자 회로를 갖는 반도체 다이가 제공된다. 상기 전자 회로는 입력 노드에서 변환기로부터의 입력 신호를 수신하고 반도체 다이의 패드에서 출력 신호를 공급하도록 구성되는 제1 회로를 포함한다; 여기서, 상기 집적 전자 회로는 제어 입력에 의해 선택된 임의의 모드에서 집적 전자 회로를 작동시키기 위하여 제1 회로와 상호 접속된 제2 회로를 작동 가능하게 인게이지(engage) 되게 하거나 디스인게이지(disengage) 하기 위하여, 반도체 다이의 패드에 커플링된 제어 입력을 갖는 액티브 장치를 포함한다.

반도체 다이는 제2 회로가 입력 노드로부터 분리되도록 제1 회로와 상호 접속되는 것을 특징으로 한다.

따라서, 제2 회로는 제1 회로와 상호 접속되지만, 하나 이상의 노드들에서 입력 노드로부터 분리된다.

그런 다음 변환기로부터 출력으로의 신호 전달이 더욱 정확하게 결정될 수 있는데, 신호 전달이 그런 다음에 용량성 변환기의 임피던스의 변동에 무관하기 때문이다. 이는 실제로 커다란 변동들이 예를 들어 변환기 캡슐화에 의해 유발되는 입력 노드에서의 제어될 수 없는 기생 용량들에 기인하여 발생하므로 공정할 수 있다. 신호 전달이 두 개의 유닛들의 임피던스들 사이의 비율에 의해 제어되는 경우, 신호 전달은 임피던스들의 변동들에 덜 민감하다. 결과적으로, 더욱 정확한 신호 전달이 제공될 수 있다.

제2 회로가 제1 회로와 상호 접속되지만, 하나 이상의 노드들에서 입력 노드로부터 분리되므로, 신호 전달은 스위치로서 작동하는 액티브 장치에 의해 유도된 잡음에 덜 민감할 것이다.

또한, 제2 회로가 제1 회로와 상호 접속되지만 하나 이상의 노드들에서 입력 노드로부터 분리되므로, 상이한 신호 전달 모드들이 상이한 커패시터들뿐만 아니라 상이한 저항기들 또는 저항기들과 커패시터들의 회로 네트워크들에 대한 선택을 포하하기 위해 구현될 수 있다. 이로써, 상이한 필터들을 구현하는 상이한 신호 전달 모드들이 구현될 수 있다. 이는 성능에 있어서 큰 향상을 제공하며, 여기서 예를 들어 저주파수에서 과부하로부터의 강한 진폭들을 갖는 원치 않는 신호 성분들을 방지하기 위하여 (더 높은 컷오프 주파수를 이용한) 고역 필터, 예를 들면 더 낮은 민감도를 단순히 선택하는 것으로 비교되는 제1 회로에서 증폭기를 선택하는 것이 훨씬 더 공정할 수 있다. 단순히 민감도를 낮추는 것 대신에 필터를 선택하는 것은 원치않는, 예를 들면 초저주파 신호들인 이러한 신호 성분들만을 감소시키고 원하는 신호 성분들, 예를 들면 음성 신호들의 중요 성분들을 감소시키지 않는 것을 가능하게 한다.

성능 명세들을 상대적으로 저렴한 비용으로 충족시키기 위하여 상대적으로 높은 정확도를 갖는 상대적으로 단순하면서 조밀한 회로들을 제공하는 것이 일반적으로 요구된다. 이는 입력 노드가 적어도 신호 조절 회로를 통해 출력에 커플링되는 경우에 달성된다; 신호 조절 회로는 제1 파라미터를 갖는 제1 유닛과, 제2 회로 및 액티브 장치에 의해 제어될 수 있는 제2 파라미터를 갖는 제2 유닛을 포함한다; 제1 유닛 및 제2 유닛의 파라미터들은 공동으로 신호 조절 회로의 특성을 동작 가능하게 결정한다; 여기서, 유닛들 모두가 반도체 다이 상에 내장된다. 이로써, 변환기는 신호 전달에 영향을 주는 원치않는 변동들에 기여하는 소스로서 무시될 수 있다.

제1 유닛 및 제2 유닛은 2-포트 네트워크의 성분들 또는 단일 성분들로 간주될 수 있다. 그러면 파라미터들은 예를 들어 2-포트 회로의 포트들 사이의 임피던스일 수 있다. 그러면 신호 조절 회로의 특성은 입력 노드로부터 출력으로의 신호 전달의 특성, 예를 들면 이득, 컷오프 주파수 등일 수 있다. 파라미터들은 대안적으로 또는 부가하여 예를 들어 액티브 장치 또는 다중 액티브 장치들의 반도체 재료의 폭일 수 있다. 신호 조절 회로의 특성은 통상적으로 회로 노드에서의 잡음 및/또는 DC 값들인 전력 소비량일 수 있다.

제2 파라미터(및 그에 따라 신호 조절 회로의 특성)는 제2 회로에 의해 제어될 수 있는데, 여기서 제2 회로 또는 제2 회로의 일부가 인게이지 되게 하거나 디스인게이지 된다. 이로써, 이러한 커패시터들, 저항기들 그리고 액티브 장치들과 같은 하나 이상의 상이한 소자들이 스위칭 인 및 스위칭 아웃될 수 있다. 예를 들어 액티브 장치가 제2 유닛의 다른 액티브 장치와 공동으로 작동 워크(operative work)에 커플링 인 되면, 공동으로 액티브 장치들의 반도체 재료의 폭이 증가한다. 이로써, 신호 조절 회로의 특성이 변화될 수 있다.

한 실시예에서, 입력 노드는 출력 신호를 공급하는 신호 조절 회로의 입력에 접속된다; 제2 회로는 제어 입력 상의 신호에 응답하여 신호 조절 회로의 구성을 동작 가능하게 변경시키기 위하여 커플링된다; 입력 노드는 신호 조절 회로가 이득단을 통해서만 입력 노드에 동작 가능하게 커플링됨으로써 신호 조절 회로로부터 분리된다. 이득단은 단일 이득단이거나 또는 다중 이득단들을 포함하는 증폭기의 일부일 수 있다.

다중 이득단들을 포함하는 증폭기는 차동적 입력단을 갖는 증폭기일 수 있다. 한 실시예에서, 집적 전자 회로는 제1 입력 단부 및 제2 입력 단부를 갖는 차동적 이득단을 포함하고, 여기서 제1 입력 단부는 변환기로부터의 신호를 수신하기 위해 입력 노드에 커플링되고, 제2 입력 단부는 액티브 장치에 의해 제어되는 신호를 수신하기 위해 제2 회로에 커플링된다; 여기서, 변환기로부터의 신호와 액티브 장치에 의해 제어되는 신호는 제1 입력과 제2 입력 중에서 각각의 하나에 별도로 커플링된다.

따라서, 입력 노드와 제2 회로의 한 노드는 차동적 입력단의 상이한 경로들에 커플링된다. 차동적 입력단의 입력 사이의 임피던스가 종종 무제한적으로 높은 것으로 간주되어 매우 높으므로, 제2 회로는 실질적으로 입력 노드에 부하를 가하지 않는다. 결과적으로, 효율적으로 변환기로부터의 신호 손실을 감소시켜 다른 모든 것들이 동등하다면 변환기와 전자 회로의 민감도를 향상시키는 개선된 입력 임피던스가 획득된다.

한 실시예에서, 차동적 이득단은 피드백 신호를 제공하기 위해 피드백 회로를 통해 출력 단부를 갖는 출력단에 커플링된다; 제2 회로는 제어 신호에 응답하여 피드백 회로를 작동 가능하게 변화시키기 위하여 커플링된다.

이로써, 이득단(또는 전체 증폭기)으로의 변환기 신호 입력이 피드백 회로에 의해 부하가 걸리지 않으므로, 피드백 회로의 느리게 쇠하는 임펄스 응답에만 접하게 된다. 변환기가 음향 신호들 또는 원치않는 많은(heavy) 저주파수 신호 성분들을 갖는 움직임들(진동들)에 접할 때 증폭기가 과부하(클리핑 출력 신호)되는 것을 방지하기 위하여, 피드백 회로는 증폭기의 고역 필터 전달을 제공하기 위하여 저역 필터로서 구현될 수 있다. 따라서, 이득단으로의 변환기 신호 입력이 (저역 필터일 수 있는) 피드백 회로의 상기 느리게 쇠하는 임펄스 응답에만 접하지 않고 과도한 진폭들을 갖는 초저주파 신호 성분들이 효과적으로 억제되므로, 이러한 초저주파 신호 성분들(및 DC형 성분들)은 (그렇지 않으면 심각한 왜곡을 야기하는) 전치 증폭기가 과부하 되지 않게 효과적으로 방지된다. 신호의 중요한 정보가 손실될 수도 있으므로, 일반적으로 하향 신호 프로세서에서 신호를 복구하는 것은 가능하지 않을 수 있다.

한 실시예에서, 제2 회로는 제2 회로가 디스인게이지 될 때 제1 회로의 입력으로부터 출력까지 제1 신호 전달 기능을 제공하기 위해 그리고 제2 회로가 인게이지 될 때 제1 신호 전달 기능과는 상이한 제2 신호 전달 기능을 제공하기 위해 구성되고 제1 회로와 상호 접속된다.

결과적으로, 신호 전달 기능은 제어 신호로부터 조정될 수 있다. 이로써, 제1 회로의 신호 조절은 외부 소스에 의해 공급되는 제어 신호에 대한 응답으로 선택될 수 있다. 외부 소스는 어느 신호 조절이 원하는 성능을 충족시키기에 바람직한지를 판단하기에 더 우수한 상태에 있을 수 있다. 신호 조절은 상이한 이득 셋팅들, 상이한 이득-주파수 함수들, 상이한 위상-주파수 함수들 또는 그들의 조합들을 포함할 수 있다. 이로써, 예를 들면 마이크로폰에서 소위 정숙 모드가 선택될 수 있다. 정숙 모드에서, 신호 전달 기능은 주파수 대역을 높이는데, 여기서 음성 신호들의 중요한 신호 성분들이 위치되고 지배적인 배경 신호들이 위치되는 신호 대역(예를 들면 더 낮은 주파수의 신호 대역)을 억제한다.

한 실시예에서, 집적 전자 회로는 저지 대역에서 공통-모드 차동적 출력 신호 그리고 통과 대역에서 차동적-모드 차동적 출력 신호를 제공하기 위해 차동적 출력단으로 구성된다.

낮은 주파수를 위한 공통-모드와 더 높은 주파수를 위한 차동적 모드에서 제공될 수 있는 차동적 출력에 기인하여, 과도한 진폭을 갖는 초저주파 신호 성분들이 효과적으로 억제된다. 따라서, 전치 증폭기로의 마이크로폰 신호 입력이 피드백 회로의 느리게 쇠하는 시간 상수들에만 접하지 않고 과도한 진폭을 갖는 초저주파 신호 성분들이 효과적으로 억제되므로, 이러한 초저주파 신호 성분들(및 DC형 성분들)은 아날로그-디지털 변환기와 같은 추가의 하향 신호 조절 회로들에 도달되는 것이 방지되고, 이때 그렇지 않으면 상기 초저주파 신호 성분들은 (디지털 영역에서) 심각한 왜곡에 대한 소스가 될 수 있다. 또한, (아날로그-디지털 변환기로의) 출력이 차동적 신호로서 공급되므로, 더 큰 신호 스윙을 설정하는 것이 가능하다. 차례로 이는 더 큰 이득을 갖는 전치 증폭기를 구성하도록 제공하고 신호-대-잡음비를 향상시킨다(디지털 영역에서는 일반적으로 아날로그-디지털 변환기가 잡음 기여와 무관하게 진폭을 상승시키므로).

한 실시예에서, 입력 노드는 제1 회로의 전하 펌프 회로로부터 필터링된 신호를 수신하기 위해 필터의 출력에 커플링된다; 여기서, 제2 회로는 상기 전하 펌프 회로의 회로 노드에서 제1 회로와 상호 접속된다.

따라서, 입력 노드는 적어도 상기 필터를 통해 제2 회로의 임의의 노드들로부터 분리된다. 입력 노드는 추가로 액티브 이득 장치의 입력에 커플링될 수 있다.

일반적으로 마이크로폰 또는 다른 용량성 변환기의 민감도를 제어하는 것이 요구된다. 한 실시예에서, 반도체 다이는 전하 펌프단들의 캐스케이드(cascade)를 갖는 전하 펌프를 포함한다; 여기서, 제2 회로는 캐스케이드의 일부를 포함하는데 상기 캐스케이드의 일부는 전하 펌프로부터의 출력 전압을 제어하기 위하여 인게이지 되거나 디스인게이지 된다.

결과적으로, 민감도가 변화될 수 있다. 이는 예를 들면 변환기로부터의 신호가 그렇지 않으면 증폭기의 입력에서 클리핑될 수도 있을 때 민감도를 감소시키기에 적절하다.

한 실시예에서, 캐스케이드로의 입력이 기준 회로에 의해 제공된다; 제2 회로는 전하 펌프로부터의 출력 전압을 제어하기 위하여 기준 회로와 상호 접속된다. 이로써, 전하 펌프로부터의 출력 전압은 전하 펌프를 위한 상이한 기준 레벨들을 선택함으로써 제어된다.

일반적으로 반도체 다이의 전력 소비량을 제어할 수 있는 것이 요구된다. 한 실시예에서, 제2 회로는 상기 제2 회로가 디스인게이지 될 때 집적 전자 회로의 제1 전류 소비량을 제공하기 위해 그리고 제2 회로가 인게이지 될 때 상기 제1 전류 소비량과는 상이한 제2 전류 소비량을 제공하기 위해 제2 전류 소스를 포함하는 제1 회로와 상호 접속되고 구성되는 제1 전류 소스를 포함한다.

이로써, 릴렉싱 성능 모드와 공칭 성능 모드가 구현될 수 있다. 대안적으로, 공칭 성능 모드와 향상된 성능 모드가 구현될 수 있다. 릴렉싱 성능 모드는 예를 들면 이동 전화기, 컴퓨터 등등을 위한 무선 헤드셋에 구현될 수 있다. 릴렉싱 성능 모드에서, 전자 회로의 신호 조절은 동작이 중지되지 않으나, 일반적으로 회로가 더 낮은 전류 소비량에서 작동되므로 더 많은 잡음이 존재할 것이다. 릴렉싱 모드는 모드를 변화시키거나 또는 대안적으로 더 긴 시동 시간을 유발할 수도 있는 회로를 파워 오프하기 위해 사용되어야 하는 음향적 이벤트를 검출하기 위하여 음향의 환경을 청취하도록 사용될 수 있다. 하나 또는 둘 이상의 모드들이 예를 들면 언급된 세 개의 상이한 모드들을 구현하기 위해 제공될 수 있다. 모드들 중에서 하나는 소위 수면 모드로서 불릴 수 있는데, 파워 온 상황과 비교하여 더 짧은 시동 시간이 제공된다. 수면 모드에서는 변환기가 필수적으로 변환기로서 작동하지 않으나, 릴렉싱 성능 모드에서는 변환기가 지속적으로 변환기로서 작동할 수 있으며, 그러나 더 낮은 성능 레벨에서는 전력 소비량이 절약된다.

상기 모드들은 반도체 다이로의 클록 신호 입력의 클록 주파수 범위 검출에 대한 응답으로 선택될 수 있으며 그에 의해 전력 소비량을 제어하기 위한 매우 단순한 인터페이스를 제공한다.

제조 동안에 회로의 성능을 변화시키거나 조율하기 위해 회로의 프로그래밍 또는 모드 제어를 제공하는 것이 요구될 수 있다. 반도체 다이는 프로그래밍 신호를 수신하도록 구성되는 엘리먼트를 포함할 수 있는데, 상기 프로그래밍 신호는 비휘발성 메모리를 형성하기 위해 상기 엘리먼트의 물리적 상태를 변화시킨다; 여기서, 상기 엘리먼트는 집적 전자 회로의 모드를 작동 가능하게 선택하기 위해 액티브 장치의 제어 입력에 커플링된다.

이로써, 임의의 모드가 소위 1회 프로그래밍에 의해 선택될 수 있는데, 물리적 상태 변화가 비휘발성 메모리를 제공한다. 상기 회로는 개별적으로 프로그래밍 신호를 수신하도록 구성되고 주소 지정될 수 있는 엘리먼트들의 배열을 포함할 수 있고, 상기 프로그래밍 신호는 비휘발성 메모리를 형성하기 위해 상기 엘리먼트들의 물리적 상태를 변화시킨다; 여기서, 상기 엘리먼트들은 집적 전자 회로의 모드를 작동 가능하게 선택하기 위해 각각의 액티브 장치들의 제어 입력들에 커플링된다. 이로써, 다중 모드들 중에서 하나가 선택될 수 있다.

(예를 들면, 제조 동안에) 어느 모드를 선택할지를 결정하거나 카테고리로 나누기 위하여, 반도체 다이 상의 신호 레벨들의 측정을 제공하는 것이 요구될 수 있다. 그러나, 회로의 극소수 노드들에만 접근하기 위한 극소수 패드들에 의해서만, 불공정한 측정만이 수행될 수 있다. 한 실시예에서, 액티브 장치와 제2 회로는 제1 회로의 회로 노드를 반도체 다이의 패드로 통과시키기 위해(to pass a circuit node of the first circuit on to a pad of the semiconductor die) 분로 회로로서 구성된다.

이로써, 다이 상에서 회로의 하나 이상의 노드들이 그렇지 않으면 패드를 통해 인터페이싱되는 회로를 분로하거나 디스인게이지 하는 동안에 상기 이용 가능한 패드에 접속될 수 있다. 결과적으로, 테스트 모드 또는 측정 모드가 제공된다. 이러한 모드는 제어 입력을 통해 선택된다. 회로는 순차적으로 일련의 노드들 중에서 한 노드를 패드로 전가시키도록 구성될 수 있다. 이로써, 상이한 노드들은 각각의 노드에서 신호 레벨들의 측정을 수행하기 위해 패드에 커플링될 수 있다. 상기 측정은 테스트 모드 순서기를 통해 수행될 수 있는데, 상기 테스트 모드 순서기는 제어 신호에 응답하여 프로그래밍 신호에 의해 선택된 회로 노드를 외부 회로에 의한 사용을 위해 집적 회로 칩의 단부에 커플링시킨다. 한 실시예에서, 패드는 제1 모드에서 회로의 노드들에서 신호들을 출력하도록 동작하고, 제2 모드에서 임의의 모드(예를 들면 상기 제1 모드)를 선택하기 위해 신호를 수신하도록 동작한다.

일반적으로, 요구되는 것과 상이한 모드를 선택하는 것은 전자 회로의 성능을 극심하게 하강시킬 수 있는 것으로 알려져 있다. 한 실시예에서, 반도체 다이는 프로그래밍 신호에 의해 전달되는 프로그래밍 명령어들을 수신하고 액티브 장치에 제어 신호를 제공하도록 구성되는 모드 제어기; 및 모드 선택 신호를 수신하여 상기 모드 선택 신호에 응답하여 모드 제어기를 인에이블링 하거나 디스에이블링 하도록 구성되는 모드 검출기를 포함한다. 이로써, 잘못된 모드에 대한 결함성 선택 또는 의도하지 않은 선택을 방지하기 위하여, 위조 프로그래밍 신호가 수신되어 모드를 선택하도록 사용되는 가망이 감소한다. 제한된 수의 패드들이 이용될 수 있고 회로가 정상 모드에서 동작시(모드 제어기가 디스에이블링 됨) 프로그래밍 신호가 다른 신호(예를 들면 출력 신호)에 대한 인터페이스로서 동작하는 패드를 통해서 수신되는 경우, 인에이블링 신호는 동작 가능하게 패드를 이용중인 회로를 변경시키도록 동작할 수 있다.

한 실시예에서, 반도체 다이는 반도체 다이에 입력되는 클록 신호를 수신하기 위하여 패드; 미리 정의된 범위 내에 클록 주파수의 주파수가 속하는지를 검출하여 모드 선택 신호에 응답하여 제2 회로를 인게이지 되도록 하거나 디스인게이지 되도록 구성되는 모드 검출기를 포함한다. 이로써, 반도체 다이 상에서 아날로그-디지털 변환기로의 클록 신호의 주파수가 모드를 선택하기 위해 사용된다. 이는 외부 회로가 회로와 인터페이싱 하는 것이 단순하도록 한다. 이러한 선택된 모드는 전력이 절약되는 모드일 수 있다. 클록 주파수 감소가 다른 모든 것들이 동등한 경우 전력 소비량을 줄일 수 있음이 공지되어 있다. 그러나, 전력 소비량이 (예를 들면, 다중 전류 소스들의 병렬 구성에서 전력 소스들을 디스인게이지 함으로써) 능동적으로 더 낮아지도록 제어될 때, 예를 들어 릴렉싱 성능 모드를 제공하기 위해 훨씬 더 낮은 전력 소비량이 도달될 수 있다.

일반적으로 패드들이 반도체 다이 상의 영역을 점유하고 (따라서) 비용을 추가시키므로 가능한 한 적은 수의 패드들을 갖는 것이 요구된다. 한 실시예에서, 반도체 다이는 집적 전자 회로가 작동 전력을 수신하고 및/또는 출력신호를 제공하도록 구성되고 모드 선택 신호 및/또는 프로그래밍 신호를 수신하도록 구성되도록 하는 패드를 포함한다.

이로써, 다중 기능들을 갖는 패드가 제공된다. 액티브 장치는 모드 선택 신호 및/또는 프로그래밍 신호와 같은 외부 신호에 응답하여 동작하도록 커플링된다.

한 실시예에서, 반도체 다이는 모드 선택 신호가 수신되는 제1 패드와 프로그래밍 신호가 수신되는 제2 패드를 포함한다. 이로써, 위조 프로그래밍 신호가 수신되어 잘못된 모드가 선택하도록 사용되는 가망이 줄어듦과 동시에 더 적은 회로가 요구된다.

한 실시예에서, 반도체 다이는 1보다 큰, 집적 회로에 제공되는 클록 신호의 공칭율의 정수 프랙션(integer fraction)인 펄스율을 갖는 프리앰블을 포함하는 프로그래밍 신호를 검출하고, 프로그래밍 신호의 검출에 응답하여 프로그래밍 명령어들이 수신 및 등록되는 모드로 진입하도록 구성된다.

한 실시예에서, 반도체 다이는 프로그래밍 명령어를 검출하는 단계를 수행하기 위한 사전조건으로서 프리앰블 신호를 검출하도록 구성된다.

또한, 상기 언급된 바에 따른 반도체 다이를 포함하는 마이크로폰 하우징; 상기 언급된 바와 같은 반도체 다이를 포함하는 이동 전화기; 및 상기 언급된 바와 같은 반도체 다이를 포함하는 헤드셋이 제공된다.

상세한 설명은 하기의 도면을 참조하여 이루어질 것이다.

도 1은 선택 가능 모드에서 작동하도록 구성되는 마이크로폰;

도 2는 증폭기, 전하 펌프 및 아날로그-디지털 변환기를 포함하는 선택 가능 모드에서 작동될 회로를 구비한 반도체 다이와 변환기;

도 3은 제어 가능 증폭기 및 제어 가능 전하 펌프를 구비한 반도체 다이와 변환기;

도 4는 차동적 입력을 갖는 제어 가능 증폭기를 구비한 반도체 다이;

도 5는 제어 가능 전달 기능을 갖는 증폭기;

도 6은 차동적 출력을 갖는 증폭기;

도 7은 2단 스테이지의 전하 펌프;

도 8은 전하 펌프의 제1 단의 상세도;

도 9는 전하 펌프의 제2 단의 상세도;

도 10a는 제어 가능 기준 발전기;

도 10b는 제어 가능 바이어스 발전기;

도 10c는 전류 소스 배열을 갖는 제어 가능 바이어스 발전기;

도 11은 프로그래밍 가능 모드를 갖는 변환기;

도 12는 파워 업 리셋을 갖는 변환기;

도 13은 단순화된 모드 제어기;

도 14는 통신 프로토콜의 상태 다이어그램;

도 15는 상기 프로토콜에 따른 신호들의 시간에 따른 다이어그램;

도 16은 모드 제어기의 상세도;

도 17은 클록 신호와 주파수 다중화되는 프로그래밍 신호를 검색하도록 구성되는 모드 검출기(108);

도 18은 OTP 시스템을 갖는 반도체 다이; 및

도 19는 OTP 시스템과 디지털 출력 신호를 갖는 반도체 다이.

도 1은 선택 가능 모드에서 작동되도록 구성되는 마이크로폰을 도시한다. 마이크로폰(100)은 커패시터 마이크로폰(102)과 반도체 다이(101) 그리고 접속기 단부들(Tpwr/c, Tclk/c, To/c, Tg/c)을 수용하는 캡슐 또는 하우징(110)을 포함한다. 커패시터 마이크로폰(102)은 멤브레인 상의 음압에 응답하여 제2 멤버(예를 들면, 소위 백 플레이트)에 상대적으로 움직이는 멤브레인 멤버를 갖는다. 하우징은 음의 경로를 위한 개구(109)를 포함한다. 커패시터 마이크로폰은 IC 상에서 단부들을 통해 반도체 다이에 커플링된다. 상기 단부들은 Tm/ic와 Tg/ic로서 지시되는데, 이때 슬래쉬 'ic'는 상기 단부들이 반도체 기판 또는 집적회로 IC상에 위치되어 있음을 지시한다. 단부(Tm/ic)를 통해 멤브레인의 움직임들에 의해 제공되는 마이크로폰 커패시터 신호가 IC에 입력된다. 제2 멤버는 단부(Tg/ic)를 통해 IC에 커플링되고 마이크로폰 캡슐의 단부(Tg/c)를 통해 외부 회로에 커플링된 접지 기준에 커플링된다 - 슬래쉬 'c'는 단부가 마이크로폰 캡슐 또는 하우징의 일부임을 지시한다.

마이크로폰 커패시터 신호는 신호 조절기(103)에 제공되고, 신호 조절기(103)는 마이크로폰 출력 신호를 IC의 단부(To/ic)와 마이크로폰 캡슐의 단부(To/c)를 통해 제공한다. 신호 조절기(103)는 상이한 목표들을 갖지만, 두 개의 주요 목표들은 커패시터 마이크로폰 상의 음압에 응답하여 출력 신호를 제공하고 고-임피던스 커패시터 마이크로폰(102)을 버퍼링하는 것으로, 결과적으로 커패시터 마이크로폰에 외부 회로의 입력 임피던스에 의해 부하가 걸리지 않고 커패시터 마이크로폰과 신호 조절기(103) 사이의 신호 경로가 가능한 한 짧아져 상기 고-임피던스 경로에 의해 픽업되는 잡음량이 감소하게 된다.

그러나, 신호 조절기(103)가 수년 동안 사실상 산업 표준인 공지의 접합형 전계효과 트랜지스터보다 훨씬 더 진보적이고 커패시터 마이크로폰의 성능이 외부 회로에 의한 프로그래밍에 의해 더 향상될 수 있으므로, 추가의 목표는 마이크로폰 캡슐 내에 장착되는 집적 회로로서 구성되는 프로그래밍 가능 신호 조절기(103)를 제공하는 것이다. 전력은 단부들(Tpwr/ic, Tpwr/c)을 통해 신호 조절기(103)에 공급됨이 주지되어야 한다.

신호 조절기는 입력 노드(Tm/ic)에서 변환기로부터 입력 신호를 수신하고 반도체 다이(101)의 패드(To/ic)에서 출력 신호를 제공하도록 구성되는 제1 회로(104)를 포함한다. 커플링된 액티브 장치(106)는 스위치로서 모드 변경기로부터 제공될 제어 입력을 갖는다. 제어 입력은 단부(Tclk/ic)에서의 제어 입력에 의해 선택된 모드에서 집적 전자 회로를 작동시키기 위해 제1 회로(104)와 상호 접속된 제2 회로(105)를 작동 가능하게 인게이지 또는 디스인게이지 하기 위하여 모드 변경기와 모드 검출기를 통해 반도체 다이의 패드에 커플링된다. 다른 패드들은 제어 신호를 입력시키기 위해 사용될 수 있음이 주지되어야 한다 - 이에 관해서는 하기에 더욱 상세하게 기술될 것이다. 제2 회로가 입력 노드로부터 분리되도록 제1 회로와 상호 접속되므로, 입력 노드에서의 신호는 교란되지 않는다.

제1 측면에서, 신호 조절기(103)는 모드 검출기(108)와 모드 변경기(107)를 통해 프로그래밍된다. 모드 검출기(108)는 외부 회로에 의해 제공되는 프로그래밍 신호를 수신하도록 커플링된다. 프로그래밍 신호는 별도 단부를 통해 제공되거나, 또는 요구된다면 외부 회로로부터 IC로 또는 그 반대로 다른 신호를 공급하기 위해 제공되는 단부를 통해 제공된다. 따라서, 이러한 다른 신호를 다중화함으로써 프로그래밍 신호를 제공하는 것이 바람직하다.

도시된 실시예는 IC와 마이크로폰 캡슐 각각의 단부들(Tclk/ic 및 Tclk/c)을 통해 제공되는 클록 신호로서 동일 라인을 통해 프로그래밍 신호를 수신하도록 구성된다. 따라서, 프로그래밍 신호가 클록 신호와 다중화된다.

도시된 바와 같이, 모드 검출기(108)는 회부 회로에 의해 제공되는 클록 신호를 수신하도록 커플링된다. 마이크로폰이 디지털 출력 신호를 출력하도록 구성되는 경우, 클록 신호는 통상적으로 디지털 신호를 동기적으로 판독하기 위한 외부 회로에 의해 제공된다. 따라서, 프로그래밍 신호를 전달하기 위한 추가의 단부가 요구되지 않을 것이다.

모드 검출기(108)는 프로그래밍 신호를 역다중화하고 프로그래밍 신호를 제어 신호로 변환하도록 구성되는데, 제어 신호는 선택적으로 모드 변경기(107)가 신호 조절기(103)의 신호 프로세싱 동작을 변경시키도록 제어한다.

모드 검출기, 모드 변경기(107)와 신호 조절기(103)의 조합은 마이크로폰의 단순한 프로그래밍 가능 성능을 제공하기에 적합하다.

상기 조합은 극소수의 짧은 명령어들을 요구하는 성능을 프로그래밍하기에 특히 적합하다. 이러한 성능은 예를 들어 전력 소비량 성능의 프로그래밍과 관련된다. 전력 소비량과 관련하여, 신호 조절기(103)를 임의의 상태나 셧-오프(shut-off)인 임의의 모드 및 공칭 전력 레벨에서 작동되는 임의의 모드에 대한 모드 중간물에 있도록 프로그래밍하는 것이 가능하다. 이에 관해서는 하기에서 더욱 상세 하게 기술될 것이다.

모드 변경기(107)는 상이한 방식들로 구현될 수 있다. 일반적으로, 예를 들어 네트워크 회로 구성으로 스위칭 인 및 스위칭 아웃될 수 있으므로 회로 유닛에 구체적인 선택 가능 값들을 제공할 수 있도록 하는 네트워크의 소자들을 통해 신호 조절기(103)에 근접하게 모드 변경기(107)를 통합하는 것이 바람직하다. 예를 들면, 신호 조절기(103)에 대한 전력 공급은 신호 조절기(103)를 위한 상이한 전력 소비량 레벨들을 설정하기 위해 모드 변경기(107)를 통해 라우팅될 수 있다. 이에 관해서도 하기에서 더욱 상세하게 기술될 것이다.

클록 신호로부터 프로그래밍 신호를 추출하는 것에 대한 대안으로서, 프로그래밍 신호를 전력 신호(Tpwr/ic를 통과)를 통해 제공하고 프로그래밍 신호를 상기 전력 신호로부터 추출하는 옵션이 존재한다. 또한, 프로그래밍 신호를 하나, 둘 또는 그 이상의 별도 단부들(도시되지 않음)을 통해 제공하는 대안이 존재한다. 이러한 대안들은 아날로그 신호가 출력 신호로서 제공되는 경우에 적절하고 따라서 클록 신호는 통상적으로 이용될 수 없다.

모드 검출기(108)는 전력 소비량에 있어서 또는 이득, 상부 및 하부 컷오프 주파수들 등과 같은 상이한 신호 프로세싱 파라미터들을 능동적으로 프로그래밍하는 것에 있어서 신호 조절기(103) 성능의 프로그래밍을 제공할 수 있다. 또한, 바이어스 전압이 커패시터 마이크로폰에 공급되는 경우, 전압 바이어스 레벨은 모드 검출기를 통해 프로그래밍될 수 있다. 전압 바이어스 레벨을 커패시터 마이크로폰에 공급하는 측면은 동시계속중인 특허 WO2005/055406에 더욱 상세하게 기술되어 있다. 상기 특허를 참조하여, 모드 검출기(108)는 전압 펌핑 레벨, 펌핑단들의 개수, 펌프단들에 대한 클록 신호 등을 프로그래밍할 수 있다. 마이크로폰에 제공되는 (일렉트릿 계층 없이 외부 바이어싱을 갖는 마이크로폰에 적용될 수 있는) 전압 바이어스 레벨의 조정을 통해, 성능, 예를 들면 마이크로폰의 민감도가 제어될 수 있다.

도 2는 증폭기, 전하 펌프 및 아날로그-디지털 변환기를 포함하는 선택 가능 모드에서 작동될 회로를 구비한 반도체 다이 그리고 변환기를 도시한다. 변환기는 신호 조절기(103), 모드 검출기(108)와 모드 변경기(107)를 갖는 집적 회로를 포함한다. 신호 조절기(103)는 증폭기(201)와 이에 이어지는 아날로그-디지털 변환기를 포함하고, 아날로그-디지털 변환기는 마이크로폰의 디지털 출력 신호를 제공하는 시그마-델타 변조기(202)의 형태이다. 단순화를 위해, 변환기 하우징이 도시되지 않는다. 증폭기(201)는 커패시터 마이크로폰(102)의 커패시턴스와 비교하여 높은 입력 임피던스에 의해 특징지어진다. 증폭기(201)는 단순한 버퍼 또는 선택적으로 필터단과 조합되는 이득단일 수 있거나 동시계속중인 특허 WO2005/039041에 개시된 바와 같은 증폭기와 통합된 저역 필터 또는 대역통과 필터를 포함할 수 있다.

전력 소비량 성능의 프로그래밍에 대한 화제로 되돌아가, 도시된 실시예는 외부 회로가 프로그래밍 신호에 응답하여 전력 소비량 레벨을 프로그래밍 또는 결정하게 하도록 구성된다. 상기 기술된 바와 같이, 프로그래밍 신호는 클록 신호와 다중화된다. 따라서, 모드 검출기(108)의 목적은 프로그래밍 신호에 응답하여 마 이크로폰의 성능 모드를 선택하는 것이다.

통상적으로, 정상 동작에서 마이크로폰의 성능을 획득하기 위하여 공칭 전력 소비량 레벨에서 변환기를 작동시키는 것이 요구된다. 정상 작동 하에서 전력 소비량을 참조하여, 소위 수면 모드를 제공하는 것이 요구되는데, 여기서 전력 소비량이 실질적으로 낮아지지만, 전력이 완전히 턴 오프되지는 않는다. 이러한 수면 모드가 쓸모 있는데, 전력 소비량이 실질적으로 감소하면서 회로의 연장된 시동 시간이 방지되거나 적어도 감소하기 때문이다. 이러한 수면 모드에서 출력 신호를 제공하기 위한 변환기 신호의 신호 프로세싱은 거의 완전히 셧오프되거나 신호 프로세싱 성능이 극적으로 감소한다. 그러나, 수면 모드 또는 정상 동작에 대한 모드 중간물과 수면 모드에서는 일정하지만 그러나 감소된 레벨의 신호 프로세싱 성능이 유지될 수 있다. 감소되지만 그러나 셧오프 전력 소비량이 아니도록 제공하는 이러한 모드들은 릴렉싱 성능 모드들로 지시되는데, 전력 소비량이 감소할 때 부득이한 성능이 감소하기 때문이다.

바람직한 실시예에서, 프로그래밍 신호는 정상 작동 모드에서 작동시 IC에 입력되는 클록 신호와 비교하여 레이트가 감소한 클록 신호로서 제공된다. 공칭율과 비교하여 클록 신호가 감소한 프랙션이 모드 검출기(108)가 어느 릴렉싱 성능 모드를 선택하는지를 제어한다. 따라서, 릴렉싱 성능 모드는 클록 입력 신호를 통해 검출될 수 있다. 예를 들어 정상 작동 모드의 마이크로폰에 2.4MHz의 공칭 클록율을 갖는 클록 신호가 제공되는 경우 모드 검출기(108)가 하기에 정의되는 바와 같은 모드들을 선택할 수 있게 되는 예시를 고려해보자:

1. 클록이 100kHz 미만일 경우, 수면 모드가 선택되고,

2. 클록이 100kHz 내지 1MHz일 경우, 릴렉싱 모드(1)가 선택되고,

3. 클록이 1MHz 내지 2MHz 사이일 경우, 릴렉싱 모드(2)가 선택되고, 및

4. 클록이 2MHz 초과일 경우, 최고 성능 모드가 선택된다.

디지털 출력 신호가 오버-샘플링율에서 펄스 밀도 신호로서 제공되는 경우, 디지털 후-필터링을 제공하는 외부 회로의 고정 데시메이션율(a fixed decimation rate)이 마이크로폰 신호의 대역폭을 감소시킬 것임이 주지되어야 한다. 상기 대역폭은 클록 주파수가 하강함에 따라 점진적으로 낮아진다. 이는 기본적으로 원치않는 효과인데 전력 소비량이 (실질상) 감소하지는 않기 때문이다.

그러나, 모드 검출기(108)는 디지털 마이크로폰의 아날로그 회로들을 제어하여 이로써 전력 소비량을 감소시키도록 적응되는 제어 신호를 제공한다. 아날로그 회로들의 제어는 모드 변경기(107)에 의해 달성되고, 모드 변경기(107)는 도시된 실시예에서 전압 바이어스 회로(Vbias) 및 전압 기준 회로(Vref)로서 구현된다. 모드 변경기(107)는 모드 검출기로부터의 제어 신호에 응답하여 아날로그 회로들의 전력 소비량을 결정한다. 아날로그 회로들은 전치 증폭기, 전압 펌프 그리고 시그마 델타 변조기(202)의 통합기들을 카운트한다. 증폭기(201)의 전력 소비량은 Vr(203)을 통해 제어되고, 시그마-델타 변조기의 전력 소비량은 Vbr 및 lb(204)를 통해 제어된다. 더 적은 전류를 사용하는 것은 더 높은 잡음 레벨을 의미하고 따라서 마이크로폰의 릴렉싱 성능을 의미한다.

클록율만을 감소시킴으로써, 변조기의 대역폭이 낮아지고 동적 전력 소비량 이 감소한다. 그러나, 전류 소비량의 실질적인 감소를 달성하기 위하여, 아날로그 회로들의 정적 전류 소비량이 감소해야 한다. 따라서, 정적 전류 소비량이 디지털(또는 아날로그) 마이크로폰에서 전류 소비량의 낭비 대부분에 대하여 책임이 있으므로, 정적 전류 소비량을 제어하는 것이 적합하다. 정적 전류 소비량은 예를 들면 전치 증폭기와 시그마-델타 변조기에 대한 바이어싱을 조정함으로써 제어된다.

시그마 델타 변조기는 보통 4, 5, 6, 7 또는 훨씬 더 많은 수의 통합기들로 구성되는데, 각각의 통합기는 최적 전류로 바이어스되어야 함이 명백하다. 동일한 방식으로, 변조기에 대한 기준 전압 발전기를 제어하는 것이 가능하다.

반도체 다이는 용량성 변환기(102)의 멤버들 중에서 하나에 전하를 공급하기 위한 전하 펌프(205)를 더 포함하고, 상기 전하 펌프(205)는 자신의 출력으로서 DC 신호를 제공한다. 전하 펌프의 출력은 필터(206), 예를 들면 전하 펌프로부터의 출력 신호로부터 리플 잡음을 감소시키도록 구성된 저역 필터를 통해서만 변환기에 제공된다. 자세하게 기술될 바와 같이, 전하 펌프는 제어 가능 전류 소스 lb(204)로부터 작동될 수 있거나 전하 펌프와 함께 내장된 기준 또는 내부 전류 소스의 제어일 수 있다. 상기 내부 소스 또는 기준은 모드 검출기(108) 또는 모드 변경기로부터 제어될 수 있다(도시되지 않음).

도 3은 제어 가능 증폭기 및 제어 가능 전하 펌프를 갖는 반도체 다이와 변환기를 도시한다. 제어 가능 증폭기는 자신의 입력(Tm')(또는 비반전 입력:+)으로부터 자신의 출력(To)까지 자신의 신호 전달 기능에 있어서 제어될 수 있도록 구성 된다. 제어 가능 증폭기는 제어 가능 피드백 회로(302, 303, 304)에 의해 구성되는 연산 증폭기(301)를 포함한다. 제어 가능 피드백은 출력(To)으로부터 연산 증폭기(301)의 반전 입력까지 커플링된다. 제어 가능 피드백은 (노드(a1)로부터 노드(b1)까지의) 제1 경로를 포함하고, 상기 제1 경로는 피드백으로서 사용될 수 있는 임의의 회로 네트워크(302) 형태일 수 있다. 제어 가능 피드백은 또한 (노드(a1)로부터 노드(a2)를 통해 노드(b)까지의) 제2 경로를 포함한다. 제2 경로의 제1 부분(a2 내지 b)은 제1 경로와 공동으로 피드백으로서 사용될 수 있는 임의의 회로 네트워크(303) 형태일 수 있다. 제2 경로의 제2 부분(a1 내지 a2)은 개방 또는 폐쇄 제어 가능 스위치(SW1)(304)로 간주될 수 있다. 스위치(304)는 제어 가능하다, 즉 패드(Tsw1)에 커플링된 제어 입력에 인가된 제어 신호에 응답하여 개방되거나 폐쇄될 수 있다. 제어 입력이 패드에 직접 커플링되나 모드 검출기 및/또는 모드 검출기를 통해 제공될 수 있음이 도시되어 있다. 이로써, 회로 네트워크(303)는 인게이지 또는 디스인게이지 될 수 있고, 이로써 연산 증폭기와 그에 따른 전달 기능의 유효한 피드백을 변경할 수 있다. 이러한 방식으로, 상이한 신호 전달 기능들이 선택될 수 있다. 대안적인 제어 가능 피드백 네트워크들을 제공하는 것이 더욱 많은 스위치들을 이용하거나 대안적으로 구성된 회로 네트워크들을 이용하여 가능하다.

제어 가능 전하 펌프(305)는 저역 필터 또는 대역통과 필터일 수 있는 필터(306)를 통해 변환기(102)와 분리된다. 전하 펌프는 전하 펌프(305)의 일부일 수 있는 회로(308)를 인게이지 또는 디스인게이지 함으로써 제어될 수 있다. 회 로(308)는 별도 패드(Tsw2)를 통해 또는 모드 검출기나 모드 변경기를 통해 수신되는 제어 신호에 의해 및/또는 다른 입력들, 예를 들면 SW1을 위한 입력들과 다중화함으로써 스위치(307)를 통해 인게이지 또는 디스인게이지 될 수 있다.

마이크로폰 변환기일 수 있는 용량성 변환기(102)는 소위 플로팅 엘리먼트로서 전하 펌프 사이에 필터(306) 및 연산 증폭기(301)의 입력을 통해 커플링된다.

증폭기로부터의 출력 신호는 명백하게 아날로그 신호이지만, 구성은 아날로그-디지털 변환기를 포함하여 이로써 신호 조절기(103)를 지탱하는 반도체 다이의 패드를 통해 디지털 출력 신호를 제공하도록 변경될 수 있다.

도 4는 제어 가능 증폭기를 갖는 반도체 다이와 변환기를 도시한다. 증폭기 입력단(401)은 차동적 쌍의 PMOS 액티브 장치들(403, 406)을 포함한다. 액티브 장치들 중의 하나(403)를 흐르는 전류는 액티브 장치들(404, 405)을 포함하는 전류 미러에 의해 미러링되며 이는 당업자에 공지된 것이다. 차동적 쌍은 일정 전류 소스(407)에 의해 바이어싱된다. 차동적 입력단에 대한 다양한 구현들이 존재한다, 예를 들면 NMOS 전류 미러(404, 405)는 PMOS 전류 미러와 공동으로 소위 접힌 캐스케이드에 의해 교체될 수 있다.

증폭기의 출력단(402)으로서, 출력 트랜지스터(408)는 차동적 입력단으로부터 신호를 수신하도록 접속된다. 이것의 목적은 이득을 더하고 출력으로부터 입력단을 고립시키는 것이다. 증폭기(401 및 402)는 제1 회로로 간주될 수 있다.

제2 회로는 도 3과 관련하여 기술된 바와 같이 제어 가능 피드백 회로로서 제공된다. 그러나, 스위치(SW1)는 스위치를 구현하는 액티브 장치(409)로서 도시 된다.

따라서, 집적 전자 회로는 제1(+) 입력 단부와 제2(-) 입력 단부를 갖는 차동적 이득단(401)을 포함하는데, 제1 입력 단부(+)는 변환기로부터 신호를 수신하기 위해 입력 노드에 커플링되고, 제2 입력 단부(-)는 액티브 장치(409)에 의해 제어되는 신호를 수신하기 위해 제2 회로에 커플링된다. 변환기로부터의 신호와 액티브 장치에 의해 제어되는 신호는 별도로 제1 입력과 제2 입력 중에서 각각의 하나에 커플링된다.

차동적 이득단(401)은 피드백 신호를 제공하기 위하여 출력 단부(To)에 의해 피드백 회로(302, 303)를 통해 출력단(402)에 커플링된다. 제2 회로는 제어 신호에 응답하여 피드백 회로를 작동 가능하게 변경시키도록 커플링된다.

도 5는 제어 가능 전달 기능을 갖는 증폭기를 도시한다. (실제로 전치 증폭기 또는 신호 조절기인) 증폭기는 제1 유닛(506)과 제2 유닛(505)을 포함한다. 제1 유닛(506)은 상기 제1 유닛의 각각의 병렬 경로들을 형성하기 위하여 제어 가능 스위치들(S3 및 S4)과 각각 직렬로 커플링되는 (2-포트 회로들로서 도시된) 회로들(503 및 504)을 포함한다. 제1 유닛은 또한 2-포트 회로로 간주될 수 있다. 제1 유닛은 연산 증폭기(301)의 반전 입력과 접지 사이에 커플링된다.

유사하게, 제2 유닛(505)은 상기 제2 유닛의 각각의 병렬 경로들을 형성하기 위하여 제어 가능 스위치들(S1 및 S2)에 각각 직렬로 커플링된 (2-포트 회로로서 도시된) 회로들(501 및 502)을 포함한다. 제2 유닛은 또한 2-포트 회로로 간주될 수도 있다. 제2 회로는 피드백 회로로서 동작하기 위하여 증폭기의 출력과 연산 증폭기(301)의 비반전 입력 사이에 커플링된다.

회로들(501, 502 및 503, 504)은 다양한 방식들로 구현될 수 있고 도시된 병렬 경로들보다 다른 구성들에서 커플링될 수 있는데, 여기서 각각의 병렬 경로는 스위치와 스위치에 직렬인 회로를 갖는다. 당업자는 이러한 대안들을 제공할 수 있을 것이다.

제1 유닛 및 제2 유닛의 파라미터들은 공동으로 신호 조절기의 특성을 작동 가능하게 결정한다.

회로들 모두는 파라미터 값들의 커다란 절대적 변동들에 종속적일 수 있다. 유닛들 모두가 하나의 동일한 반도체 다이 상에 내장되고 도시된 바와 같이 연산 증폭기 주위에 커플링되므로, 신호 조절기의 특성이 미세한 허용치들 내에서 설계될 수 있다. 상기 구성이 사용될 때, 절대적 값들의 변동들은 신호 전달을 결정하는 등식을 상쇄(cancel out of the equation)하는 경향이 있다. 이는 매우 바람직하다. 또한, 변환기는 신호 전달에 영향을 끼치는 원치않는 변동들에 기여하는 소스로서 무시될 수 있다.

제2 파라미터(및 결과적으로 신호 조절기 회로의 특성)는 제2 회로 또는 상기 제2 회로의 일부가 인게이지 또는 디스인게이지 되는 제2 회로에 의해 제어될 수 있다. 이로써, 커패시터들, 저항기들 그리고 액티브 장치들과 같은 하나 이상의 상이한 소자들이 스위칭 인 및 스위칭 아웃될 수 있다. 예를 들어 액티브 장치가 제2 유닛의 다른 액티브 장치와 공동으로 작동 워크에 커플링 인 되는 경우, 공동으로 액티브 장치들의 반도체 재료의 폭이 증가한다.

스위치들은 모드 변경기(107)에 의해 제어될 수 있다. 아날로그 출력 신호가 제공되는 것이 도시되어 있지만, 구성은 아날로그-디지털 변환기와 매우 잘 결합될 수 있다.

도 6은 차동적 출력을 갖는 증폭기를 도시한다. 증폭기(또는 전치 증폭기)는 이득 및/또는 고역 컷오프 주파수 및/또는 저역 컷오프 주파수 또는 위상 지연이나 상이한 주파수 대역들의 제어와 같은 신호 전달의 다른 특성들에 대하여 프로그래밍될 수 있다.

증폭기는 공동으로 단부들(To1 및 To2)에서 차동적 출력 신호를 제공하는 제2 연산 증폭기(602)와 제1 연산 증폭기(601)로 구성된다. 연산 증폭기들(601, 602)은 회로(604) 및 S1의 직렬 접속과 병렬로 커플링된 회로(603); 회로(606, S2)의 직렬 접속과 병렬로 커플링된 회로(607)를 각각 포함하는 피드백 회로를 포함한다. 각각의 피드백 회로는 각각의 연산 증폭기의 출력으로부터 자신의 반전 입력까지 커플링된다.

연산 증폭기들의 반전 입력들은 회로(605) 및 스위치(S3)와 병렬로 커플링된 회로(610)를 통해 상호 접속된다. 이로써, 제어 가능 필터 전달 기능이 구현될 수 있다. 통과대역의 절대적 이득과 통과대역의 대역폭이 제어될 수 있다.

마이크로폰의 민감도/대역폭 제어는 사용자가 매우 근접한 거리에서 실제로 마이크로폰에 소곤소곤 이야기하는 상황에서 매우 유용한데, 이러한 상황에서는 음압 레벨이 매우 높을 수도 있고 그것은 과부하 상황들을 방지하고 주위 잡음 또는 배경 잡음을 감소시키기 위하여 마이크로폰의 민감도를 감소시키는 것이 알맞을 수 있다. 높은 배경 잡음이 있는 상황에서는 선행 신호 프로세싱에서 과부하 상황들을 감소시키기 위하여 대역폭을 낮추는 것도 적합하다. 바람/블로잉이 선행 신호 프로세싱에 과부하를 가하는 높은 음압 레벨(낮은 주파수)을 갖는 배경 잡음의 매우 좋은 예시인데, 마이크로폰의 대역폭을 감소시킴으로써 전체적인 음질을 향상시키는 것이 가능하다.

간단한 이득 증폭기와 집적 필터 증폭기 모두는 모드 검출기(108)에 의해 및/또는 모드 변경기(107)에 의해 직접적으로 제어될 수 있다. 모드 검출기(108)와 모드 제어기는 상이한 방식들로 구현될 수 있다. 모드 제어기는 예를 들면 별도 단부를 통해 직접적으로 제어될 수 있다.

커패시터(207)는 DC-블로킹 커패시터로서 제공되고 저항기(R)는 변환기에 대한 전압 바이어스와 직렬로 커플링된다.

증폭기(602)의 비반전 입력 및 접지 사이에 커플링된 회로(609)와 동일한 비반전 입력 및 증폭기(601)의 출력 사이에 커플링된 회로(608)는 대역 밖에서 공통-모드 차동적 신호를 제공하기 위하여 차동적 출력을 거의 강제하고 대역 내에서 차동적 모드 차동적 신호를 제공하여 이로써 필터링이 개선되도록 구성될 수 있다.

도 7은 전하 펌프의 2단 스테이지(two-stage stage)를 도시한다. 복합 전압 펌프(707)는 제1 단 전압 펌프(802)(UPC1)와 제2 단 전압 펌프를 포함한다. 제2 단 전압 펌프는 캐스케이드의 전압 펌프들(803, 804, 805, 806)(UPC2)을 포함한다.

제1 단 전압 펌프는 다양한 방식들로 구현될 수 있지만 제1 단 전압 펌프의 바람직한 실시예들은 상기에서 기술되었다. 제1 단 전압 펌프는 서로에 대하여 약 180도 위상 이동된 오실레이터 신호들(P1, P2)을 제공하는 오실레이터(801)에 기초한다. 오실레이터 신호들은 펌핑된 오실레이터 신호들(P1', P2')을 제공하기 위하여 전압 펌프(802)(UPC1)에 제공된다. 상기로부터, 펌핑된 오실레이터 신호들은 정확하면서 동시에 상대적으로 고전압 레벨들 공급하도록 조절됨을 알 수 있다. 또한, 펌핑된 오실레이터 신호들이 저전압 섹션에서 구현되는 회로들에 의해 공급됨을 알 수 있다. 상기 저전압 섹션은 점선 박스(810)에 의해 도시된다.

오실레이터 신호들(P1', P2')을 구성하는 반복된 펄스들의 펄스 진폭들이 저전압 섹션(810)에 대하여 특정된 공칭 전압 레벨에 있어서 최대화되는 경우, 다른 것들이 동등하다면 제2 단에서 캐스케이드된 전압 펌프들의 개수가 최소화될 수 있다. 결과적으로, 더 넓은 다이 영역의 효율적인 설계가 제공된다.

임의의 IC 기술이 DC 전압 브레이크다운(DC voltage breakdown) 없이 모든 소자들이 연산적(operational)이게 특정되도록 하거나 그 미만에서 그렇게 되도록 하는 공칭 전압을 갖는다. 상기 공칭 전압에서 또는 그 미만에서, 복잡한 회로는 고성능으로 구현될 수 있다. 상기 공칭 전압 레벨 초과에서는, 제한된 수의 소자들만이 이용될 수 있다. 즉, 예를 들면 표준 CMOS 저항기들은 그들이 고전압 레벨들로 인해 브레이크다운될 수도 있으므로 사용될 수 없다. 상기 제한된 수의 소자들은 고전압 CMOS 저항기들을 포함하지만, 고전압 CMOS 저항기들을 구현하기 위한 기술은 값비싸며 상기 소자들은 매우 부피가 크다. 그러므로, 전하 펌프를 저전압 섹션과 고전압 섹션으로 분리하는 것이 유용하다.

전압 펌프에 대한 설명으로 돌아오면 : 펌핑된 오실레이터 신호들(P1', P2') 은 캐스케이드로 배열된 전압 펌프들(803, 804, 805, 806)(UPC2)의 각각에 공급된다. UPC2로 지시된 전압 펌프들의 각각에는 입력 신호가 공급되고, 상기 입력 신호는 회로 노드들 (b), (c), (d)에서 P1' 또는 P2'의 펄스 진폭에 대하여 크게 펄스 진폭을 갖는 신호를 오실레이팅함으로써 중첩된 DC 전압으로서 특징지어진다. 노드 (a)는 바람직하게 UPC1으로부터 DC 신호를 수신하도록 커플링된다. 상기 DC 신호는 접지 기준, DC 레벨, 예를 들면 인버터들(502, 503)에 공급된 DC 공급 전압 또는 다른 DC 신호일 수 있다.

전압 펌프들의 캐스케이드는 회로 노드 (a)로부터 회로 노드 (b)까지, 회로 노드 (c)까지, 회로 노드 (d) 및 회로 노드 (e)까지 점진적으로 더 커지는 전압 레벨들을 생성한다. 전압 펌프들의 각각은 예를 들어 오실레이터 신호들의 펄스 진폭의 네 배에 상응하는 전압을 전압 펌프에 입력되는 DC 신호에 더할 수 있다. 그러나, 이것은 펌프의 구성과 특히 구성 내 커패시터들의 개수 그리고 펌프 내 손실 정도에 따른다.

회로 노드(e)에서 전압 펌프(805)에 의해 공급되는 전압 레벨은 마이크로폰 멤버들 중의 하나에 전기 전하를 공급하기 위하여 마이크로폰 바이어스 전압으로서 직렬 저항기(808)(R)와 단부(Tc2)를 통해 제공된다.

커패시터(809)(C)는 바이어스 전압이 제공되도록 하는 단부(Tc2)에 커플링된 마이크로폰 멤버로부터의 마이크로폰 신호를 수신하기 위해 단부(Tc4)에 커플링된 전치 증폭기(도시되지 않음)의 입력단에 펌핑된 DC 바이어스 전압이 도달하는 것을 블로킹하도록 커플링된다.

오실레이터(801)와 전압 펌프(802)에는 단부(Tc5)를 통해 전류를 인출함으로써 작동 전력이 공급된다. 그러나, 작동 전력은 마이크로폰 신호를 또한 공급하는 단부(Tc4)를 통해서 공급될 수도 있다.

전기통신 마이크로폰들의 경우 특히 다이 다이 영역 유닛당 상대적으로 큰 전체 전압 펌프 인자를 획득하기 위해 상기 다단 전압 펌프를 제공하는 것이 적합하다.

바람직하게, 전압 펌프들(803, 804, 805, 806)(UPC2)은 동일한 타입이다; 바람직하게는 상기 전압 펌프들은 유사하거나 동일하다.

고전압 IC 소자들은 더 넓은 상호 간격, 더 깊은 웰(well)들, 더 두꺼운 게이트 옥사이드 등을 요구한다. 즉, 물리적으로 고전압 IC 소자들은 상이한 소자들이다. 하기에서는, 고전압 섹션에서의 구현을 위한 딕손 타입의 전압 펌프가 기술된다.

도 8은 전하 펌프의 제1 단을 상세하게 도시한다. 상기 실시예는 상세하게 도시된 오실레이터이다. 도 3으로부터 나타난 바와 같이, 오실레이터는 두 개의 인버터들(403, 404) 주위에 조립된다. 인버터들(403, 404)은 전류 소스(T1)에 의해 전력 공급되고, 전류 소스(T1)는 바이어스 회로(402), Bias2 내지 일정 전류를 공급하는 메이크(make)(T1)에 의해 바이어싱된다.

인버터들은 내부 엘리먼트, 예를 들면 저항기나 트랜지스터를 통해 또는 자신의 출력을 통해 전류를 인출하도록 구성된다. 전류가 내부 엘리먼트를 통해 인출되는 상태 또는 전류가 출력을 통해 인출되는 상태에 인버터가 놓이는지의 여부 는 회로 지점들(ID1, ID2)에 공급되는 자신의 입력에서의 전압 레벨이 임계치 전압 레벨을 초과하는지 그 미만인지의 여부에 독립적으로(in dependence of) 제어된다.

인버터들(403, 404)의 출력은 각각의 커패시터들(C1, C2)에 커플링된다. 인버터(403, 404)가 전류가 출력을 통해 인출되는 상태에 있는 경우, 각각의 커패시터는 충전되고 커패시터 양단의 전압이 상승할 것이다. 대안적으로, 인버터의 다른 상태에서, 커패시터는 인버터를 통해 또는 다른 부하를 통해 방전될 것이다.

각각의 전하 레벨에 따라, 커패시터들(C1, C2) 양단의 전압은 각각의 트랜지스터들(T3, T5)을 제어한다. 이것은 트랜지스터(T3)의 게이트 단부들, 커패시터(C1) 그리고 인버터(403)의 출력 단부를 연결하는 회로 노드에 의해 달성된다. 상응하게도, 트랜지스터(T5)의 게이트 단부들, 커패시터(C2) 그리고 인버터(404)의 출력 단부를 연결하는 회로 노드에 의해 달성된다.

트랜지스터들(T2, T3)은 트랜지스터들(T3, T5)에 각각 직렬인 일정 전류 소스들로서 커플링된다. 트랜지스터들(T2, T4)은 바이어스 회로(401)(Bias1)에 의해 바이어싱된다. T3와 T5는 커패시터들(C1, C2) 양단의 전압 레벨에 의해 제어되고, 커패시터들(C1, C2)은 그들의 입력(ID1, ID2)에서의 전압 레벨들에 의해 결정되는 바에 따라 충전되거나 방전된다. 이로써, 버퍼링된 오실레이터 신호들(P1, P2)이 제공된다.

제어 회로(405)는 위상반전 오실레이터 신호들(P1, P2)을 제공하기 위한 회로를 제어하기 위해 제공된다. 바람직하게는, 180 위상 시프트된 신호들이 제공된다.

도 9는 전하 펌프의 제2 단을 상세하게 도시한다. 상기 전하 펌프는 딕손-컨버터 형태로 도시되고 바람직하게 복합 전압 펌프의 모듈들(703-706)(UPC2)을 구성한다. 본 실시예에서, 딕손-컨버터는 네 개의 다이오드-커패시터 단들을 포함하지만 더 소수의 또는 더 많은 단들이 제공될 수도 있다. 딕손 전압 펌프는 일반적으로 여러 다이오드-커패시터 단들로 구성된다. 섹션들의 수는 오실레이터 신호들(P1', P2')의 펄스 진폭과 원하는 출력 전압에 종속적이다. 전압 펌프(901)는 입력 전압 신호를 수신한다. 펌프(901)가 캐스케이드로 커플링되는 경우, 입력 신호는 선행 펌프 모듈에 의해 P1' 또는 P2'에 대부분 상응하는 오실레이팅 신호에 의해 중첩된 DC 신호로서 제공될 수 있다. 입력 신호는 'In'으로 지시되는 단부에서 제공되고 'Out'으로 지시되는 자신의 단부에서 펌핑된 출력 신호를 제공한다. 펌프는 교번적으로 커패시터들(C1, C3 그리고 C2, C4)을 각각 충전하는 오실레이터 신호들(P1', P2')에 의해 작동된다. 전압 펌프가 정상 작동 상태에 도달하고 따라서 펌핑된 출력 전압이 공칭 레벨에 도달하는 경우, 각각의 다이오드-커패시터 단은 오실레이터 펄스 진폭에서 상기 단에서의 임의의 손실을 차감한 것에 등등한 전압 스텝을 추가한다. 결과적으로, 입력 전압보다 더 큰 출력 전압과 펄스 진폭들이 제공될 수 있다.

딕손 전하 펌프 또는 다른 타입들의 전하 펌프들 또는 전압 스텝-업 회로들은 출력 전압 레벨의 제어를 제공하도록 구성될 수 있다. 당업자는 이러한 구성들을 제공할 수 있을 것이다.

도시된 구성에서, 제어 가능 스위치들(S1, S2)은 출력 레벨 미만의 전압 레 벨을 출력 단부에 제공하는 캐스케이드에서 노드를 통과하기 위해 사용될 수 있다. 스위치(S1)는 캐스케이드의 두 개의 다이오드들(D2, D3) 사이의 (중간) 회로 노드를 통과하는 반면에, 캐스케이드에서 최종단의 출력에 커플링된 스위치(S2)는 제어 가능 전하 펌프의 출력으로부터 출력을 접속 해제한다. 스위치들(S1, S2)의 상태는 중간 노드가 출력으로부터 작동 가능하게 접속 해제되면서 동시에 캐스케이드의 최종단의 출력이 출력에 커플링되도록 변경될 수 있다.

전하 펌프의 출력은 저역 필터(206)에 제공된다. 언급된 바와 같이, 제어 가능하게 이루어질 수 있는 구성들이 존재한다.

도 10a는 제어 가능 기준 발전기를 도시한다. 제어 가능 전압 기준 발전기는 모드 변경기(107)의 일부를 구현한다. 전압 기준 발전기는 접지 기준과 전력 공급(Vdd)에 커플링된다. 전압 기준 발전기는 출력 전압 기준 레벨(Vr)을 신호 조절기(103)(예를 들면, 증폭기 및/또는 시그마-델타 변조기를 포함함)에 공급한다. 전압 기준 발전기 내 전류는 모드 검출기에 의해 제공되는 제어 신호에 의해 결정된다. 제어 신호는 입력들 'CP1', 'CP2'를 통해 제공된다.

기준 발전기는 제어 신호들에 의해 제어되는 두 개의 제어 가능 전류 소스들(CCS1, CCS2)과 고정 전류 소스(CS3)를 포함한다. 전류 소스들은 결정된 출력 전류(Vr)를 제공하기 위해 병렬로 커플링된다.

전류 소스들을 통해 인출되는 전류가 전류 소스들에 직렬인 두 개의 다이오드들(D1, D2)을 통해 기준 전압(Vr)으로 변환되고 상기 다이오드들이 비선형 전류-전압 특징을 가지므로, 기준 전압은 전류가 감소함에도 불구하고 실질적으로 유지 된다.

도 10b는 제어 가능 바이어스 발전기를 도시한다. 제어 가능 바이어스 발전기는 제어 가능 기준 발전기와 유사한 구성을 갖는다.

이 측면에 있어서, 전류는 디지털 ON/OFF 신호를 통해 독립적으로 제어될 수 있다. 릴렉싱 성능 모드가 인에이블링 되는 경우, 상응하는 전류 소스들은 스위치 오프되고 더 적은 전류가 디지털 마이크로폰의 상이한 블록들의 바이어스 회로 내를 흐를 것이다. 도시된 구성에서, 마이크로폰이 수면 모드에 있을 경우에도, 예를 들어 2 uA의 최소 전류가 CS3에 의해 항상 턴 온 된다.

도 10c는 전류 소스 배열을 갖는 제어 가능 바이어스 발전기를 도시한다. 트랜지스터(T0)는 입력 기준 전류(lb)를 수신하기 위해 자신의 드레인에 커플링되고 공급 전압(Vdd)에 대하여 자신의 소스에 커플링된다. 트랜지스터의 게이트는 전류는 트랜지스터들(T1, T2, ... T3)의 배열(1003)에 공급한다. 세 개의 트랜지스터만이 도시되어 있으나, 상기 배열은 임의의 수의 트랜지스터들을 포함할 수 있다. 트랜지스터들(T1, T2, ... T3)은 각각 전류를 드레인-소스 통로를 통해 공급하도록 커플링된다.

상기 배열의 트랜지스터들은 전류(lb)에 기여하게 될 트랜지스터들 중에서 (얼마나 많은) 트랜지스터들이 출력을 통해 공급하였는지를 제어하기 위하여 드레인-소스 통로 내에 흐르는 전류가 각각의 제어 가능 스위치(S1, S2, ... S3)에 공급되도록 커플링된다. 이로써, 이산 레벨의 전류에 대한 선택 가능 레벨이 출력으로서 제공될 수 있다.

배열의 트랜지스터들이 하나의 동일한 반도체 다이 상에서 공급되므로, 이산 레벨의 전류에는 작은 허용치가 존재할 수 있다.

도 11은 프로그래밍 가능 모드를 갖는 변환기를 도시한다. 마이크로폰은 커패시터 마이크로폰(102), 반도체 다이와 마이크로폰 캡슐을 포함한다. 그러나, 단순성을 위해, 마이크로폰 캡슐이 도시되지 않는다. 집적 회로는 아날로그 또는 디지털 출력 신호를 모드 검출기, 모드 변경기(107) 및 모드 제어기에 공급하는 신호 조절기(103)를 포함한다.

모드 검출기(108)는 모드를 선택하기 위한 정보를 운반하는 프로그래밍 신호의 일부를 검출하도록 구성된다. 상기 기술된 바와 같이, 선택 가능 모드들은 정상 작동 모드와 하나 이상의 수면 모드들 및/또는 릴렉싱 성능 모드들을 포함할 수 있다. 도시된 실시예는 모드 제어기를 제공함으로써 프로그래밍을 향상시키도록 구성되는데, 모드 제어기는 선택된 모드에서 더욱 상세한 프로그래밍 파라미터 값들 또는 명령어들을 제공하기 위해 프로그래밍 신호의 다른 일부를 수신할 수 있다.

도시된 구성에서, 모드 검출기(108)는 입력 신호, 예를 들면 클록 신호 또는 전력 신호를 수신하고 입력 신호와 다중화된 프로그래밍 신호를 검색한다. 프로그래밍 신호는 모드 검출기(108)가 적어도 두 개의 모드들 중에서 하나를 검출하게 하도록 적응된다. 검출된 모드에 응답하여, 모드 검출기(108)는 검출된 모드를 가리키는 모드 제어기에 제어 신호를 제공한다.

모드 제어기는 적어도 두 개의 상응하는 모드들을 갖는다 : 정상 작동 모드 에서는 신호 조절기(103)로부터의 신호들이 단부(Tio/ic) 상의 출력으로 통과하고, 프로그래밍 모드에서는 모드 제어기가 외부 회로로부터 단부(Tio/ic)를 통해 프로그래밍 신호의 다른 일부를 수신하는 동시에 신호 조절기(103)로부터 모드 제어기로의 출력이 트라이-스테이트된다. 프로그래밍 모드에서, 외부 회로는 파라미터 값들 또는 프로그래밍 명령어들을 제공하기 위해 다른 프로그래밍 신호를 모드 제어기에 제공할 수 있다. 모드 제어기는 프로그래밍 신호를 수신하는 동시에 프로그래밍 모드에 있게 되고 프로그래밍 모드 해제시 정상 작동 모드에서 프로그래밍 신호의 값들에 따라 신호 조절기(103)를 작동시키기 위하여 상기 값들을 등록한다. 신호 조절기(103)는 상기 값들에 따라 정상 작동 모드에서 모드 변경기(107)를 통해 작동된다.

결과적으로, 외부 회로는 마이크로폰의 프로그래밍 모드를 선택할 수 있고 신호 조절기(103)가 정상 작동 모드에서 작동할 때 신호 조절기(103)의 성능을 프로그래밍하기 위하여 파라미터 값들 또는 프로그래밍 명령어들을 제공할 수 있다. 정상 작동 모드는 외부 회로에 의해 선택될 수 있고 또는 정상 작동 모드는 다른 프로그래밍 신호에 의해 제공된 소정의 프로그래밍 시퀀스 이후에 프로그래밍 모드 종료시 진입될 수 있다. 이로써, 제한된 다이 영역 소비, 제한된 전력 소비량, 제한된 수의 다이 단부들 그리고 이용 가능 다이 기술에 의해 주어진 한계들에 의하여 정해진 제약들에도 불구하고 상대적으로 진보된 프로그래밍 인터페이스가 달성될 수 있다.

도 12는 단순화된 모드 제어기를 도시한다. 디지털 마이크로폰은 커패시터 마이크로폰(102), 증폭기, 시그마-델타 변조기 및 모드 제어기를 포함한다. 시그마-델타 변조기는 커패시터 마이크로폰에 의해 제공되는 마이크로폰 신호의 아날로그-디지털 변환을 제공하여 이로써 디지털 펄스-밀도 변조된 PDM 신호를 제공한다. 디지털 신호는 단부(Tio/ic)를 통해 제공된다. 전압 조정기는 전력 공급을 증폭기에 제공하도록 구성된다.

또한, 디지털 마이크로폰은 단부(Tclk/ic)를 통해 클록 신호를 수신하고 클록 신호와 시간 또는 주파수 다중화된 프로그래밍 신호를 수신하도록 커플링된 모드 검출기(108)를 포함한다. 프로그래밍 신호에 응답하여, 모드 검출기(108)는 모드 제어기를 제어할 수 있다. 모드 제어기는 적어도 두 개의 모드들 중 하나에서 제어될 수 있다. 제1 모드에서, 모드 제어기는 디지털 신호를 시그마-델타 변조기로부터 단부(Tio/ic)로 제공한다. 제2 모드에서, 모드 제어기는 시그마-델타 변조기로부터의 신호를 트라이-스테이트하고 단부(Tio/ic)를 통해 프로그래밍 신호를 수신하도록 커플링된다. 모드 제어기에 의해 수신되는 프로그래밍 신호에 응답하여, 증폭기와 시그마-델타 변조기는 예를 들어 상기 및 하기에서 기술되는 바와 같은 모드 변경기(107)에 의해 제어될 수 있다. 또한, 다른 회로들은 예를 들어 커패시터 마이크로폰에 대한 바이어스 전압 또는 OTP 고전압을 제공하는 전압 펌프로 제어될 수 있다.

집적 회로와의 통신을 제공하는 바람직한 실시예가 하기에 기술된다. 통신은 DigMicCom으로 지시된 통신 프로토콜에 따르며, 이것은 외부 회로로부터 집적 회로까지 프로그래밍 신호들의 전달을 가능하게 한다.

DigMicCom은 클록 신호와 데이터 신호를 지원하기 위해 적어도 두 개의 I/O 핀들/패드들을 갖는 아날로그 또는 디지털 마이크로폰과 통신하는 용이한 방식이다. DigMicCom의 목적은 IC(ASIC)가 마이크로폰 캡슐 내부에 있을 때라도 디지털/아날로그 마이크로폰의 간단한 프로그래밍이 가능하게 하는 것이다.

DigMicCom은 테스트 장비 또는 핸드셋 또는 다른 외부 회로가 정상 작동 모드 동안에도 마이크로폰과 통신할 수 있도록 하는 특별한 프로토콜을 이용한 단순한 디지털 입력/출력 인터페이스이다. 마이크로폰의 프로그래밍 시퀀스 동안에는 정상 음성 데이터가 디스에이블링 되고 DigMicCom 프로토콜 대신에 DATA/CLOCK 핀들 상에서 실행되는 것이 주지되어야 하며, 상기 프로그래밍 시퀀스는 일반적으로 100 usec 미만으로 지속될 수 있다. 사용자의 관점에서는, 마이크로폰이 마이크로폰 신호를 제공하지 않는 상기 짧은 시간 간격이 조금도 주목되지 못한다.

이러한 방식으로, 마이크로폰은 특별한 민감도 셋팅들, SNR 비율들(또는 성능들), 전류 소비량들로 프로그래밍될 수 있고 심지어 예를 들면 테스트 상황에서 DATA 패드 상에서 ASIC의 내부 아날로그 노드들을 출력하도록 프로그래밍될 수 있다. 또한, 마이크로폰의 제조 동안에, DigMicCom은 마이크로폰의 디폴트 셋팅들(이득/민감도와 같은)을 제어하기 위해 사용될 수도 있으며, 상기 디폴트 셋팅들은 한 차례 프로프래밍될 수 있다(OTP).

DigMicCom 프로토콜을 지원하기 위하여, TSTMSEQ 블록, 수면 모드 검출기(108) 블록 그리고 마이크로폰 캡슐에 장착된 ASIC상에 집적된 파워 온 리셋 블록을 갖는 것이 제안된다. TSTMSEQ는 마이크로폰 내에서 DigMicCom 프로토콜/스위 치들을 제어하는 디지털 블록이고, 수면 모드 검출기(108)는 수면 모드를 제어하기 위해 사용되는 적어도 하나의 디지털 출력을 갖는다, 즉 수면 모드 검출기(108)는 클록 신호가 약 100kHz보다 미만일 때 시그널링한다. 상기 세 개의 블록들은 디지털 마이크로폰 내에 일반적으로 존재하는 일정한 부가적 블록을 갖는 하기 도면에서 묘사된다.

단순한 구성에서, 모드 검출기(108)는 두 개의 모드들, 즉 정상 모드와 수면 모드를 갖는다. 수면 모드로부터 정상 모드로의 전이는 마이크로폰이 유한 지속기간을 갖는 프로그래밍 모드로 진입하는 이벤트를 설정하는데, 여기서 마이크로폰은 프로그래밍 신호를 수신한다. 프로그래밍 신호가 동일한 단부를 통해 출력 신호로서 전송될 수 있으므로, 마이크로폰은 프로그래밍 모드가 끝나기 전에 마이크로폰 신호를 외부 회로에 제공할 수 없을 수 있다.

모드 제어기는 신호 조절기(103)로부터 마이크로폰 신호를 수신하고 트라이-스테이트 버퍼의 출력이 트라이-스테이트되지 않을 경우 단부(Tio/ic)에서 마이크로폰 신호를 제공하는 상기 트라이-스테이트 버퍼를 포함한다. 트라이-스테이트 버퍼의 출력이 트라이-스테이트되는 경우, 회로 블록 TSTMSEQ는 외부 회로로부터 단부(Tio/ic)를 통해 프로그래밍 신호를 수신하도록 커플링된다. 따라서, 마이크로폰 신호와 프로그래밍 신호는 시간-다중화 방식에서 공통 단부(Tio/ic)를 공유한다. TSTMSEQ 블록이 하기에서 더욱 상세하게 기술된다.

DigMicCom 프로토콜이 구현될 때, 모드 제어기의 중앙 부분이 TSTMSEQ로 지시된다. TSTMSEQ의 목적은 수신 측에서 Di102Com 프로토콜을 제어하는 것이다. 마이크로폰은 항상 슬레이브로서 동작하고 예를 들어 이동 핸드셋 또는 일정한 종류의 테스트 장비 형태의 외부 회로의 예를 들어 CPU, DSP 또는 오디오 코덱일 수 있는 자신의 마스터로부터 명령어들을 수용할 것이다. 또한, TSTMSEQ는 다수의 제어 출력 신호들(SW1, SW2, ...,SWn)을 갖는데, 상기 제어 출력 신호들은 DigMicCom 프로토콜의 제어 하에서 마이크로폰에 송신되는 Nprog 비트 시퀀스를 통해 프로그래밍된다.

Di102Com 슬레이브의 예시

하기에서는 Di102Com 슬레이브를 설계하는 것의 예시가 상세하게 기술된다. Di102Com 슬레이브는 예시에서 SW1 내지 SW11로 번호가 붙여지는 11 개의 디지털 출력들을 제어하기 위해 사용되고, Di102Com는 마이크로폰의 테스트에서 사용될 것이다, 즉 디지털 출력들(SW1 내지 SW11)은 ASIC 내부에서 일정한 내부 아날로그 노드들에 DATA 패드를 접속시키는 ASIC의 아날로그 부분에서 일정 스위치들을 제어하기 위해 사용된다. 본 예시에서는, 파워 온 리셋 회로들 신호들이 ASIC 상에서 상이한 블록들로부터 제어되고 파워 온 리셋 신호들이 TSTMSEQ 회로들에 이용될 수 있는 것이 가정된다. 또한, 수면 모드 검출기(108)가 ASIC 상에서 구현되고 수면 모드 검출 신호가 TSTMSEQ에 이용될 수 있음이 가정된다. TSTMSEQ 전기 인터페이스 블록은 하기의 도면에서 도시된다.

원리적으로, 상기 제어 신호들은 임의의 레지스터 - 통상적으로 D-플립 플롭 또는 D-래치- 의 출력이다. 상기 레지스터들은 파워 업에서 그들의 디폴트 값들에 설정될 수 있다, 보통 파워 온 리셋 이후 상기 디폴트 값은 낮은 레벨 값으로 설정 된다.

TSTMSEQ 블록의 전기 인터페이스

RN : 리셋 핀은 TSTMSEQ에 대한 전력이 안정되고 TSTMSEQ가 작동하게 된 이후에 TSTMSEQ에 공급되어야 한다. 신호는 적어도 하나의 클록 기간 동안에 활성 상태여야 한다. 다른 PIN을 이용한 실제 타이밍은 신호 타이밍 문단에서 찾을 수 있다. RN은 CLK와 비동기적이다.

SM :

본 입력 핀은 회로가 수면 모드일 때를 지시한다. '1'은 회로가 수면 모드에 있음을 지시하고 이것은 통상적으로 클록이 회로로부터 제거된 이후에 발생한다. 클록이 다시 턴 온 될 때, TSTMSEQ가 음의 클록 에지 상에서 SM 핀을 샘플링하므로 SM 핀이 적어도 1 clk 기간들 동안 높은 상태로 머무르는 것이 중요하고, 이것은 회로가 수면 모드에 있다가 방금 깨어났음을 지시한다. 자신의 '0' 상태로 다시 돌아가야 할 때 SM 핀에 대한 요구조건들은 없으나, 이것이 다음 차례의 SW 프로그램 주기가 시작되기 이전에 발생할 필요가 있다.

Dread :

Dread 핀의 목적은 TSTMSEQ가 DATA 핀을 통해 데이터를 판독하길 원할 때를 지시하는 것이다, 즉 상기 출력 핀은 회로의 DATA PAD가 입력 모드에 있어야 할 때를 제어하기 위해 사용될 수 있다. '1'은 회로의 DAPA PAD가 '입력 모드'에 있어야 함을 지시하고, '0'은 DATA PAD가 트라이스테이트 모드 또는 정상 출력 모드에 있는 것이 허용됨을 지시한다. ASIC 상의 DATA PAD는 고-Z 또는 출력 모드로부터 절반의 클록 주기 미만의 입력 모드로 변경할 수 있어야 한다.

CLK :

클록 신호는 TSTMSEQ에 공급되어야 하는데, 상기 클록 신호는 ASIC들 CLK PAD로부터 바람직하게 직접적으로 취해질 수 있다. TSTMSEQ 내부의 모든 동기적 플립-플롭은 음의 클록 에지에서 자신의 상태를 변경한다.

Sw1-Sw11 :

총 11 개의 스위치들이 TSTMSEQ에 접속될 수 있다. 상기 출력 핀들은 액티브 로우(active low) 1'이고, '0'은 상응하는 스위치가 턴 온 되어야 함을 지시한다. 각각의 Sw의 출력은 전체 프로그램 주기가 완료된 이후에 자신의 활성 상태로 변경되는데, 이는 DATA PAD가 자신의 입력 모드에 있는 한 접촉이 결코 턴 온 되지 않을 것임을 의미한다.

DATA :

DATA 핀은 DATA PAD에 접속되어야 하고 Dread 핀에 따라 제어된다. DATA 핀과 DATA PAD를 혼동해서는 안되며, DATA 핀은 TSTMSEQ 블록 상 및 ASICS의 DATA PAD I/O 패드에 위치된다.

3.2 타이밍 다이어그램들

본 문단에서는, 통상적인 이벤트가 기술된다. 상기 이벤트들은 TSTMSEQ에서 테스트모드 옵션을 턴 온 하고 하기의 셋팅들을 갖는 11 개의 스위치 제어들(SW1-SW11)을 프로그래밍한다 :

SW1 : 1(턴 오프 된 스위치)

SW2 : 0(턴 온 된 스위치)

SW3 : 1(턴 오프 된 스위치)

SW4 : 1(턴 오프 된 스위치)

SW5 : 0(턴 온 된 스위치)

SW6 : 0(턴 온 된 스위치)

SW7 : 1(턴 오프 된 스위치)

SW8 : 0(턴 온 된 스위치)

SW9 : 1(턴 오프 된 스위치)

SW10 :1(턴 오프 된 스위치)

SW11 : 1(턴 오프 된 스위치)

DigMicCom 프로토콜

DigMicCom은 프로그래밍 시퀀스를 개시하기 위하여 특별한 프리앰블 검출 방식을 사용한다. 상기 프리앰블 방식은 마이크로폰의 프로그래밍 시퀀스의 진입 또는 개시를 위해 고유 워드로서 사용된다. 정상 작동 조건 동안에 이러한 프로그래밍 모드로 진입하는 것이 허용되지 않는 것이 문제점이다. DigMicCom는 클록 주파수보다 더 높은 주파수를 갖는 Npulse로 구성된 프리앰블을 이용한다.

특정 개수의 클록 주기들(Nclk) 동안에 DATA PAD 상에서 다수의 펄스들(Npulse)을 적용함으로써 그리고 Npulse > Nclk를 보장함으로써, 정상 오디오 데이터 비트들로부터 프리앰블을 구분하는 것이 가능한데 오디오 데이터 비트들은 항상 클록 신호와 동기적으로 시프트되기 때문이다. 일부 애플리케이션에서, 두 개의 디지털 마이크로폰들이 동일한 DATA 와이어에 위치된다, 즉 좌우측 마이크로폰 채널이 클록의 상승 에지 및 하강 에지 각각을 통해 DATA 출력 비트를 시프트하고, 각각의 마이크로폰이 낮은 클록 기간 및 높은 클록 기간 각각에서 고임피던스 상태로 DATA 패드를 유지한다. 노키아 포맷의 타이밍 다이어그램이 하기에 도시되는데, 여기서는 점선 DATA1(좌)/DATA2(우)가 상응하는 마이크로폰들 DATA 패드가 고임피던스 트라이-스테이트 모드에 있음을 지시한다. 이러한 애플리케이션에서, 거짓 프로그래밍 비트 시퀀스에 진입하지 않기 위하여 DATA 와이어를 통한 정상 오디오 비트들과 상이한 고유 워드를 갖는 것이 필수적이다.

그래서 다시 말하면 : DigMicCom 프리앰블 검출 방식은 Nclk 클록 기간들(예를 들면, 18 클록 기간들)의 시간 프레임에서 Npulse(예를 들면, 28 펄스들)에 대 한 비동기적 조사로 구성되고, 정확하게 Npulse가 검출되면 정확한 프리앰블이 검출된다.

TSTMSEQ는 Nclk 시간 프레임에서 Npulse를 일정하게 조사할 수 있다, 즉 각각의 새로운 클록 주기를 위한 카운트를 갱신하는 최종 Nclk 기간에서 펄스들의 수를 카운트할 수 있다. 그러나, 이것은 귀찮고 전력 면에서 값비싼데, 대신에 DigMicCom가 파워 업 이후에 또는 마이크로폰이 수면 모드를 나갈 때에만 프리앰블을 조사한다. 이러한 방식으로, 파워 온 리셋 블록과 수면 모드 검출 블록이 TSTMSEQ 블록을 위한 중요 정보를 제공한다.

DigMicCom 프로토콜은 하기의 상태 다이어그램과 관련하여 더욱 상세하게 기술된다.

도 14는 통신 프로토콜의 상태 다이어그램을 도시한다. 파워 업 이후에 TSTMSEQ는 SW1, SW2 ....SWn 제어 비트들을 시작하는 디폴트들로 개시한다. 파워 업 이후에 마이크로폰(슬레이브)은 프리앰블 검출 모드에 진입하는데, DATA PAD가 고임피던스 트라이-스테이트 모드에 설정되고 제1 Nclk 주기들 동안에 마이크로폰들 TSTMSEQ가 DATA 라인을 통과한 펄스들의 수를 카운트한다. 마이크로폰들 TSTMSEQ의 다음 차례 모드는 프리앰블 검출이 있었는지에 따른다, 즉 모드 2) 또는 비검출 모드 3)이 있다. 앞선 도면의 점선은 파우 업에 대한 프리앰블이 생략될 수 있음을 지시하고, 이 경우 TSTMSEQ는 바로 모드 2)로 시프트한다. 상기 모드에서, 마이크로폰은 오디오 데이터를 DATA 패드를 통해 송신하는 정상 작동 모드에서 작동한다. 상기 모드에서, SW1, SW2,...SWn 제어 레지스터 비트들은 파워 업으로 부터 또는 최종 프로그래밍 시퀀스로부터 변경되지 않는다. 마스터가 클록을 감소시키거나 턴 오프할 때, 마이크로폰은 TSTMSEQ/수면 모드 검출기(108)에 의해 검출되는 수면 모드에 진입하고, TSTMSEQ는 모드 5)로 시프트한다. 파워 업 때 프리앰블이 미검출되는 경우, TSTMSEQ는 바로 모드 4)로 시프트한다. 상기 모드에서, 마이크로폰은 프로그래밍될 수 없고 SW1, SW2 ....SWn 제어 비트들의 디폴트 파워 온 셋팅들을 사용한다. 상기 모드에서, CLK가 제공된 이후 제1 Nclk 클록 주기들에서 프리앰블 검출 방식이 활성 상태이고, 프리앰블이 검출된다면 모드 6)으로 가고 그렇지 않다면 모드 2)로 되돌아간다. 상기 모드에서, 마스터는 SW1, SW2 ....SWn 제어 비트들을 설정하는 자신의 프로그래밍 비트들을 송신중이다. 슬레이브는 수면 모드의 종료 이후에 Nclk번째 클록 주기의 제1 전이 이후에 상기 비트들에 대한 판독을 개시한다(이는 타임 스탬프로 잘 정의된다). TSTMSEQ는 그런 다음 모드 7)로 변경된다. 상기 모드에서, TSTMSEQ는 프로그래밍 비트들이 DATA 라인을 통해 정확하게 수신됨을 지시하기 위해 확인응답 신호를 다시 송신할 수도 있고 및/또는 단순히 수신된 프로그래밍 비트들을 활성화할 수도 있으며, 이로부터 모드 2)로 복귀하고 모든 과정을 다시 개시한다.

DigMicCom 프로토콜과 동일한 DATA 와이어에 있는 두 개의 마이크로폰들( Mics .)

DigMicCom 프로토콜은 또한 두 개의 마이크로폰들이 동일한 클록을 이용하여 동일한 DATA 와이어에 접속될 때를 지원한다. 본 구성에서, 정상 DATA 오디오 비트는 위에서 기술된 바와 같이 DATA 와이어를 통해 클록의 각각의 절반 기간에 송 신된다.

위에서 기술된 바와 같은 프로토콜을 이용하는 것은, 마이크로폰 모두(좌우 마이크로폰)가 마스터로부터 동일한 명령어를 수신할 수 있음을 의미한다. 여기서, 마이크로폰들이 확인응답 신호를 송신하는 것은 권장되지 않는데, 그 이유는 확인응답 신호가 DATA 와이어 상에서 BUS 충돌을 야기하기 때문이다. 그래서, 위에서 기술된 프로토콜은 본 경우에 여전히 수용될 수 있다.

상이한 명령어들이 좌우 마이크로폰 각각에 송신될 필요가 있을 경우, 프로그래밍 비트 시퀀스의 하나의 전용 비트(또는 하나 이상의 전용 비트들)가 좌측 또는 우측 마이크로폰을 선택하기 위하여 추가될 필요가 있는데, 프로그램 시퀀스에서 상기 비트 필드는 L/Rsel로 불린다.

명령어가 좌측 마이크로폰에 송신될 것에 관한 것일 경우, 앞선 섹션에서 기술된 바와 같이, MASTER는 클록을 셧다운 함으로써 두 개의 마이크로폰을 수면 모드에 두고 그런 다음 클록을 다시 제공하고 프리앰블을 송신하고 그 이후에 프로그래밍 시퀀스를 송신하는데, 상기 프로그래밍 시퀀스에서는 L/Rsel 비트 필드가 상기 프로그램 시퀀스가 좌측 마이크로폰에 의해서만 저장될 것임을 지시한다. 좌측 마이크로폰은 선택적으로 일종의 확인응답을 다시 송신할 수 있다. 확인응답 시간 프레임 동안에 우측 마이크로폰 DATA 패드는 트라이-스테이트여야 한다.

프로그램 시퀀스의 제1 비트(들)로서 L/Rsel 비트 필드를 위치시키는 것이 권장되는데, 이러한 방식으로 일정 로직이 절약될 수 있다.

도 15는 상기 프로토콜에 따른 신호들의 타이밍 다이어그램을 도시한다. RN 핀이 2usec 이후에 종료되고 CLK 신호가 접지에 유지된다. 파워 업 이후에, 설계를 통해 RN 핀이 최대 시간, 즉 TmaxRN 이후에 종료되는 것을 보장하는 것이 중요하다. 이것은 CLK/DATA 신호가 외부 테스트 장비(또는 평가 보드)에 의해 제어되고 상기 장비는 CLK/DATA를 제공하기에 앞서 RN이 종료되기 전까지 대기해야한다는 사실에 기인한다.

t > TmaxRN일 때, CLK 및 24 펄스들(프리앰블)이 DATA에 제공되고, 여기서 출력 핀 DREAD는 TSTMSEQ가 데이터 판독을 예상하고 DREAD가 A300 다이의 DATA PAD를 제어하기 위해 사용되어야 함을 지시한다.

16 CLK 기간들이 경과되고 내부 TSTm 비트가 설정되는 경우, 이것은 t=8.8usec에서 발생하고 TSTMSEQ가 다음 차례의 수면 모드 주기에서 SW 데이터 비트들을 수용하는 것이 허용됨을 지시한다.

CLK는 그런 다음 제거되고(또는 GND에 접속됨) 잠시(TSMDon) 이후에 수면 모드 검출 회로는 상기 회로가 SM 비트를 높게(t=10.0 usec에서) 설정함으로써 수면 모드에 있음을 지시한다. 파라미터 TSMDon은 설계에 의해 주어지고 최대 시간인데 상기 최대 시간은 CLK가 제거되는 것으로부터 수면 모드 검출 회로가 SM 비트를 높게 설정하기 이전까지이다.

t=12.6 usec에서, CLK는 그런 다음에 회로를 깨우기 위하여 다시 제공된다. 여기서는, 깨어나기 전 적어도 하나의 클록 기간 이전에 SM이 높게 유지되는 것이 중요한데, 이것은 설계에 의해 보장되어야 한다. 이는 SM 비트가 음의 CLK 에지에서 샘플링되는 사실에 기인한다.

다음 차례의 18 CLK 주기들 동안에, 프리앰블이 제공되어야 한다, 즉 DATA 핀을 통해 24 펄스들이 제공되어야 한다.

t=13.6 usec에서, 회로는 회로가 수면 모드를 끝냄을 지시한다. 이것은 발생시 TSTMSEQ에 대해서는 중요하지 않으나, SM은 다음 차례의 수면 모드 반복 이전에 높아져야 한다.

(DREAD 핀의 고장시) t=19.6 usec에서, 18 CLK 주기들이 경과되고 프리앰블이 정확하게 검출된다. 이것은 TSTMSEQ가 판독 DATA 모드로 들어가도록 트리거링하고 다음 차례의 11 CLK 주기들 동안에 SwitchCtr 블록의 지연 라인으로 SW 비트를 클록할 것이다. 다시 DREAD은 TSTMSEQ가 회로의 DATA PAD로부터 DATA를 판독할 것을 예상함을 지시한다.

t=24.0 usec에서, 11 SW 제어 비트들은 지연 라인으로 클록되고 SW1-SW11 핀들에서 DATA 핀을 통한 선행 11 비트들에 따라 턴 온 또는 턴 오프된다. SW 핀들의 일부가 도시된 하기의 도면을 참조하라.

도 16은 모드 제어기의 상세도를 도시한다. TSTMSEQ는 하기의 상세한 설명에서 기술될 6개의 블록들로 구성된다.

AsyncCount(1603) :

비동기 카운터는 DATA 입력을 통한 이벤트들의 수를 카운트한다. 상기 카운터는 각 시간에서 증분되고 상승 에지는 DATA 입력을 통해 일어난다. 이는 테스트 장비(즉, A300EV)로부터 마이크로폰까지의 DATA 와이어링에 대한 리플렉션이 허용되지 않으며 상기 리플렉션들은 댐핑되어야 하고 일정 종류의 슈미트 트리거 장치 가 DATA PAD 단부에 제공되어야 함을 의미한다.

출력 비트 "Abit"는 카운터의 값이 24(십진수)일 때 '1'에 설정되고 그렇지 않으면 '0'이다.

카운터는 게이트 입력 클록을 갖고 31(십진수) 도달시 카운팅을 중지할 것이다.

또한, 카운터는 RN 핀을 통해 (반드시) 리셋되는데, 각각의 시간에서 전력은 A300 회로에 공급된다. A300 회로들이 수면 모드로부터 깨어날 때, 카운터는 또한 'sm_rst' 모드를 통해 리셋된다.

Scount(1602) :

동기 카운터는 클록들의 수를 카운트한다; 카운트 값은 CLK의 음의 에지 트랜잭션에서 갱신된다.

'sbit'은 카운트 값이 15(십진수)일 때 '1'이고 그렇지 않으면 '0'이고, 'sbit'은 프리앰블/개시 시퀀스가 정확하게 수신되면 'TSTm' 비트/노드를 설정하기 위해 사용된다. 'seod'는 모든 11 스위치 셋팅들이 플립-플롭 지연 라인(SW1-SW11 핀들의 셋팅)으로 클록될 때 '1'이다.

또한, 카운터는 RN 핀을 통해 (반드시) 리셋되는데, 각각의 시간에서 전력은 A300 회로에 공급된다. A300 회로들이 수면 모드로부터 깨어날 때, 카운터는 또한 'sm_rst' 모드를 통해 리셋된다.

SMpulse(1601) :

수면 모드 펄스 블록은 'sm_rst' 신호를 생성한다. SMpulse로의 입력 신호 는 회로가 수면 모드인지 아닌지를 다시 지시하는 SM 핀이다. SM 입력 핀이 '1'일 경우, 회로는 수면 모드에 있는 것으로 간주된다.

SMpulse 블록은 CLK의 하강 에지에서 SM 입력 핀을 샘플링하고, SM 핀이 상태를 변경시킨 경우 하나의 클록 와이드 리셋 신호('sm_rst')를 생성한다.

SMpulse 블록이 정확하게 동작하도록 하기 위하여, SM 핀이 클록이 턴 온 된 이후에 적어도 하나의 클록 기간에서 신호를 유지하는 것이 중요하다.

ModeShifter(1604) :

모드 시프터는 TSTMSEQ 블록의 하트/브레인이고, 하기에서 설명되는 블록으로부터의 출력 신호들을 설정함으로써 TSTMSEQ 블록의 상태를 제어하기 위하여 카운터들과 SMpulse 리셋 발생기로부터의 모든 입력 신호를 사용한다.

'Rop'는 "read on power up"의 약자이고, 상기 신호는 RN 신호들이 종료된 이후에 16 클록 기간에서 '1'이다. 상기 기간 동안에, 프리앰블/개시 시퀀스는 회로가 테스트 모드에 진입하도록 하기 위하여 제공되어야 한다. 프리앰블이 파워 업 이후에 검출되면, TSTMSEQ는 'TSTm'을 '1'에 설정하고, 이는 회로가 수면 모드로부터 깨어난 이후에 테스트 모드에 진입하는 것이 허용됨을 의미한다.

'TSTm'은 프리앰블이 검출되고 파워 온 리셋이 RN 핀을 종료한 이후에 16 클록 기간들이 경과되었을 때 '1'을 시그널링한다. 신호가 '1'이 아닐 경우, 회로가 테스트 모드에 진입하는 것이 불가능할 수 있고 모든 SW1-SW11 핀은 비활성 상태('1')로 유지될 것이다.

'Row'는 "read on waking up'의 약자이고, 이는 회로들을 깨우기 위해 상기 회로에 CLK가 제공된 이후에 16+2 클록 기간들에서 '1'이다. 부작용은 상기 신호가 또한 "read on power up" 상태("Rop" 신호로 지시됨) 동안에도 높다는 것인데, 이것은 에러가 아니다. 상기 기간 동안에, 프리앰블은 TSTMSEQ가 제어 스위치 비트들을 수용하도록 하기 위해 DATA PAD에 제공되어야 한다. 제어 스위치 비트들은 18번째 음의 CLK 전이 이후에 판독될 것이고, 프리앰블이 정확하다면 현재 11 제어 비트들이 수용된다.

'DataAck' 신호는 수면 모드에서 깨어난 이후에 프리앰블이 수용되면 '1'로 설정된다. DataAck는 다음 차례의 수면 모드 주기들 전까지 높게 유지된다. DataAck가 '1'일 때 TSTMSEQ는 다음 차례의 11 클록 주기들 동안에 11 스위치 제어 비트들의 수신을 수용(accpect)한다. TSTMSEQ는 프리앰블이 수용되지 않는다면 낮게('0') 머무른다.

'eod' 신호는 최종 데이터 스위치 비트가 판독될 때, 즉 11 클록 주기가 경과될 때 '1'에 설정되고, 프리앰블이 수용되지 않으면 'eod' 신호들은 낮게('0') 머무른다.

따라서, DigMicCom 프로토콜은 하기의 단계들로 요약될 수 있다 :

마스터(마이크로폰에 대하여 통신하거나 상기 마이크로폰과 통신하는 외부 회로)

0. 파워 업시 프리앰블 송신(옵션)

1. 클록 제거

2. 클록 턴 온(1 + 2 = 청취 모드가 됨)

3. DATA를 통해 프리앰블 송신(DATA - 두 개의 마이크로폰들에 대하여 침묵이 아닐 경우에만)

4. 프로그램 명령어들을 송신

5. 확인응답을 기다림(옵션)

슬레이브(마이크로폰)

0. 파워 업 이후 프리앰블 청취

1. 손실 클록을 위한 청취

2. 재-설정된 클록을 위한 청취

3. 프리앰블을 위한 청취

4. 프로그램 명령어들을 위한 청취

5. 확인응답 송신(옵션)

도 17은 클록 신호와 주파수 다중화되는 프로그래밍 신호를 검색하도록 구성되는 모드 검출기를 도시한다. 클록 신호와 프로그래밍 신호는 외부 회로(도시되지 않음)로부터 입력된다.

모드 검출기(108)는 집적 회로의 단부 Tclk/ic를 통해 클록 신호를 수신하도록 구성된다. 클록 신호는 클록 신호가 프로그래밍 신호에 의해 영향받을 때, 즉 프로그래밍 신호가 전송될 때 특히 시간 간격들로 클록 신호를 복구하도록 구성되는 클록 복구 회로에 공급된다. 클록 복구 회로(1701)는 당업자에 알려진 바와 같 이 상이한 방식들로, 예를 들면 위상 고정 루프를 통해 구현될 수 있다. 프로그래밍 신호는 클록 신호를 통한 디지털 신호의 전송을 위한 통신 프로토콜을 특정하는 소니/필립스 디지털 인터페이스(SPDIF)에 따라 전송될 수 있다. 상기 명세는 오디오 신호들에 대하여 의도되지만, 여기서 SPDIF는 플그래밍 신호 또는 그의 일부를 전달하는 예시적 원리로서 동작한다.

클록 복구 회로는 신호 조절기(103) 및/또는 집적 회로의 다른 블록들에 공급되는 복구된 클록 신호를 출력한다. 복구된 클록 신호는 또한 클록 신호에 의해 전송된 디지털 신호(프로그래밍 신호)를 복구하는 데이터 복구 회로(1702)에 출력된다.

복구된 디지털 신호는 휘발성 메모리(1703)에 저장되고, 상기 휘발성 메모리(1703)로부터 프로그래밍 비트들이 모드 변경기(107) 또는 집적 회로의 다른 블록들에 판독된다. 따라서, 프로그래밍 비트들은 모드 변경기(107)에 입력된다.

도시된 구성은 마이크로폰의 동적 프로그래밍에 특히 적합하다.

OTP 또는 정적 프로그래밍을 위한 구성은 휘발성 메모리를 비휘발성 메모리로 교체하고 비휘발성 메모리를 외부 회로에 의해 또는 전압 펌프를 통한 다이 상에서 제공될 수 있는 고전압 OTP 신호에 커플링함으로써 구현될 수 있다.

바람직한 실시예에서, 마이크로폰은 한 차례 프로그래밍된다, 즉 OTP로 프로그래밍된다. OTP는 상이한 방식들로 구현될 수 있지만, '폴리 퓨즈들' 또는 '제너 재핑(zener zapping)'을 이용하는 구현예들은 OTP를 제공하는 실시예들의 예시들이다. OTP는 기준 전압들과 주파수들 또는 다른 파라미터들, 예를 들면 스테레오 마 이크로폰 구성의 사용을 위해 마이크로폰이 '좌측 마이크로폰'으로서 구성되는지 또는 '우측 마이크로폰'으로서 구성되는지를 결정하는 파라미터의 미세 튜닝을 인에이블링하는 후-제작 프로그래밍 방법이다. 특히 이러한 트리밍 카운팅 금속 퓨즈들(trimming counting metal fuses), 폴리 퓨즈들, 제너 재핑, EPROM 및 E2PROM을 위한 많은 접근법들이 존재한다.

한 실시예에서, OTP 신호는 OTP 모드 변경기(107)에 커플링된 별도 핀을 통해 제공된다. OTP 모드 변경기(107)는 상기 도시된 모드 변경기(107)와 유사한 구성을 갖지만, 동적으로 제어 가능한 스위치들 대신에 비휘발성 메모리, 예를 들면 OTP 프로그래밍 신호에 의해 통계적으로 버닝되거나 버닝되지 않는 퓨즈들 또는 제너 다이오드 형태의 비휘발성 메모리로 구성된다. 다이오드들 또는 퓨즈들은 프로그래밍 동안에 개별 다이오드 또는 퓨즈를 주소 지정하는 주소 회로에 커플링된 PROM 배열에 배열될 수 있다.

다른 실시예에서, 도시된 모드 검출기(108) 또는 모드 제어기는 비휘발성 메모리를 주소 지정하도록 구성되고 고전압 프로그래밍 신호가 별도 단부를 통해 제공된다. 대안적으로, 고전압 신호는 전압 펌프에 의해 집적 회로를 통해 제공되고, 상기 고전압 신호는 전압 펌프 또는 전압 펌프로의 제어 신호를 제어함으로써 제어된다. 이로써, 별도 OTP 단부가 방지될 수 있다. 또한, 대안적으로, 고전압 신호는, IC의 비-OTP 블록들이 상기 블록들을 고전압으로부터 보호하기 위해 전력 공급 단부로부터 디커플링되는 동안에 전력 공급 단부를 통해 제공된다.

바람직한 실시예에서, 마이크로폰 또는 마이크로폰의 집적 회로는 하기의 방 법에 의해 후-제조된다 :

- 마이크로폰의 성능 값, 예를 들면 이득/민감도를 측정하는 단계;

상기 측정된 성능 값을 원하는 값 또는 원하는 값들의 범위와 비교하는 단계; 및

- 원하는 값에 근접하거나 또는 원하는 범위 내에 있거나 또는 원하는 값에 거의 인접한 성능을 달성하기 위해 마이크로폰 또는 집적 회로를 프로그래밍하는 프로그래밍 신호를 제공하는 단계.

이로써, 상이한 마이크로폰들 또는 집적 회로들 사이의 변이들(제조 프로세스들의 경쟁적 제어에 기원함)을 보상하는 것이 가능하다.

도 18은 OTP 시스템을 갖는 반도체 다이를 도시한다. 아날로그 출력과 디지털 출력을 갖는 마이크로폰 내 구현될 수 있는 OTP 시스템의 예시가 도시된다. 도시된 OTP 시스템은 네 개의 출력들, SW1, SW2, SW3 및 SWn(본 예시에서는 n=4)을 갖는다. 상기 네 개의 출력들은 예를 들어 마이크로폰 내 이득 셋팅을 제어하기 위해 사용될 수 있다. "제어 로직"은 1802를 제어한다 : 1803 서브시스템의 "제너 다이오드의 체인" 내 제너 다이오드들의 버닝/재핑은 시스템의 파워 업 이후 제너 다이오드 상태를 판독하고 선택적으로 검증/확인응답 또는 프로그래밍/재핑 비트들을 다이오드들이 재핑 이후에 출력 패드(1805)에 송신한다.

"제너 다이오드들의 체인"(1803)의 프로그래밍/재핑은 Prog 패드 상에서 펄싱하는 고전압을 인가함으로써 수행되고, 상기 신호는 정확한 다이오드를 재핑하기 위하여 clk/crt 신호들에 동기화되어야 한다. 상기 Prog 패드를 흐르는 전류는 수 천 암페어(tens of milliamps)보다 더 높을 수 있으며, 그러므로 다이 상에서 우수하면서 견고한 접지 접속을 보장하는 것이 중요하다. 제어 로직상의 rst 신호는 보통 시스템에서 어느 곳에 공급되는 파워 온 리셋 신호에 의해 제어되고, rst 신호는 SW1-SWn 신호들이 파워 업 이후에 전류 제어 재핑 다이오드들을 리플렉트하는 것을 보장한다.

Prog 패드(1801)는 버퍼링된 DC 프로그래밍 입력이고, 일반적으로 고전류가 상기 핀을 통해 흐르고 고전압이 프로그래밍 동안에 상기 핀에 인가된다. 일반적으로, 핀은 상기 고전력 프로그래밍에 전용된다.

제어 로직(1802)은 버닝 프로세스 제어 재핑 다이오드 및 데이터 레지스터들(1804)의 판독/쓰기를 제어한다.

Pw1은 제어 다이오드들을 위한 펄스 폭 제어 신호이다. Ctr은 버닝 프로세스에 대한 내부 제어 신호이다. '데이터 아웃 패드'는 옵션인 패드이고 시스템의 프로그래밍을 검증하기 위해 사용될 수 있다.

도 19는 OTP 시스템과 디지털 출력 신호를 갖는 반도체 다이를 도시한다. 도 20의 제너 재핑 시스템이 어떻게 디지털 출력을 갖는 마이크로폰에 통합되는지에 관한 예시가 도시된다. 본 예시에서, Tprog 패드가 추가되었고, tprog 패드는 재핑 신호를 "제너 재핑 시스템"에 제공하기 위해 사용된다. 제너 상태를 검증 및 프로그램하기 위하여, 프로그래밍 비트들이 DigiMicCom을 통해 마이크로폰에 송신되는데, 다른 가능성들이 존재함을 알아두라. 모드 변경기(107)/검출기는 제너 다이오드들의 실제 프로그래밍을 제어하고 DigiMicCom은 성공적인 재핑을 지시하기 위해 외부 부분(마스터)에 확인응답 비트(또는 비트들)를 다시 송신한다.

특히 마이크로폰들의 제조 동안에 마이크로폰 민감도의 변동을 감소시키기 위하여 OTP 시스템을 통합시키는 것이 매우 적합하다. 마이크로폰들의 테스트 도안에, 디폴트 민감도가 측정되고 목표 민감도와의 차이가 계산된다. 차이는 그런 다음 OTP 옵션을 통해 보상된다.

일반적으로, 청취 신호, 프리앰블 신호 및 프로그램 워드 신호는 프로그래밍 신호로 지시된다.

대부분, 프로그래밍 신호가 클록 신호, 전력 공급 신호, 아날로그 출력 신호, 디지털 출력 신호 또는 집적 회로로 입력되거나 상기 집적 회로로부터 출력되는 다른 신호 입력이나 다른 신호 출력에 따라 시간 다중화 또는 주파수 다중화되는 신호로서 전송됨이 주지되어야 한다. 또한, 프로그래밍 신호는 별도 단부를 통해 단일 신호로서 제공될 수 있다.

여전히 또한, 프로그래밍 신호의 일부분들이 동일한 단부를 통해 전송될 수 있고 상기 일부분들이 상이한 단부들을 통해서 전송될 수 있음이 주지되어야 한다. 예를 들면, 프로그램 모드를 선택하는 프로그래밍 신호(청취 신호)의 일부분은 클록 신호 단부(Tclk/ic)를 통해 이에 따라 전송될 수 있는데, 이때 프리앰블과 프로그래밍 워드(또는 파라미터 값 또는 프로그래밍 명령어)를 포함하는 임의의 일부는 마이크로폰 신호를 제공하는 단부를 통해 전송될 수 있다.

비록, 디지털 실시예들에 대한 기술이 시그마-델타 변조기에 기초하더라도, 다른 타입들의 아날로그-디지털 변환기들도 사용될 수 있음이 주지되어야 한다.

일반적으로, 캡슐 또는 하우징은 기본 변환기에 부가하여 완충 마운트들, 방음기들, 보호용 덮개들 및 전자 회로를 포함한다.

하우징은 캡슐들, 카트리지들 및 패키지들을 위한 공통 명칭이다. 명칭 '캡슐' 또는 '카트리지'는 종래 기계적 변환기들이 일렉트릿 마이크로폰들로 참조될 때 보통 사용된다. 명칭 '패키지'는 마이크로 전기 기계 시스템들(MEMS) 변환기들이 참조될 때 보통 사용된다. 그러나, 이에 대한 매우 다른 예외들도 있을 수 있다.

용량성 변환기가 (음성 신호를 전기 신호로 변환하기 위한) 마이크로폰 또는 (엘리먼트의 물리적 가속을 전기 신호로 변환시키기 위한, 즉 가속도계인) 압전기 엘리먼트 또는 등등일 수 있다.

반도체 다이는 또한 집적 회로 칩으로 지시될 수 있다. 신호 조절기는 아날로그 신호 조절 및/또는 디지털 신호 조절을 포함하는 임의의 타입의 신호 조절을 수행한다.

Claims (22)

1. 용량성 변환기를 갖는 하우징에 장착되도록 구성되는 집적 전자 회로를 구비한 반도체 다이(semiconductor die)로서,

   상기 전자 회로는,

   입력 노드에서 상기 변환기로부터 입력 신호를 수신하고 상기 반도체 다이의 패드에서 출력 신호를 공급하도록 구성되는 제1 회로를 포함하고,

   상기 집적 전자 회로는 제어 입력에 의해 선택된 모드에서 상기 집적 전자 회로를 작동시키기 위해 상기 제1 회로와 상호 접속된 제2 회로를 작동 가능하게 인게이지(engage) 또는 디스인게이지(disengage) 하기 위하여 반도체 다이의 패드에 커플링된 상기 제어 입력을 갖는 액티브 장치를 포함하고,

   상기 제2 회로는 상기 입력 노드와 분리되도록 상기 제1 회로와 상호 접속되는,

   반도체 다이.
2. 제 1 항에 있어서,

   상기 입력 노드는 적어도 신호 조절 회로를 통해 출력에 커플링되고,

   상기 신호 조절 회로는 제1 파라미터를 갖는 제1 유닛과, 제2 회로 및 액티브 장치에 의해 제어 가능한 제2 파라미터를 갖는 제2 유닛을 포함하고,

   상기 제1 유닛과 제2 유닛의 파라미터들은 공동으로 신호 조절 회로의 특 성(property)을 작동 가능하게 결정하고, 상기 유닛들 모두는 상기 반도체 다이상에 구현되는,

   반도체 다이.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 입력 노드는 출력 신호를 공급하는 신호 조절 회로의 입력에 접속되고,

   상기 제2 회로는 제어 입력상의 신호에 응답하여 신호 조절 회로의 구성을 작동 가능하게 변경시키도록 커플링되고,

   상기 입력 노드는 신호 조절 회로가 이득단을 통해서만 입력 노드에 작동 가능하게 커플링됨으로써 상기 신호 조절 회로와 분리되는,

   반도체 다이.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 집적 전자 회로는 제1 입력 단부 및 제2 입력 단부를 갖는 차동적 이득단을 포함하고, 상기 제1 입력 단부는 변환기로부터 신호를 수신하도록 입력 노드에 커플링되고, 상기 제2 입력 단부는 액티브 장치에 의해 제어되는 신호를 수신하기 위해 제2 회로에 커플링되고,

   변환기로부터의 신호 및 액티브 장치에 의해 제어되는 신호는 제1 입력 및 제2 입력 중에서 각각의 하나에 별도로 커플링되는,

   반도체 다이.
5. 제 4 항에 있어서,

   차동적 이득단은 피드백 신호를 공급하기 위하여 피드백 회로를 통해 출력 단부를 갖는 출력단에 커플링되고,

   제2 회로는 제어 신호에 응답하여 피드백 회로를 작동 가능하게 변경시키도록 커플링되는,

   반도체 다이.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   제2 회로는 상기 제2 회로가 디스인게이지 될 때 제1 회로의 입력으로부터 출력까지 제1 신호 전달 기능을 제공하기 위하여 그리고 상기 제2 회로가 인게이지 될 때 상기 제1 신호 전달 기능과는 상이한 제2 신호 전달 기능을 제공하기 위하여 구성되어 제1 회로와 상호 접속되는,

   반도체 다이.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

   상기 집적 전자 회로는 저지 대역에서 공통-모드 차동적 출력 신호 그리고 통과 대역에서 차동적-모드 차동적 출력 신호를 제공하기 위해 차동적 출력단으로 구성되는,

   반도체 다이.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,

   상기 입력 노드는 상기 제1 회로의 전하 펌프 회로로부터 필터링된 신호를 수신하도록 필터의 출력에 커플링되고,

   상기 제2 회로는 상기 전하 펌프 회로의 회로 노드에서 상기 제1 회로와 상호 접속되는,

   반도체 다이.
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

   전하 펌프단들의 캐스케이드(cascade of charge pump stages)를 갖는 전하 펌프를 포함하고,

   제2 회로는 전하 펌프로부터 출력 전압을 제어하기 위해 일부분을 인게이지 또는 디스인게이지 하기 위하여 상기 캐스케이드의 상기 일부분을 포함하는,

   반도체 다이.
10. 제 9 항에 있어서,

    캐스케이드로의 입력이 기준 회로에 의해 제공되고,

    제2 회로는 전하 펌프로부터 출력 전압을 제어하기 위해 상기 기준 회로에 인터페이싱되는,

    반도체 다이.
11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,

    제2 회로는 상기 제2 회로가 디스인게이지 될 때 집적 전자 회로의 제1 전류 소비량을 제공하고 상기 제2 회로가 인게이지 될 때 상기 제1 전류 소비량과는 상이한 제2 전류 소비량을 제공하기 위하여 제2 전류 소스를 포함하는 제1 회로와 상호 접속되고 구성되는 제1 전류 소스를 포함하는,

    반도체 다이.
12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,

    비휘발성 메모리를 형성하기 위하여 엘리먼트의 물리적 상태를 변경시키는 프로그래밍 신호를 수신하도록 구성되는 상기 엘리먼트를 포함하고,

    상기 엘리먼트는 집적 전자 회로의 모드를 작동 가능하게 선택하기 위하여 액티브 장치의 제어 입력에 커플링되는,

    반도체 다이.
13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,

    액티브 장치 및 제2 회로는 제1 회로의 회로 노드를 반도체 다이의 패드로 통과시키기 위해 분로 회로로서 구성되는,

    반도체 다이.
14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,

    프로그래밍 신호에 의해 운반되는 프로그래밍 명령어들을 수신하고 액티브 장치에 제어 신호를 제공하도록 구성되는 모드 제어기; 및

    모드 선택 신호를 수신하고 상기 모드 선택 신호에 응답하여 상기 모드 제어기를 인에이블링 또는 디스에이블링하도록 구성되는 모드 검출기를 포함하는,

    반도체 다이.
15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

    반도체 다이는 상기 반도체 다이에 입력되는 클록 신호를 수신하기 위한 패드; 및

    미리 정의된 범위 내에 클록 주파수의 주파수가 속하는지를 검출하고 모드 선택 신호에 응답하여 제2 회로를 인게이지 되도록 하거나 디스인게이지 되도록 구성되는 모드 검출기를 포함하는,

    반도체 다이.
16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,

    반도체 다이는, 집적 전자 회로가 작동 전력을 수신하고 및/또는 출력 신호를 제공하도록 구성되도록 하고 모드 선택 신호 및/또는 프로그래밍 신호를 수신하도록 구성되도록 하는 패드를 포함하는,

    반도체 다이.
17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,

    반도체 다이는 모드 선택 신호가 수신되도록 하는 제1 패드와 프로그래밍 신호가 수신되도록 하는 제2 패드를 포함하는,

    반도체 다이.
18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,

    1보다 큰, 집적 회로에 제공되는 클록 신호의 공칭율의 정수 프랙션(integer fraction)인 펄스율을 갖는 프리앰블을 포함하는 프로그래밍 신호를 검출하고,

    프로그래밍 신호의 검출에 응답하여, 프로그래밍 명령어들이 수신 및 등록되는 모드로 진입하도록 구성되는,

    반도체 다이.
19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,

    프로그래밍 명령어를 검출하는 단계를 수행하기 위한 사전조건으로서 프리앰블 신호를 검출하도록 구성되는,

    반도체 다이.
20. 제 1 항 내지 제 19 항 중 어느 한 항에 따른 반도체 다이를 포함하는 마이크로폰 하우징.
21. 제 1 항 내지 제 19 항 중 어느 한 항에 따른 반도체 다이를 포함하는 마이크로폰.
22. 제 1 항 내지 제 18 항 중 어느 한 항에 따른 반도체 다이를 포함하는 헤드셋.

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