CN112449293B - 麦克风组件 - Google Patents

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Abstract

本公开涉及麦克风组件。本公开描述了用于实现阻抗匹配的装置和方法。所述装置可以在包括通信协议接口电路、第一信号输出端子、第一输出驱动器电路和控制器的集成电路上实现。第一输出驱动器电路联接至控制器并具有对应的多个并联驱动器级，各个驱动器级包括驱动器和可配置电阻，该可配置电阻将驱动器的输出端联接至第一信号输出端子(例如，第一触点)。第一输出驱动器电路的可配置电阻形成第一串联端接电阻。控制器被配置成调节可配置电阻，以调节第一串联端接电阻。

Description

麦克风组件
技术领域
本公开总体上涉及包括具有微机电系统(MEMS)换能器的麦克风组件在内的麦克风组件，并且更具体地涉及包括电路的麦克风组件。
背景技术
具有将声音转换成由集成电路调节或处理的电信号的换能器的麦克风通常与蜂窝电话、个人计算机和IoT装置以及其它主机装置集成在一起。如果麦克风的输出阻抗与到主机装置的连接的走线阻抗(trace impedance)匹配，则以最小的衰减传送电信号。然而，由集成电路贡献的任何输出阻抗都可能受到工艺和温度变化的约束。例如，片上串联端接电阻器的装置到装置电阻可能相差多达20％。此外，根据应用，可能期望将麦克风集成到引用(excerpt)不同特征阻抗的系统中。
发明内容
本发明的一方面涉及一种数字麦克风组件，所述数字麦克风组件被配置成与主机装置集成在一起，所述数字麦克风组件包括：壳体，所述壳体具有主机接口；微机电系统MEMS换能器，所述MEMS换能器设置在所述壳体中；集成电路，所述集成电路设置在所述壳体中，所述集成电路包括：信号处理电路，所述信号处理电路联接至所述MEMS换能器的输出端；接口协议电路，所述接口协议电路联接至所述信号处理电路的输出端；第一输出驱动器电路，所述第一输出驱动器电路联接至所述接口协议电路并具有对应的多个并联驱动器级，各个驱动器级包括驱动器和可配置电阻，所述可配置电阻将所述驱动器的输出端联接至所述主机接口的第一触点，其中，所述第一输出驱动器电路的可配置电阻形成第一串联端接电阻；以及控制器，所述控制器联接至所述第一输出驱动器电路，并被配置成通过调节所述第一输出驱动器电路的至少一个驱动器级的可配置电阻来调节所述第一串联端接电阻。
本发明的另一方面涉及一种集成电路，所述集成电路包括：通信协议接口电路；第一信号输出端子；第一输出驱动器电路，所述第一输出驱动器电路具有联接至所述通信协议接口电路的输入端，所述第一输出驱动器电路具有对应的多个并联驱动器级，各个驱动器级包括驱动器以及在所述驱动器的输出端与所述第一信号输出端子之间的可配置电阻，其中，所述第一输出驱动器电路的可配置电阻形成串联端接电阻；以及控制器，所述控制器联接至所述第一输出驱动器电路，并被配置成通过调节所述第一输出驱动器电路的至少一个驱动器级的可配置电阻来调节第一串联端接电阻，其中，所述第一信号输出端子处的阻抗能通过调节所述第一串联端接电阻来配置。
附图说明
结合附图，根据下面的描述和所附权利要求书，本公开的目的、特征和优点将变得更加显而易见。附图仅描绘了代表性实施方式，因此不被认为限制本公开的范围，本公开的描述包括附加特异性和详细信息。
图1是麦克风组件的截面图。
图2是具有阻抗匹配电路的麦克风组件驱动器电路的示意图。
图3是串联端接(series-terminated)可配置电阻器的示意图。
图4是示出了串联端接可配置电阻器的逐步增加的曲线图。
图5是用于实现阻抗匹配的状态机的框图。
具体实施方式
本公开描述了麦克风组件和其它装置及其方法，所述麦克风组件和其它装置包括在所述麦克风或其它装置的通信接口处具有(例如，对输出阻抗做出贡献的)可调节串联端接电阻的输出驱动器电路。可调节串联端接电阻允许调节或修整输出驱动器电路，以满足指定的应用要求。本文公开的装置和方法可以用于减少或消除制造工艺变化和/或使麦克风的输出阻抗与主机装置的输入阻抗匹配。
图1是实现了可调节输出阻抗的麦克风组件100的截面图。麦克风组件通常包括电声换能器102，该电声换能器102联接至布置在壳体110内的电路103。换能器可以是使用微机电系统(MEMS)制造或其它已知或未来技术实现的电容装置、压电装置或其它换能装置。该电路可以由一个或更多个集成电路(例如，具有模拟和数字电路的专用集成电路(ASIC)和执行音频处理(例如，关键字/命令检测、噪音抑制、认证...)的分立的数字信号处理器(DSP))实现。壳体110可以包括声端口180和具有与电路联接的(例如，用于功率、数据、接地、控制、外部信号等的)触点的外部装置接口113。外部装置接口113被配置用于表面或以其它方式(例如，通过回流焊接)安装至主机装置。
在图1中，电路103经由连接141接收由电声换能器生成的电信号。来自换能器102的信号可以被电路103处理成表示所感测的声活动的输出信号。电路103可以包括下面描述示例的信号处理电路、接口协议电路、第一输出驱动器电路和控制器。
图2是在具有通信接口的MEMS麦克风或一些其它装置的集成电路中实现的具有可调节输出阻抗的驱动器电路200的示意图。驱动器电路通常包括第一输出驱动器电路203和控制器204。在一些实施方式中，驱动器电路200还包括第二输出驱动器电路208。在一些实施方式中，电路200具有信号处理电路201，并且还可以包括接口协议(例如，SoundWire、PDM、PCM以及其它已知和将来的协议)电路202。这些电路和其它电路可以在一个或更多个分立的集成电路上实现。
通常，第一输出驱动器电路203被布置为例如经由本文描述的麦克风组件的主机装置接口向外部装置(例如，主机装置)发送信号。控制器204指示经由第一输出驱动器电路203发送的信号。接口协议电路202指示信号格式。控制器204被配置成调节第一输出驱动器电路203的输出阻抗(例如，第一串联端接电阻)，以达到或满足如上所述的规范要求。
信号处理电路201可以连接至被配置成输出信号的电换能器或装置的输出端。在一些实施方式中，信号处理电路201可以使用模数(A/D)转换器接收信号并将该信号从模拟转换成数字。在其它实施方式中，信号处理电路201可以包括缓冲器电路、滤波器电路或放大电路，或者用于滤波、细化或放大信号。
接口协议电路202连接至信号处理电路201的输出端。在一些实施方式中，接口协议电路202和信号处理电路201可以组合成单个电路，该单个电路包括处理器和用于处理传入信号并生成遵守特定数据交换协议的对应输出信号的对应电路。接口协议电路202从信号处理电路201接收处理后的信号，并生成将被发送的协议输出信号。输出信号的特定协议或格式通常取决于应用或用例，并且不是限制性的。
驱动器电路200通常包括联接至接口协议电路并具有对应的多个并联驱动器级的第一输出驱动器电路，各个驱动器级包括驱动器和将驱动器的输出端联接至主机接口的第一触点的可配置电阻，其中，第一输出驱动器电路的可配置电阻形成第一串联端接电阻。该电路通常还包括控制器，该控制器联接至第一输出驱动器电路，并且被配置成通过调节第一输出驱动器电路的至少一个驱动器级的可配置电阻来调节第一串联端接电阻。在图2中，第一输出驱动器电路203包括多个驱动器级230。多个驱动器级230中的各个驱动器级包括驱动器231和可配置电阻232，该可配置电阻232将驱动器231的输出端233联接至系统200的第一触点290。各个驱动器231可以包括第一晶体管235和第二晶体管236。在该实施方式中，第一晶体管235的第一端子连接至电压(VDD)，第一晶体管235的第二端子连接至第二晶体管236的第一端子，并且第二晶体管236的第二端子连接至第二电压(例如，接地)。第一晶体管235和第二晶体管236的栅极连接至控制器204。这样，控制器204通过控制晶体管235和晶体管236的栅极电压来控制驱动器231的输出。结果，驱动器231中的各个驱动器通过可配置电阻232输出第一电压(VDD)或第二电压。在一些实施方式中，第一触点290是能够连接至主机装置的麦克风的主机装置接口。在一些实施方式中，第一触点290是能够连接至另一装置的某一其它装置的外部装置接口。在另选实施方式中，驱动器231可以实现一些其它电路配置。
控制器204联接至第一输出驱动器电路203，并且被配置成通过调节并联驱动器级230中的至少一个并联驱动器级的可配置电阻232来调节第一串联端接电阻。控制器204连接至可配置电阻232、驱动器231和接口协议电路202。控制器204基于从接口协议电路202接收的信号来控制驱动器231经由第一触点290输出信号。控制器204控制可配置电阻232将输出驱动器电路203的输出阻抗(例如，串联端接电阻)与规范匹配。电阻可以在后期生产工艺中配置，也可以在集成到OEM装置之前或之后执行。
第一输出驱动器电路的可配置电阻232一起形成第一串联端接电阻(例如，输出阻抗)(ZO)。可配置电阻232具有可调节电阻。例如，图3描绘了与各个输出级230的电阻232相对应的可配置串联端接电阻器200的示例。可配置串联端接电阻器200包括多个串联连接的电阻器(RStep)。多个电阻器RStep可以全部具有大致相同的电阻或不同的电阻。“大致”是指在+/-20％的工艺变化内。在一个示例中，多个电阻器RStep分别具有50欧姆的电阻。在一个示例中，多个电阻器RStep的至少一部分与对应晶体管(例如，c_res0、c_res1、c_res2、c_res3)并联连接。例如，在一个实施方式中，c_res0并联连接至一个RStep电阻，c_res1并联连接至两个串联连接的RStep电阻器(或具有两个RStep电阻器的等效电阻的任何数量的电阻器)，c_res2并联连接至四个串联连接的RStep电阻器(或具有四个RStep电阻器的等效电阻的任何数量的电阻器)，并且c_res3并联连接至八个串联连接的RStep电阻器(或具有八个RStep电阻器的等效电阻的任何数量的电阻器)。在另选实施方式中，各个晶体管可以与一个RStep电阻器并联连接。在一些实施方式中，两个或更多个晶体管(例如，c_res0、c_res1、c_res2、c_res3)也与对应晶体管(例如，s_res01、s_res23)并联连接。各个对应晶体管(例如，c_res0、c_res1、c_res2、c_res3和s_res01、s_res23)的栅极连接至控制器204。因此，各个驱动器级的电阻能够通过控制一个或更多个晶体管的栅极电压来配置。即，当将电压施加到对应晶体管的栅极时，该晶体管有效地将对应RStep(或多个RStep)短路，并减小串联端接的可配置电阻器200的总电阻。
图4描绘了可配置电阻231之一的输出的示例。图4是示出了串联端接可配置电阻器的逐步增加的曲线图400。即，曲线图400描绘了当各个对应晶体管被去激活时可配置电阻232之一的串联端子输出电阻401。在该示例中，可配置电阻232包括16个电阻器RStep。在其它实施方式中，可配置电阻232包括16个电阻器RStep，但是在其它实施方式中，可以包括多于或少于16个电阻器RStep。实现电阻器RStep的工艺变化约为+/-20％，结果，各个可配置电阻器231的电阻可以根据制造差异而变化。然而，控制器204可以通过控制对应晶体管并基于与可配置电阻的231的各个配置相对应的实际测量电阻的校准阶段期间的测量增大总电阻或减小总电阻来校正这些工艺变化。即，控制器204被配置成在所描绘的逐步线性范围内调节各个可配置电阻231的电阻。
在一些实施方式中，接口协议电路202是低压差分信令接口，该低压差分信令接口包括联接至第一触点290的第一输出端和联接至第二触点287的第二输出端。在这样的实施方式中，麦克风组件200还包括第二输出驱动器电路208，该第二输出驱动器电路208具有对应的多个第二并联驱动器级281，第二驱动器级281中的各个第二驱动器级包括驱动器282和可配置电阻283，该可配置电阻283联接相应第二驱动器282的输出端和第二触点287。第二输出驱动器电路的可配置电阻283形成第二串联端接电阻(ZO2)。控制器204连接至第二输出驱动器电路，并且被设计为通过以本文描述的方式调节第二输出驱动器电路的至少一个驱动器级的可配置电阻来调节第二串联端接电阻。控制器204调节第二串联端接电阻以匹配连接至第二触点287的装置的阻抗。
图5是用于实现阻抗匹配的系统的状态机的框图500。框图500包括控制器501和输出驱动器电路502的状态机。输出驱动器电路502包括并联的多个输出驱动器级520。并联的多个输出驱动器级520中的各个并联输出驱动器级包括驱动器521和可配置电阻522。
在一些实现中，控制器501包括处理器和存储器。控制器501接收或访问工艺误差指示504。工艺误差指示504可以存储在控制器501上的存储器中。在一些实施方式中，由晶片测试机在制造了可配置电阻522之后的校准阶段期间确定工艺误差指示504。在一些实施方式中，由控制器501在校准阶段期间确定工艺误差指示504。校准阶段可能已经确定了各个可配置电阻232在不同状态下应该具有的电阻量与所述各个可配置电阻232在那些不同阶段中的实际电阻量。控制器501还接收连接至第一触点590的对应装置的输入阻抗以及串联端接电阻的阻抗应设置为多少的指示505。然后，控制器501调节各个可配置电阻522的电阻，以确保输出驱动器电路502的输出阻抗与接收到的输入阻抗大致相同。控制器使用工艺误差指示504进一步调节可配置电阻522，以补偿电阻器的工艺误差并确保串联端接电阻与输入阻抗的接收指示505紧密匹配。
已经出于说明和描述的目的呈现了说明性实施方式的前述说明。关于所公开的精确形式，其并不旨在是详尽的或限制性的，并且根据以上教导，修改和变型是可能的，或者可以从所公开的实施方式的实践中获得。本发明的范围旨在由所附权利要求书及其等同物限定。

Claims (21)

1.一种数字麦克风组件，所述数字麦克风组件被配置成与主机装置集成在一起，所述数字麦克风组件包括：
壳体，所述壳体具有主机接口；
微机电系统MEMS换能器，所述MEMS换能器设置在所述壳体中；
集成电路，所述集成电路设置在所述壳体中，所述集成电路包括：
信号处理电路，所述信号处理电路联接至所述MEMS换能器的输出端；
接口协议电路，所述接口协议电路联接至所述信号处理电路的输出端；
第一输出驱动器电路，所述第一输出驱动器电路联接至所述接口协议电路并具有对应的多个并联的驱动器级，各个驱动器级包括驱动器和可配置电阻，所述可配置电阻将所述驱动器的输出端联接至所述主机接口的第一触点，其中，所述第一输出驱动器电路的可配置电阻形成第一串联端接电阻；以及
控制器，所述控制器联接至所述第一输出驱动器电路，并被配置成通过调节所述第一输出驱动器电路的至少一个驱动器级的可配置电阻来调节所述第一串联端接电阻。
2.根据权利要求1所述的数字麦克风组件，其中，各个驱动器级的可配置电阻包括串联连接的多个电阻器，所述多个电阻器中的一个或更多个电阻器与对应晶体管并联连接，
其中，所述控制器联接至各个晶体管并被配置成对各个晶体管进行控制，
其中，各个驱动器级的电阻是能够通过控制对应驱动器级的至少一个晶体管来调节的。
3.根据权利要求2所述的数字麦克风组件，其中，所述控制器被配置成不同地调节各个驱动器级的电阻。
4.根据权利要求2所述的数字麦克风组件，其中，所述控制器被配置成独立地控制各个晶体管，以有效地将对应电阻器短路。
5.根据权利要求1所述的数字麦克风组件，其中，所述接口协议电路是低压差分信令接口，所述低压差分信令接口包括联接至所述主机接口的所述第一触点的第一输出端和联接至所述主机接口的第二触点的第二输出端；
第二输出驱动器电路具有对应的多个并联的第二驱动器级，所述多个并联的第二驱动器级中的各个第二驱动器级包括驱动器和可配置电阻，所述可配置电阻联接相应第二驱动器的输出端和所述第二触点，
其中，所述第二输出驱动器电路的可配置电阻形成第二串联端接电阻，
所述控制器联接至所述第二输出驱动器电路，并被配置成通过调节所述第二输出驱动器电路的至少一个驱动器级的可配置电阻来调节所述第二串联端接电阻。
6.根据权利要求5所述的数字麦克风组件，
其中，各个驱动器级的可配置电阻包括串联连接的多个第二电阻器，所述多个第二电阻器中的一个或更多个电阻器与对应晶体管并联连接，
所述控制器联接至多个第二晶体管中的各个晶体管并被配置成对各个晶体管进行控制，
其中，所述多个并联的第二驱动器级中的各个驱动器级的电阻是能够通过控制对应驱动器级的至少一个晶体管来调节的。
7.一种用于微机电系统MEMS麦克风组件的集成电路，所述集成电路包括：
第一信号输出端子，所述第一信号输出端子能连接至MEMS麦克风组件的外部装置接口；
第一输出驱动器电路，所述第一输出驱动器电路具有对应的多个并联的驱动器级，各个驱动器级包括驱动器和可配置电阻，所述可配置电阻将所述驱动器的输出端联接至所述第一信号输出端子；
其中，所述第一输出驱动器电路的可配置电阻形成第一串联端接电阻；以及
控制器，所述控制器联接至所述第一输出驱动器电路，并被配置成通过调节所述第一输出驱动器电路的至少一个驱动器级的可配置电阻来调节所述第一串联端接电阻。
8.根据权利要求7所述的集成电路，
其中，各个驱动器级的可配置电阻包括串联连接的多个电阻器，所述多个电阻器中的一个或更多个电阻器与对应晶体管并联连接，
其中，所述控制器联接至多个晶体管中的各个晶体管，并被配置成独立地控制各个晶体管，
其中，各个驱动器级的电阻是能够通过控制对应驱动器级的至少一个晶体管来调节的。
9.根据权利要求7所述的集成电路，其中，所述控制器被配置成不同地调节各个驱动器级的电阻。
10.根据权利要求7所述的集成电路，其中，所述控制器被配置成通过向对应晶体管施加栅极电压来对各个晶体管进行控制，其中，所述栅极电压使所述晶体管导通并且有效地将电阻器短路。
11.根据权利要求7所述的集成电路，其中，多个电阻器中的各个电阻器的电阻大致相同。
12.根据权利要求7所述的集成电路，其中，所述控制器被配置成在逐步线性范围内调节各个驱动器级的电阻。
13.根据权利要求7所述的集成电路，所述集成电路还包括：
低压差分信令接口，所述低压差分信令接口包括所述第一信号输出端子和第二信号输出端子；
第二输出驱动器电路，所述第二输出驱动器电路具有对应的多个并联的第二驱动器级，各个驱动器级包括驱动器和可配置电阻，所述可配置电阻联接所述驱动器的输出端和所述第二信号输出端子，
其中，所述第二输出驱动器电路的可配置电阻形成第二串联端接电阻，
所述控制器联接至所述第二输出驱动器电路，并被配置成通过调节所述第二输出驱动器电路的至少一个驱动器级的电阻来调节所述第二串联端接电阻。
14.根据权利要求13所述的集成电路，
其中，所述多个并联的第二驱动器级中的各个驱动器级的可配置电阻包括串联连接的多个第二电阻器，所述多个第二电阻器中的一个或更多个电阻器与对应晶体管并联连接，
其中，所述控制器联接至多个晶体管中的各个晶体管，并被配置成独立地控制各个晶体管，
其中，各个驱动器级的电阻是能够通过控制对应晶体管来调节的。
15.一种集成电路，所述集成电路包括：
通信协议接口电路；
第一信号输出端子；
第一输出驱动器电路，所述第一输出驱动器电路具有联接至所述通信协议接口电路的输入端，所述第一输出驱动器电路具有对应的多个并联的驱动器级，各个驱动器级包括驱动器以及所述驱动器的输出端与所述第一信号输出端子之间的可配置电阻，其中，所述第一输出驱动器电路的可配置电阻形成串联端接电阻；以及
控制器，所述控制器联接至所述第一输出驱动器电路，并被配置成通过调节所述第一输出驱动器电路的至少一个驱动器级的可配置电阻来调节第一串联端接电阻，
其中，所述第一信号输出端子处的阻抗是能够通过调节所述第一串联端接电阻来配置的。
16.根据权利要求15所述的集成电路，
各个驱动器级的可配置电阻包括串联连接的多个电阻器，所述多个电阻器中的一个或更多个电阻器与对应晶体管并联，
所述控制器联接至各个晶体管并被配置成独立地控制各个晶体管，
其中，各个驱动器级的电阻是能够通过控制对应驱动器级的至少一个晶体管来调节的。
17.根据权利要求16所述的集成电路，其中，所述控制器被配置成不同地调节各个驱动器级的电阻。
18.根据权利要求16所述的集成电路，其中，所述控制器被配置成通过向对应晶体管施加栅极电压来控制各个晶体管，其中，所述栅极电压使所述晶体管导通并且有效地将所述电阻器短路。
19.根据权利要求16所述的集成电路，其中，所述控制器被配置成在逐步线性范围内调节各个驱动器级的电阻。
20.根据权利要求15所述的集成电路，所述集成电路还包括：
低压差分信令接口，所述低压差分信令接口包括所述第一信号输出端子和第二信号输出端子；
第二输出驱动器电路，所述第二输出驱动器电路具有对应的多个并联驱动器级，各个驱动器级包括驱动器和可配置电阻，所述可配置电阻将所述驱动器的输出端联接至所述第二信号输出端子，
其中，所述第二输出驱动器电路的可配置电阻形成第二串联端接电阻，
所述控制器联接至所述第二输出驱动器电路，并被配置成通过调节所述第二输出驱动器电路的至少一个驱动器级的电阻来调节所述第二串联端接电阻。
21.根据权利要求20所述的集成电路，
各个驱动器级的可配置电阻包括串联连接的多个电阻器，所述多个电阻器中的一个或更多个电阻器与对应晶体管并联连接，
所述控制器联接至多个晶体管中的各个晶体管，并且被配置成独立地控制各个晶体管，
其中，各个驱动器级的电阻是能够通过控制对应驱动器级的至少一个晶体管来调节的。
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