JP2009290307A - バイアス電流検出電源回路 - Google Patents

Abstract

【課題】バイアス電流の変化を電圧信号として取り出し、２線式パルス光変調型物体検出装置に最適な電源回路を提供する。
【解決手段】バイアス電流Ｉ’が流れるバイアス端子２７にエミッタが共通接続され、第１のカレントミラー回路を構成するＮＰＮトランジスタ対を備え、前記ＮＰＮトランジスタ対は、ＮＰＮトランジスタＱ１、Ｑ２を有し、ＮＰＮトランジスタＱ１のコレクタとＮＰＮトランジスタＱ１のベースとは、ＮＰＮトランジスタＱ３のエミッタに接続され、ＮＰＮトランジスタＱ３は、電源電圧を抵抗Ｒ１、Ｒ２により分圧してベースがバイアスされ、ＮＰＮトランジスタＱ３のコレクタは、電源端子２４に接続され、ＮＰＮトランジスタＱ２のコレクタは、第２のカレントミラー回路を構成するＰＮＰトランジスタ対に接続され、該ＰＮＰトランジスタ対の出力に抵抗Ｒ３が接続される。
【選択図】図３

Description

本発明は、発光素子からパルス変調された光を投光し物体の有無を検出する２線式パルス光変調型物体検出装置にバイアス電圧を供給し、バイアス電流の変化を信号として検出するバイアス電流検出電源回路に関するものである。

複写機及びプリンタ等のＦＡ及びＯＡ機器、並びに、ゲーム機といったアミューズメント機器等の電子機器では、所定通路において記録紙、コイン及び玉等の物体の有無を検出することが必要となる場合がある。このような検出には、光を用いて物体の有無を検出する光検出装置が、物体に対して非接触型であるので好適に使用される。

図１５に従来のパルス光変調型物体検出装置１０１の概略図を示す。検出装置は電源端子１０２、ＧＮＤ端子１０３及び出力端子１０４の３端子で動作している。電源端子１０２により、発光素子１０５とパルス光変調型物体検出装置１０１とが、それぞれバイアスされて動作する。物体１０６の有無により発光素子１０５からのパルス光が受光素子ＰＤへ入射されるか否かの光信号を電気信号に変換処理を行い、出力端子１０４より物体有無情報を出力している。例えば、物体有りの場合はＨｉｇｈを出力し、物体無い場合はＬｏｗを出力する。

従来のパルス光変調型物体検出装置は、図１５で示すように３つの端子を有するが、１つの機器に複数個使用される場合には省線化の要望が強い。電源の２端子については省略できないため、出力端子を省く事が検討されている。図１６は、出力端子を省き２端子にて構成される、従来のパルス光変調型物体検出装置１０７のブロック図である。

図１６のパルス光変調型物体検出装置１０７において、図１５の従来のパルス光変調型物体検出装置１０１と異なる点は、出力端子が無い事に加えて、外部電源から発光素子１０８を介して電源端子１０９にバイアスされる構成となっている部分である。該構成において物体有無の検出を行う方法としては、ドライブ用トランジスタ１１０がパルス動作する時に流れる、パルス電流成分を利用して、物体有りの時と物体無しの時とでパルス周期を変更するものである。

図１７は、電源端子１０９に流れる電流波形の波形図である。図１６においてパルス光変調型物体検出装置１０７に通常流れるバイアス電流レベルに対して、ドライブ用トランジスタ１１０がＯＮした場合は、ドライブ電流が追加される事になるため、ドライブ用トランジスタ１１０のＯＮ／ＯＦＦに合せて電流波形がパルス的に変動する事となる。この電源バイアス電流変化を取り出せば、出力端子が無い構成でも、パルス光変調型物体検出装置を実現する事ができる。例えば、物体無しの時のパルス周期に対して、物体有りの時のパルス周期を長くするなど、パルス周期を変化させる事で、物体の有無を検出することが可能となる。

上述したそれぞれのパルス光変調型物体検出装置に用いる電源では、ショートなどの異常状態において生じる過電流を検出できることが望ましい。電流の検出を行うものとして、特許文献１では、検出抵抗の両端の電圧が変化しても、確実に電流を検出可能な電流検出回路が開示されている。特許文献２では、出力端子の電位が負荷駆動回路のグランド電位よりも低くても過電流検出動作を好適に実行可能、かつ、高精度の過電流検出動作が可能で、しかも、回路規模の増大を抑制可能な過電流検出回路及び負荷駆動回路が開示されている。特許文献３では、任意の過電流検出値を設定でき、かつ、製造上の特性ばらつきの影響を低減できる過電流検出回路が開示されている。
特開２００８−２６０８２号公報（２００８年２月７日公開） 特開２００５−３９５７３号公報（２００５年２月１０日公開） 特開平１０−１４０９９号公報（平成１０年１月１６日公開）

ゲーム機といったアミューズメント機器においては、パルス光変調型物体検出装置の部分に不正な操作が行われる可能性があるため、ショートなどの異常状態に対しても安全な電源回路が必要とされる。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、バイアス電流の変化を電圧信号として取り出し、２線式パルス光変調型物体検出装置に最適な電源回路を提供する事にある。

本発明のバイアス電流検出電源回路は、上記課題を解決するために、基本クロック信号を生成して出力する発振回路と、上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成手段と、上記同期タイミングパルス信号に同期したパルス光を投光する発光素子と、検出すべき物体による上記パルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子とを備え、上記受光素子からの受光信号に基づいて物体の有無を検出するパルス光変調型物体検出装置にバイアス電流を流すバイアス電流検出電源回路において、前記バイアス電流が流れるバイアス端子にエミッタが共通接続され、第１のカレントミラー回路を構成するＮＰＮトランジスタ対を備え、前記ＮＰＮトランジスタ対は、第１トランジスタ及び第２トランジスタを有し、前記第１トランジスタのコレクタとベースとが接続され、前記第１トランジスタのコレクタとベースとは、第３トランジスタのエミッタに接続され、前記第３トランジスタは、電源電圧を抵抗分割してベースがバイアスされ、前記第３トランジスタのコレクタは、電源端子に接続され、前記第２トランジスタのコレクタは、第２のカレントミラー回路を構成するＰＮＰトランジスタ対に接続され、該ＰＮＰトランジスタ対の出力に第１の抵抗が接続されることを特徴とする。

上記発明によれば、前記ＰＮＰトランジスタ対の出力電流を、前記第１の抵抗にて電圧に変換出来る。よって、前記パルス変調型光検出装置の前記バイアス電流における発光パルス電流の変化を電圧信号として取り出すことが出来る。

従って、２つの端子に省線化されたパルス光変調型物体検出装置に対して、前記バイアス端子に流れる前記バイアス電流の変化を電圧信号として取り出す事で、２線式パルス光変調型物体検出装置に最適な電源回路を提供できる。

また、前記ＮＰＮトランジスタ対が出力トランジスタである前記第１のトランジスタを有しており、前記ＮＰＮトランジスタ対においてトランジスタのエミッタ面積の比を適切に設定することにより、電流圧縮された出力電流を、前記ＰＮＰトランジスタ対で折り返した出力電流を抵抗で電圧変換して信号を取り出す構成とすることが出来る。従って、素子の小型化を図る事ができる。

前記バイアス電流検出電源回路では、第２の抵抗及び第４トランジスタを有するバイアス電流制限手段をさらに備え、前記バイアス端子と前記第１トランジスタのエミッタとの間に第２の抵抗が直列に接続され、前記第１トランジスタのエミッタと前記第２の抵抗との接続点に、前記第４トランジスタのベースが接続され、前記第４トランジスタのエミッタ端子はバイアス端子と接続され、前記第４トランジスタのコレクタ端子は、前記第３トランジスタのベース端子に接続されてもよい。

これにより、前記第２の抵抗及び前記第４トランジスタがクランプ回路を構成し、該クランプ回路により前記バイアス電流の過電流を防ぎ、素子の破壊を防止する事ができる。具体的には、前記第２の抵抗に流れる前記バイアス電流による、前記第２の抵抗の両端の電圧降下が０．７Ｖ以上になると、前記第４トランジスタがＯＮして電流をバイパスする、即ち前記第４トランジスタのコレクタ−エミッタ間に電流が流れる。よって、前記第３トランジスタのベース電位が、前記第４トランジスタがＯＮする前より低くなるので、前記バイアス電流がより小さくなる、即ち制限される。

前記バイアス電流検出電源回路では、前記バイアス端子の電圧と、第１基準電源から出力される基準電圧との比較を行う第１コンパレータ回路及び第５トランジスタを有する第１シャットダウン手段を備え、該第１コンパレータ回路の出力は、前記第５トランジスタのベースに入力され、前記第５トランジスタのエミッタは電気的に接地され、前記第５トランジスタのコレクタは、前記第３トランジスタのベースに接続されてもよい。

前記バイアス端子から出力される電圧を、前記第１コンパレータ回路において前記第１基準電圧と比較する事により、前記バイアス端子の電圧をモニタする。よって、前記第１コンパレータ回路が前記バイアス端子のショート、即ち前記パルス光変調型物体検出装置の異常を検出し、該第１コンパレータ回路の出力が、前記第５トランジスタのベースに入力されるので、前記第５トランジスタがＯＮする。従って、前記第３トランジスタのベース電位が略０Ｖとなり、前記第３トランジスタがＯＦＦするので、前記パルス光変調型物体検出装置へのバイアス電流の供給を停止することが出来、素子の破壊を防止する事ができる。

前記バイアス電流検出電源回路では、前記バイアス端子と前記第１のコンパレータの入力トランジスタのベースとの間に接続された第３の抵抗と、前記第３の抵抗と前記入力トランジスタのベースとの接続部に接続された定電流源とを備えてもよい。

これにより、前記バイアス端子のショート状態が復帰した場合、前記定電流源によりバイアスしていく事で、前記パルス光変調型物体検出装置の電源端子電圧が上昇するために、バイアス端子電圧が上昇し、前記第１基準電圧を超えた所で前記第１コンパレータ回路から出力される信号がＬｏｗとなり、前記バイアス電流検出電源回路のシャットダウンを解除する。よって、前記バイアス端子のショート状態が復帰すれば、前記バイアス電流検出電源回路は自動的に前記パルス光変調型物体検出装置へのバイアスを再開させる事ができる。

前記バイアス電流検出電源回路では、前記第１基準電圧は、前記発光素子の順方向動作電圧よりも０．１Ｖ低い電圧に設定されてもよい。

前記バイアス電流検出電源回路のシャットダウン時に、前記バイアス電流は、前記パルス光変調型物体検出装置の電源端子に流れ込み、先ず前記発光素子に電流が流れるため、該発光素子が最初にＯＮする。前記発光素子は動作状態において、順方向電圧を発生させる。前記順方向電圧は素子特性により異なるが、通常は約１．３Ｖ程度である。前記第１基準電圧を、前記発光素子の順方向電圧ＶＦよりも０．１Ｖ低く設定する事で、前記バイアス電流検出電源回路のシャットダウンからの復帰を早くする事ができる。

前記バイアス電流検出電源回路では、第６トランジスタをさらに備え、前記第６トランジスタのエミッタは前記第３トランジスタのベースに接続され、前記第６トランジスタのコレクタは、前記電源端子へ接続され、前記第６トランジスタのベースは、前記電源電圧の抵抗分割点に接続されてもよい。

前記第５トランジスタのベースに、前記第１コンパレータ回路からのＨｉｇｈである信号が入力されると、前記第５トランジスタがＯＮするため、前記抵抗分割点の電位は略ＧＮＤ、即ち略０Ｖとなる。前記抵抗分割点は前記第６トランジスタのベース端子でもあるため、該ベース端子が略０Ｖとなる事によりＯＦＦして、前記第６トランジスタのエミッタ電位も低下する。前記第６トランジスタがＯＦＦする事で、前記第３トランジスタ及び前記第１トランジスタがバイアスされないため、前記第３トランジスタ及び前記第１トランジスタがＯＦＦし、前記パルス光変調型物体検出装置への前記バイアス電流の供給が停止される、即ちシャットダウンされる。

バイアス端子をドライブする前記第１トランジスタのコレクタに接続される、前記第３トランジスタのベースを、更に前記第６トランジスタでバイアスする事により、前記電源端子と前記第３トランジスタのベースとの間に入る抵抗値を大きくする事ができるため、前記バイアス電流検出電源回路のシャットダウン時の消費電流を低減する事ができる。

前記バイアス電流検出電源回路では、前記第１の抵抗の両端電圧を積分する積分手段と、前記積分手段の電圧と、第２基準電源から出力される第２基準電圧との比較を行う第２コンパレータ回路及び第７トランジスタを有する第２シャットダウン手段を備え、該第２コンパレータ回路の出力は、前記第７トランジスタのベースに入力され、前記第７トランジスタのエミッタは電気的に接地され、前記第７トランジスタのコレクタは、前記第３トランジスタのベース端子に接続されてもよい。

前記バイアス電流検出電源回路の信号出力端子から出力される信号、即ち前記第１の抵抗の両端電圧と、通常のパルス信号との判別を前記積分手段で行う。通常のパルス信号は、数μｓｅｃのパルス幅の信号であり、前記バイアス端子が異常な負荷となった場合は、ＤＣバイアス電流が増加する状態のため、数ｍｓｅｃ以上のパルス変動となる。このパルス変動幅の差、即ち時間の差を、前期積分手段と前記第２コンパレータ回路とで判別する。

つまり、通常の数μｓｅｃのパルスを前記積分手段により積分することにより生じる出力電圧では、前記第２基準電圧まで上昇しないように、前記積分手段の時定数を設定する。前記第２コンパレータ回路からの出力信号は、前記第７トランジスタのベースに入力され、前記バイアス電流の供給を停止するよう、シャットダウンされる。

従って、前記バイアス端子に接続される負荷の変動、即ち前記パルス変調型光検出装置の異常を検出して、前記パルス変調型光検出装置へのバイアス電流の供給を停止することが出来る。即ち、前記バイアス端子が完全なショートではなく、接続される前記パルス光変調型物体検出装置とは異なるインピーダンス状態を検出して、前記バイアス電流の供給を停止するシャットダウン機能を備える事で、ゲーム機などにおける不正行為による素子の異常を検知する事ができ、異常電流による素子の破壊も防止する事ができる。

前記バイアス電流検出電源回路では、前記積分手段の放電電流値と、前記コンパレータに設定されるヒステリシス幅とにより生成されるシャットダウン信号の復帰時間が、前記第１シャットダウン手段の起動時間より長くなるよう設定されてもよい。

これにより、ショート含めた前記バイアス端子の異常に対して、前記バイアス電流検出電源回路のシャットダウンを確実に実施する事ができる。

本発明の電子機器は、前記いずれかのバイアス電流検出電源回路と前記パルス光変調型物体検出装置とを組み合わせているので、省線化に対応したパルス光変調型物体検出の電子機器を提供する事が可能となる。

本発明のバイアス電流検出電源回路は、以上のように、バイアス電流が流れるバイアス端子にエミッタが共通接続され、第１のカレントミラー回路を構成するＮＰＮトランジスタ対を備え、前記ＮＰＮトランジスタ対は、第１トランジスタ及び第２トランジスタを有し、前記第１トランジスタのコレクタとベースとが接続され、前記第１トランジスタのコレクタとベースとは、第３トランジスタのエミッタに接続され、前記第３トランジスタは、電源電圧を抵抗分割してベースがバイアスされ、前記第３トランジスタのコレクタは、電源に接続され、前記第２トランジスタのコレクタは、第２のカレントミラー回路を構成するＰＮＰトランジスタ対に接続され、該ＰＮＰトランジスタ対の出力に抵抗が接続されるものである。

それゆえ、バイアス電流の変化を電圧信号として取り出し、２線式パルス光変調型物体検出装置に最適な電源回路を提供するという効果を奏する。

本発明の一実施形態について実施例１、実施例２、参考例１、参考例２及び図１〜図１４に基づいて説明すれば、以下の通りである。

図１は、本発明の実施の形態に係るバイアス電流検出電源回路２２と省線化（２線式）パルス光変調型物体検出装置２１とを接続した回路構成を示すブロック図である。

バイアス電流検出電源回路２２は、電源端子２４、ＧＮＤ端子２６、バイアス端子２７及び信号出力端子２９を備えている。また、省線化パルス光変調型物体検出装置２１は、ＧＮＤ端子２５、電源端子２８、内部処理回路３０、発光素子３１及び受光素子３２を備えている。さらに、電源端子２４には外部電源２３が接続されており、外部電源２３のＧＮＤは電気的に接地されている。さらに、バイアス端子２７は、電源端子２８に接続されている。そして、信号出力端子２９は、信号処理回路４０に接続されている。

省線化パルス光変調型物体検出装置２１は、バイアス電流検出電源回路２２からバイアス電圧を印加されることにより動作する構成となっている。外部電源２３が生成する電圧ＶＣＣは、バイアス電流検出電源回路２２の電源端子２４に印加される。また、省線化パルス光変調型物体検出装置２１のＧＮＤ端子２５、及びバイアス電流検出電源回路２２のＧＮＤ端子２６は、電気的に接地されている。

バイアス電流検出電源回路２２のバイアス端子２７から省線化パルス光変調型物体検出装置２１の電源端子２８にバイアス電圧が供給され、バイアス端子２７に流れるバイアス電流Ｉ’におけるパルス成分を、電圧変換した信号を信号出力端子２９より取り出している。尚、省線化パルス光変調型物体検出装置２１において内部処理回路３０は、発光素子３１を介した電圧によって、動作する構成となっている。内部処理回路３０により変調生成されたパルスにより、発光素子３１はパルス的にドライブされるため、そのパルス動作時の電流変化を受光素子３２により取り出す事で、物体３３の有無を検出できる。

物体３３の有無の判別は、信号処理回路４０により行う。図２に示すように、省線化パルス光変調型物体検出装置２１は、例えば物体無しの時のバイアス電流Ｉ’のパルス周期に対して、物体有りの時のバイアス電流Ｉ’のパルス周期を長くする。信号処理回路４０は、バイアス電流Ｉ’のパルス周期を判定し、該パルス周期に応じてＨｉｇｈまたはＬｏｗの信号を出力する。

一例として、パルス周期が物体無しの時のパルス周期であるバイアス電流Ｉ’が、２周期連続で信号処理回路４０に入力された場合に、信号処理回路４０は物体が無いと判定として、Ｌｏｗの信号を出力する。逆にパルス周期が物体有りのパルス周期であるバイアス電流Ｉ’が、２周期連続で信号処理回路４０に入力された場合に、信号処理回路４０は物体が有ると判定として、Ｈｉｇｈの信号を出力する。

以下に、図１のバイアス電流検出電源回路２２の内部における回路構成について、実施例１及び図３に基づいて説明する。実施例１に記載の、バイアス電流検出電源回路３４は、バイアス電流検出電源回路２２に用いることが出来る。

〔実施例１〕
図３は、本実施例１に係るバイアス電流検出電源回路３４の回路図である。バイアス電流検出電源回路３４は、電源端子２４、ＧＮＤ端子２６、バイアス端子２７、信号出力端子２９、ＮＰＮトランジスタＱ１〜Ｑ４、ＰＮＰトランジスタＱ５、Ｑ６及び抵抗Ｒ１〜Ｒ４を備えている。

バイアス電流検出電源回路３４において、電源端子２４は、ＮＰＮトランジスタＱ３のコレクタ、ＰＮＰトランジスタＱ５のエミッタ、ＰＮＰトランジスタＱ６のエミッタ及び抵抗Ｒ１の一端に接続されている。ＮＰＮトランジスタＱ３のエミッタは、ＮＰＮトランジスタＱ１のコレクタ、ＮＰＮトランジスタＱ１のベース及びＮＰＮトランジスタＱ２のベースに接続されている。抵抗Ｒ１の他端は、ＮＰＮトランジスタＱ３のベース、ＮＰＮトランジスタＱ４のコレクタ及び抵抗Ｒ２の一端に接続されている。ＮＰＮトランジスタＱ１のエミッタは、ＮＰＮトランジスタＱ２のエミッタ、ＮＰＮトランジスタＱ４のベース及び抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端及びＮＰＮトランジスタＱ４のエミッタは、バイアス端子２７に接続されている。

ＰＮＰトランジスタＱ５のベースは、ＰＮＰトランジスタＱ６のベース、ＰＮＰトランジスタＱ５のコレクタ及びＮＰＮトランジスタＱ２のコレクタに接続されている。ＰＮＰトランジスタＱ６のコレクタは、信号出力端子２９及び抵抗Ｒ３の一端に接続されている。そして、抵抗Ｒ２の他端、抵抗Ｒ３の他端及びＧＮＤ端子２６は、電気的に接地されている。

バイアス電流検出電源回路３４において、ドライブ用トランジスタはＮＰＮトランジスタＱ１であり、ＮＰＮトランジスタＱ２とカレントミラー回路を構成している。該カレントミラー回路において、ＮＰＮトランジスタＱ１のエミッタ面積とＮＰＮトランジスタＱ２エミッタ面積との比であるエミッタ面積比を変える事により、トランジスタＱ１に流れる実際のバイアス電流を圧縮する事ができる。このため、トランジスタ素子の小型化及び、低電力化が図れる。なお、図３では上記エミッタ面積比は２０：２である。

通常、バイアス電流検出電源回路３４のバイアス端子２７から省線化パルス光変調型物体検出装置２１の電源端子２８には、５ｍＡ程度のＤＣ（direct current：直流）電流が流れている。発光素子３１が発光する時には、バイアス電流Ｉ’として約３５ｍＡ程度の電流がパルス的に流れる、即ちバイアス電流Ｉ’にパルスが生じている時はバイアス電流Ｉ’＝３５ｍＡであり、バイアス電流Ｉ’にパルスが生じていない時はバイアス電流Ｉ’＝５ｍＡである。

バイアス電流検出電源回路３４では、バイアス電流Ｉ’の、パルスの有無による変化を信号として取り出すが、バイアス電流検出電源回路３４において、最大値が３５ｍＡであるバイアス電流Ｉ’を、ＮＰＮトランジスタＱ２のコレクタ−エミッタ間に流すには、ＮＰＮトランジスタＱ２のエミッタの面積を大きくする、即ちＮＰＮトランジスタＱ１のエミッタの面積と等しくする必要があり、チップサイズの拡大が必要となる。

また、ＮＰＮトランジスタはＰＮＰトランジスタに比べて大電流能力が大きいため、ドライブ用トランジスタをＮＰＮ型で構成する事でもチップサイズの拡大を抑制できる。図３においては、上記エミッタ面積比が２０：２となっているため、ＮＰＮトランジスタＱ１のコレクタ−エミッタ間に最大値が３５ｍＡであるバイアス電流Ｉ’が流れる場合、ＮＰＮトランジスタＱ２のコレクタ−エミッタ間には、３５×（２÷２０）＝１／１０の約３．５ｍＡの電流が最大で流れる事となる。この電流をＰＮＰトランジスタＱ５及びＰＮＰトランジスタＱ６で構成されるカレントミラー回路で折り返して、抵抗Ｒ３により電圧変換する事で、バイアス電流を電圧信号として検出できる。

より具体的には、ＮＰＮトランジスタＱ２のコレクタ−エミッタ間には、最大で約３．５ｍＡの電流が流れ、ＰＮＰトランジスタＱ５のコレクタ−エミッタ間にも最大で約３．５ｍＡの電流が流れる。上述したように、ＰＮＰトランジスタＱ５及びＰＮＰトランジスタＱ６はカレントミラー回路を構成しているので、ＰＮＰトランジスタＱ６のコレクタ−エミッタ間にも最大で約３．５ｍＡの電流が流れる。よって、抵抗Ｒ３にも最大で約３．５ｍＡの電流が流れる。

従って、例えば、抵抗Ｒ３＝２ｋΩとした場合は、下記の通りとなる。即ち、ＮＰＮトランジスタＱ１のコレクタ−エミッタ間に流れる電流の最大値が５ｍＡ〜３５ｍＡの範囲内で変化する場合、ＮＰＮトランジスタＱ２のコレクタ−エミッタ間に流れる電流の最大値は０．５ｍＡ〜３．５ｍＡの範囲内で変化する。これにより、抵抗Ｒ３に流れる電流の最大値は０．５ｍＡ〜３．５ｍＡの範囲内で変化するので、抵抗Ｒ３の両端の電圧は１．０Ｖ〜７．０Ｖの範囲内で変化する。

また、ドライブ用であるＮＰＮトランジスタＱ１は、ＮＰＮトランジスタＱ３によりバイアスされている。ＮＰＮトランジスタＱ３のベース端子が、電源端子２４とＧＮＤ端子２６との間に接続された、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されることにより、ドライブ用であるＮＰＮトランジスタＱ１は、ＮＰＮトランジスタＱ３によりバイアスされている。

図３のバイアス電流検出電源回路３４において、ＮＰＮトランジスタＱ４と抵抗Ｒ４とで構成されるバイアス電流制限回路３５を更に設けている。バイアス電流制限回路３５はクランプ回路として動作し、該クランプ回路によりバイアス電流Ｉ’の過電流を防ぎ、素子の破壊を防止する事ができる。

具体的には、省線化パルス光変調型物体検出装置２１へは、ドライブ用トランジスタであるＮＰＮトランジスタＱ１より抵抗Ｒ４を介してバイアス電流Ｉ’が供給されるが、省線化パルス光変調型物体検出装置２１の異常等でバイアス電流Ｉ’が増加した場合に、抵抗Ｒ４の両端にＮＰＮトランジスタＱ４のベース・エミッタ端子を接続する。これにより、抵抗Ｒ４に流れるバイアス電流Ｉ’による、抵抗Ｒ４の両端の電圧降下が０．７Ｖ以上になると、ＮＰＮトランジスタＱ４がＯＮして電流をバイパスする、即ちＮＰＮトランジスタＱ４のコレクタ−エミッタ間に電流が流れる。よって、抵抗Ｒ１に流れる電流が増加し、抵抗Ｒ１による電圧降下がより大きくなるので、ＮＰＮトランジスタＱ３のベース電位が、ＮＰＮトランジスタＱ４がＯＮする前より低くなる。従って、バイアス電流Ｉ’がより小さくなる、即ち制限される。この時、ＮＰＮトランジスタＱ３はＯＦＦせず、バイアス端子２７に接続される負荷の状況に合わせて、平衡状態を保つ動作点に収束していく。

上述したバイアス電流制限回路３５を用いた電流制限動作により、素子の焼損など破壊を防止する事ができる。例えば、抵抗Ｒ４＝１０Ωとした場合は、抵抗Ｒ４に７０ｍＡ以上の電流が流れると、抵抗Ｒ４の両端電圧降下が０．７Ｖ以上となるため、ＮＰＮトランジスタＱ４がＯＮして電流をバイパスする事となる。

以上のように、バイアス電流検出電源回路３４では、バイアス電流Ｉ’が流れるバイアス端子２７にエミッタが共通接続され、第１のカレントミラー回路を構成するＮＰＮトランジスタ対を備え、前記ＮＰＮトランジスタ対は、ＮＰＮトランジスタＱ１、Ｑ２を有し、ＮＰＮトランジスタＱ１のコレクタとベースとが接続され、ＮＰＮトランジスタＱ１のコレクタとベースとは、ＮＰＮトランジスタＱ３のエミッタに接続され、ＮＰＮトランジスタＱ３は、電源電圧を抵抗Ｒ１、Ｒ２により分圧してベースがバイアスされ、ＮＰＮトランジスタＱ３のコレクタは、電源端子２４に接続され、ＮＰＮトランジスタＱ２のコレクタは、第２のカレントミラー回路を構成するＰＮＰトランジスタ対に接続され、該ＰＮＰトランジスタ対の出力に抵抗Ｒ３が接続される。

上記構成によれば、前記ＰＮＰトランジスタ対の出力電流を、抵抗Ｒ３にて電圧に変換出来る。よって、省線化パルス光変調型物体検出装置２１のバイアス電流Ｉ’における発光パルス電流の変化を電圧信号として取り出すことが出来る。

従って、省線化パルス光変調型物体検出装置２１に対して、バイアス端子２７に流れるバイアス電流Ｉ’の変化を電圧信号として取り出す事で、省線化パルス光変調型物体検出装置２１に最適なバイアス電流検出電源回路３４を提供できる。

また、前記ＮＰＮトランジスタ対が出力トランジスタであるＮＰＮトランジスタＱ１を有しており、前記ＮＰＮトランジスタ対においてトランジスタのエミッタ面積の比を適切に設定することにより、電流圧縮された出力電流を、前記ＰＮＰトランジスタ対で折り返した出力電流を抵抗Ｒ３で電圧変換して信号を取り出す構成とすることが出来る。従って、素子の小型を図る事ができる。

以下に、バイアス電流検出電源回路３６及びバイアス電流検出電源回路３６の内部における回路構成について、実施例２に基づいて説明する。バイアス電流検出電源回路３６は、バイアス電流検出電源回路２２と同様に、省線化パルス光変調型物体検出装置２１の電源として用いることが出来る。

〔実施例２〕
図４は、本実施例２に係るバイアス電流検出電源回路３６のブロック図である。バイアス電流検出電源回路３６は、バイアス端子２７の状態を検出し、バイアス電流検出電源回路３６から供給されるバイアス電流Ｉ’をコントロールするための回路である。バイアス電流検出電源回路３６は、図１のバイアス電流検出電源回路２２にシャットダウン端子３７及びシャットダウン端子４３を設けた回路である。

バイアス電流検出電源回路３６において、バイアス端子異常検出回路５８は、積分器４１、バイアス端子異常検出用コンパレータ４２、基準電源４４及び図５のＮＰＮトランジスタＱ１０を有している。また、ショート検出回路５９は、ショート検出用コンパレータ３８、基準電源３９及び図５のＮＰＮトランジスタＱ１１を有している。

また、バイアス電流検出電源回路３６において、バイアス端子２７は、ショート検出用コンパレータ３８の反転入力端子（−）に接続されている。ショート検出用コンパレータ３８の出力は、シャットダウン端子３７に接続されている。ショート検出用コンパレータ３８の非反転入力端子（＋）は、基準電源３９の＋端子に接続されており、基準電源３９の−端子は、電気的に接地されている。基準電源３９は、基準電圧Ｖｒｅｆ１を出力する。

信号出力端子２９は、信号処理回路４０及び積分器４１の入力に接続されている。積分器４１の出力は、バイアス端子異常検出用コンパレータ４２の非反転入力端子（＋）に接続されている。バイアス端子異常検出用コンパレータ４２の出力は、シャットダウン端子４３に接続されている。バイアス端子異常検出用コンパレータ４２の反転入力端子（−）は、基準電源４４の＋端子に接続されており、基準電源４４の−端子は、電気的に接地されている。基準電源４４は、基準電圧Ｖｒｅｆ２を出力する。

バイアス端子２７がＧＮＤ端子にショートする、即ち電気的に接地された場合、バイアス電流Ｉ’が大きくなるので、信号出力端子２９の電圧は上昇する。信号出力端子２９の電圧が上昇した時に、積分器４１の出力電圧が上昇し、基準電圧Ｖｒｅｆ２より大きくなると、バイアス端子異常検出用コンパレータ４２の出力がＨｉｇｈとなる。これにより、バイアス電流検出電源回路３６が有する、シャットダウン用であるＮＰＮトランジスタＱ１０がＯＮする。

バイアス端子２７がＧＮＤ端子にショートする、即ち電気的に接地されるという異常が生じた場合には、過大な電流が流れるため、バイアス電流Ｉ’を止める、即ちバイアス電流Ｉ’をゼロにする必要がある。

実施例１に記載したバイアス電流制限回路３５だけでは、７０ｍＡなどの電流値に制限はできるが、定常的に流れる場合は素子、具体的にはＮＰＮトランジスタＱ４が破壊されてしまう。ここで、バイアス端子２７から出力される電圧Ｖを、ショート検出用コンパレータ３８において基準電圧Ｖｒｅｆ１と比較する事により、電圧Ｖをモニタする。よって、ショート検出用コンパレータ３８がバイアス端子２７のショートを検出し、ショート検出用コンパレータ３８の出力信号を、バイアス電流検出電源回路３６のシャットダウン端子３７に戻すことにより、ＮＰＮトランジスタＱ１１がＯＮする。従って、ＮＰＮトランジスタＱ７のベース電位が略０Ｖとなり、ＮＰＮトランジスタＱ７、ＮＰＮトランジスタＱ３及びＮＰＮトランジスタＱ１がＯＦＦするので、バイアス電流Ｉ’の供給を停止させる事が可能となり、バイアス端子２７がショートした時の素子の破壊を防止できる。

図５は、バイアス電流の供給停止、即ちシャットダウンに対応したバイアス電流検出電源回路４５の回路図である。バイアス電流検出電源回路４５は、図３のバイアス電流検出電源回路３４に、シャットダウン端子３７、シャットダウン端子４３、ＮＰＮトランジスタＱ７、及びシャットダウン用トランジスタであるＮＰＮトランジスタＱ１０、Ｑ１１を設けた回路である。

バイアス電流検出電源回路４５において、ＮＰＮトランジスタＱ７のコレクタは、電源端子２４に接続されている。ＮＰＮトランジスタＱ７のコエミッタは、ＮＰＮトランジスタＱ３のベースに接続されている。ＮＰＮトランジスタＱ７のベース、ＮＰＮトランジスタＱ１０のコレクタ及びＮＰＮトランジスタＱ１１のコレクタは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。

ＮＰＮトランジスタＱ１０のベースは、シャットダウン端子４３に接続されている。ＮＰＮトランジスタＱ１１のベースは、シャットダウン端子３７に接続されている。そして、ＮＰＮトランジスタＱ１０のエミッタ及びＮＰＮトランジスタＱ１１のエミッタは、伝記的に接地されている。

ＮＰＮトランジスタＱ１１のベース端子に、上述したショート検出用コンパレータ３８からのＨｉｇｈである信号が入力されると、ＮＰＮトランジスタＱ１１がＯＮするため、抵抗Ｒ１と抵抗Ｒ２との接続点の電位は略ＧＮＤ、即ち略０Ｖとなる。該接続点はＮＰＮトランジスタＱ７のベース端子でもあるため、該ベース端子が略０Ｖとなる事によりＯＦＦして、ＮＰＮトランジスタＱ７のエミッタ電位も低下する。ＮＰＮトランジスタＱ７がＯＦＦする事で、ＮＰＮトランジスタＱ３及びＮＰＮトランジスタＱ１がバイアスされないため、ＮＰＮトランジスタＱ３及びＮＰＮトランジスタＱ１がＯＦＦし、省線化パルス光変調型物体検出装置２１へのバイアス電流Ｉ’の供給が停止される、即ちシャットダウンされる。

図６は、図４におけるショート検出用コンパレータ３８の回路図である。図６のショート検出用コンパレータ３８において、電源端子４６は、図１の電源端子２４と同様に外部電源２３が接続されている。出力端子４７は、図４のシャットダウン端子３７に接続されている。

電源端子４６は、ＰＮＰトランジスタＱ５１のエミッタ、抵抗Ｒ４の一端、ＰＮＰトランジスタＱ５３のエミッタ、ＰＮＰトランジスタＱ５４のエミッタ、ＰＮＰトランジスタＱ５５のエミッタ、抵抗Ｒ５の一端、ＰＮＰトランジスタＱ５６のエミッタ及び抵抗Ｒ６の一端に接続されている。ＰＮＰトランジスタＱ５１のベースは、ＰＮＰトランジスタＱ５２のベース、ＰＮＰトランジスタＱ５３のベース、ＰＮＰトランジスタＱ５４のベース、ＰＮＰトランジスタＱ５５のベース、ＰＮＰトランジスタＱ５６のベース、ＰＮＰトランジスタＱ５１のコレクタ及び定電流源Ｉ１の入力に接続されている。

ＰＮＰトランジスタＱ５２のコレクタは、ＰＮＰトランジスタＱ５７のベース及び抵抗Ｒ７の一端に接続されている、抵抗Ｒ７の他端は、バイアス端子２７に接続される。ＰＮＰトランジスタＱ５３のコレクタは、ＰＮＰトランジスタＱ５８のベース及びＰＮＰトランジスタＱ５７のエミッタに接続されている。ＰＮＰトランジスタＱ５４のコレクタは、ＰＮＰトランジスタＱ５８のエミッタ及びＰＮＰトランジスタＱ５９のエミッタに接続されている。ＰＮＰトランジスタＱ５５のコレクタは、ＰＮＰトランジスタＱ５９のベース及びＰＮＰトランジスタＱ６０のエミッタに接続されている。ＰＮＰトランジスタＱ５６のコレクタは、ＮＰＮトランジスタＱ７３のコレクタ及びＮＰＮトランジスタＱ７４のベースに接続されている。

抵抗Ｒ２の他端は、ＰＮＰトランジスタＱ５２のエミッタに接続されている。抵抗Ｒ３の他端は、ＰＮＰトランジスタＱ６７のエミッタ、ＰＮＰトランジスタＱ６８のエミッタ、ＰＮＰトランジスタＱ６９のエミッタ及びＰＮＰトランジスタＱ７０のエミッタに接続されている。抵抗Ｒ４の他端は、出力端子４７及びＮＰＮトランジスタＱ７４のコレクタに接続されている。

ＰＮＰトランジスタＱ５８のコレクタは、ＮＰＮトランジスタＱ６１のコレクタ、ＮＰＮトランジスタＱ６１のベース、ＮＰＮトランジスタＱ６２のベース、ＮＰＮトランジスタＱ６３のコレクタ及びＰＮＰトランジスタＱ６６のベースに接続されている。ＰＮＰトランジスタＱ５９のコレクタは、ＮＰＮトランジスタＱ６４のコレクタ、ＮＰＮトランジスタＱ６４のベース、ＮＰＮトランジスタＱ６３のベース、ＮＰＮトランジスタＱ６２のコレクタ及びＰＮＰトランジスタＱ６５のベースに接続されている。

ＰＮＰトランジスタＱ６７のコレクタは、ＰＮＰトランジスタＱ６７のベース、ＰＮＰトランジスタＱ６８のベース及びＰＮＰトランジスタＱ６５のエミッタに接続されている。ＰＮＰトランジスタＱ６８のコレクタは、ＮＰＮトランジスタＱ７１のコレクタ及びＮＰＮトランジスタＱ７３のベースに接続されている。ＰＮＰトランジスタＱ６９のコレクタは、ＮＰＮトランジスタＱ７２のコレクタ、ＮＰＮトランジスタＱ７２のベース及びＮＰＮトランジスタＱ７１のベースに接続されている。ＰＮＰトランジスタＱ７０のコレクタは、ＰＮＰトランジスタＱ７０のベース、ＰＮＰトランジスタＱ６９のベース及びＰＮＰトランジスタＱ６６のエミッタに接続されている。

ＰＮＰトランジスタＱ６０のベースは、基準電源３９の＋端子に接続されており、基準電源３９の−端子は、電気的に接地されている。そして、定電流源Ｉ１の出力、ＰＮＰトランジスタＱ５７のコレクタ、ＮＰＮトランジスタＱ６１のエミッタ、ＮＰＮトランジスタＱ６２のエミッタ、ＮＰＮトランジスタＱ６３のエミッタ、ＮＰＮトランジスタＱ６４のエミッタ、ＰＮＰトランジスタＱ６０のコレクタ、ＰＮＰトランジスタＱ６５のコレクタ、ＮＰＮトランジスタＱ７１のエミッタ、ＮＰＮトランジスタＱ７２のエミッタ、ＰＮＰトランジスタＱ６６のコレクタ、ＮＰＮトランジスタＱ７３のエミッタ、ＮＰＮトランジスタＱ７４のエミッタ及びＧＮＤ端子４８は、電気的に接地されている。

ショート検出用コンパレータ３８は、ＰＮＰトランジスタＱ５３〜ＰＮＰトランジスタＱ５５、ＰＮＰトランジスタＱ５７〜ＰＮＰトランジスタＱ６０及びＮＰＮトランジスタＱ６１〜ＮＰＮトランジスタＱ６４で構成されるヒステリシス付コンパレータ４９、並びにＰＮＰトランジスタＱ５６、ＰＮＰトランジスタＱ６５〜ＰＮＰトランジスタＱ７０、ＮＰＮトランジスタＱ７１〜ＮＰＮトランジスタＱ７４、抵抗Ｒ５及び抵抗Ｒ６で構成されるコンパレータ５０の２段で構成されている。

抵抗Ｒ７の一端にバイアス端子電圧Ｖ１が印加され、ＰＮＰトランジスタＱ６０のベースに入力される基準電圧Ｖｒｅｆ１と比較を行っている。バイアス端子２７がショートしている場合は、抵抗Ｒ７の電圧は略ＧＮＤ、即ち略０Ｖとなっており、上述したシャットダウン機能によりバイアス電流検出電源回路３６からのバイアス電流Ｉ’が停止している。このため、バイアス端子２７には電流が流れず、バイアス端子２７のショート状態が回復しても、バイアスが切れたままとなり省線化パルス光変調型物体検出装置２１が動作しない。

ここで、バイアス端子電圧Ｖ１が印加される部分に、抵抗Ｒ４とＰＮＰトランジスタＱ５２とで構成される定電流源Ｉ２が、抵抗Ｒ７と入力トランジスタであるＰＮＰトランジスタＱ５７のベース端子に接続されている。これにより、バイアス端子２７のショート状態が復帰した場合、定電流Ｉ２によりバイアスしていく事で、省線化パルス光変調型物体検出装置２１の電源端子が上昇するために、バイアス端子電圧Ｖ１が上昇し、基準電圧Ｖｒｅｆ１を超えた所でショート検出用コンパレータ３８から出力される信号がＬｏｗとなり、バイアス電流検出電源回路３６のシャットダウンを解除する。よって、バイアス端子２７のショート状態が復帰すれば、バイアス電流検出電源回路３６は自動的に省線化パルス光変調型物体検出装置２１へのバイアスを再開させる事ができる。

ここで、バイアス電流検出電源回路３６のシャットダウン時に、コンパレータの定電流源によるバイアス電流Ｉ’は、図１において電源端子２８に流れ込み、先ず発光素子３１に電流が流れるため、該発光素子が最初にＯＮする。発光素子（ＧＬ）は動作状態において、順方向電圧ＶＦを発生させる。順方向電圧ＶＦは素子特性により異なるが、通常は約１．３Ｖ程度である。ショート検出用コンパレータ３８の基準電圧Ｖｒｅｆ１を、発光素子３１の順方向電圧ＶＦよりも約０．１Ｖ低く設定する事で、バイアス電流検出電源回路３６のシャットダウンからの復帰を早くする事ができる。

再び図５において、バイアス電流検出電源回路４５のシャットダウン時には、ＮＰＮトランジスタＱ１０がＯＮして、抵抗Ｒ１と抵抗Ｒ２との接続点を略ＧＮＤ、即ち略０Ｖに落とすため、電源端子２４から抵抗Ｒ１のみを介した電流が、ＮＰＮトランジスタＱ１０のコレクタ−エミッタ間に流れる事になる。図３に示すＮＰＮトランジスタＱ３をバイアスする構成においては、バイアス端子２７の電位、即ちＮＰＮトランジスタＱ１のエミッタ電位は、外部電源電圧、即ち電源回路３から出力される電圧から、抵抗Ｒ１の電位降下、ＮＰＮトランジスタＱ３のベース−エミッタ間電圧及びＱ１のベース−エミッタ間電圧分だけ低下した電位となる。よって、抵抗Ｒ１の値を大きくすると、抵抗Ｒ１での電圧降下により省線化パルス光変調型物体検出装置２１へ出力する電圧が低下して、電源のダイナミックレンジが低下してしまう。

逆に電源回路のシャットダウン時には、ＮＰＮトランジスタＱ１１がＯＮし、抵抗Ｒ１の値が小さいと、電源端子２４→抵抗Ｒ１→ＮＰＮトランジスタＱ１１のコレクタ−エミッタ間→ＧＮＤの経路で流れる電流が増大する問題がある。そこで、図５に示すＮＰＮトランジスタＱ７を追加する事により、抵抗Ｒ１の値を大きくできるため、シャットダウン時の電流を低減する事ができる。

バイアス端子２７の電位については、ＮＰＮトランジスタＱ７のコレクタ−エミッタ間電圧、ＮＰＮトランジスタＱ３のベース−エミッタ間電圧及びＱ１のベース−エミッタ間電圧を外部電源電圧から引いた電圧となるため、抵抗Ｒ１の値に関係無く設定する事ができる。更に、図３の抵抗Ｒ１の電圧降下は、ＮＰＮトランジスタＱ１を流れるバイアス電流Ｉ’の変化により、ＮＰＮトランジスタＱ３のベース電流も変化するため、バイアス電流Ｉ’に対しての依存性を有するが、図５に示すＮＰＮトランジスタＱ７を追加した構成により、バイアス電流Ｉ’の変動による影響を除去する事ができる。

図４において、バイアス端子２７の負荷変動を検出する構成を説明する。バイアス電流検出電源回路３６の信号出力端子２９から出力される信号と、通常のパルス信号との判別を積分器４１で行う。通常のパルス信号は、数μｓｅｃのパルス幅の信号であり、バイアス端子が異常な負荷となった場合は、ＤＣバイアス電流が増加する状態のため、数ｍｓｅｃ以上のパルス変動となる。このパルス変動幅の差、即ち時間の差を、積分器４１とバイアス端子異常検出用コンパレータ４２とで判別する。つまり、通常の数μｓｅｃのパルスを積分器４１により積分することにより生じる出力電圧では、基準電圧Ｖｒｅｆ２まで上昇しないように、積分器４１の時定数を設定する。バイアス端子異常検出用コンパレータ４２からの出力信号は、バイアス電流検出電源回路３６のシャットダウン端子４３に入力され、上述したショート時のシャットダウンと同様に、図５に示す回路により、バイアス電流Ｉ’の供給を停止するよう、シャットダウンされる。

なお、本実施の形態における「バイアス端子が異常な負荷となった場合」とは、バイアス端子２７に接続される省線化パルス光変調型物体検出装置２１が通常動作している状態において、外部よりバイアス端子２７とＧＮＤとの間に抵抗体を接続する等の動作が行われることにより、完全なショートでは無く、通常とは異なるインピーダンスを介してバイアス端子２７が接地される状態を示す。

従って、バイアス端子２７に接続される負荷の変動、即ち省線化パルス光変調型物体検出装置２１の異常を検出して、省線化パルス光変調型物体検出装置２１へのバイアス電流Ｉ’の供給を停止することが出来る。即ち、バイアス端子２７が完全なショートではなく、接続される省線化パルス光変調型物体検出装置２１とは異なるインピーダンス状態を検出して、バイアス電流Ｉ’の供給を停止するシャットダウン機能を備える事で、ゲーム機などにおける不正行為による素子の異常を検知する事ができ、異常電流による素子の破壊も防止する事ができる。

また、バイアス電流Ｉ’を電圧変換検出した出力信号を、積分器４１に入力して、正常なパルス信号より十分長い事を判別して、バイアス端子２７の異常を検出する事ができ、上記出力信号を用いて、電源回路の出力であるドライブ用トランジスタであるＮＰＮトランジスタＱ１のベース電位を下げる事で、バイアス供給を停止する事ができる。

図７は、本実施例２に係る積分器４１の回路図である。積分器４１は、電源端子５１、ＧＮＤ端子５２、入力端子５３、出力端子５４、ＰＮＰトランジスタＱ８１〜Ｑ８７、Ｑ９０、ＮＰＮトランジスタＱ８８、Ｑ８９、Ｑ９１〜Ｑ９４及びキャパシタＣ１を備えている。図７の積分器４１において、電源端子５１は、図１の電源端子２４と同様に外部電源２３が接続されている。入力端子５３は、図４の信号出力端子２９に接続されている。出力端子５４は、図４のバイアス端子異常検出用コンパレータ４２の反転入力端子（−）に接続されている。

積分器４１において、電源端子５１は、ＰＮＰトランジスタＱ８１のエミッタ、ＰＮＰトランジスタＱ８２のエミッタ、ＰＮＰトランジスタＱ８３のエミッタ、ＰＮＰトランジスタＱ８４のエミッタ、ＰＮＰトランジスタＱ８６のエミッタ、ＰＮＰトランジスタＱ８７のエミッタ及びＰＮＰトランジスタＱ８５のエミッタに接続されている。

ＰＮＰトランジスタＱ８１のベースは、ＰＮＰトランジスタＱ８２のベース、ＰＮＰトランジスタＱ８３のベース、ＰＮＰトランジスタＱ８１のコレクタ及び定電流源Ｉ３の入力に接続されている。ＰＮＰトランジスタＱ８２のコレクタは、ＮＰＮトランジスタＱ９１のコレクタ、ＮＰＮトランジスタＱ９１のベース及びＮＰＮトランジスタＱ９２のベースに接続されている。ＰＮＰトランジスタＱ８３のコレクタは、ＮＰＮトランジスタＱ８８のベース及びＰＮＰトランジスタＱ９０のエミッタに接続されている。

ＰＮＰトランジスタＱ８４のベースは、ＰＮＰトランジスタＱ８５のベース、ＰＮＰトランジスタＱ８４のコレクタ及びＮＰＮトランジスタＱ８８のコレクタに接続されている。ＰＮＰトランジスタＱ８６のベースは、ＰＮＰトランジスタＱ８７のベース、ＰＮＰトランジスタＱ８６のコレクタ及びＮＰＮトランジスタＱ８９のコレクタに接続されている。

ＰＮＰトランジスタＱ８７のコレクタは、ＮＰＮトランジスタＱ９３のコレクタ、ＮＰＮトランジスタＱ９３のベース及びＮＰＮトランジスタＱ９４のベースに接続されている。ＰＮＰトランジスタＱ８５のコレクタは、出力端子５４、ＮＰＮトランジスタＱ８９のベース、ＮＰＮトランジスタＱ９４のコレクタ及びキャパシタＣ１の一端に接続されている。

ＮＰＮトランジスタＱ８８のエミッタ及びＮＰＮトランジスタＱ８９のエミッタは、ＮＰＮトランジスタＱ９２のコレクタに接続されている。ＰＮＰトランジスタＱ９０のベースは、入力端子５３に接続されている。

定電流源Ｉ３の出力、ＮＰＮトランジスタＱ９１のエミッタ、ＮＰＮトランジスタＱ９２のエミッタ、ＮＰＮトランジスタＱ９３のエミッタ、ＮＰＮトランジスタＱ９４のエミッタ、ＰＮＰトランジスタＱ９０のコレクタ、キャパシタＣ１の他端及びＧＮＤ端子５２は、電気的に接地されている。

積分器４１では、ＮＰＮトランジスタＱ８８及びＮＰＮトランジスタＱ８９で構成される差動器により、入力端子５３に入力される入力信号と、出力端子５４から出力される積分出力信号とが等しくなるように動作する。

ここで、キャパシタＣ１を充電するための充電電流は、ＮＰＮトランジスタＱ９２のコレクタ−エミッタ間に流れる基準電流の値に基づき、ＰＮＰトランジスタＱ８４及びＰＮＰトランジスタＱ８５で構成されるカレントミラー回路のエミッタ面積の比により設定される。上記充電電流を小さくしたい場合には、ＰＮＰトランジスタＱ８５のエミッタ面積をＰＮＰトランジスタＱ８４のエミッタ面積に対して小さくすれば良い。

逆にキャパシタＣ１を放電するための放電電流は、ＮＰＮトランジスタＱ９２のコレクタ−エミッタ間に流れる基準電流の値に基づき、ＰＮＰトランジスタＱ８６及びＰＮＰトランジスタＱ８７で構成されるカレントミラー回路のエミッタ面積の比、並びにＮＰＮトランジスタＱ９３及びＮＰＮトランジスタＱ９４で構成されるカレントミラー回路のエミッタ面積の比により設定される。

図８は、図４におけるバイアス端子異常検出用コンパレータ４２の回路である。バイアス端子異常検出用コンパレータ４２は、図６のショート検出用コンパレータ３８において、入力部の定電流源Ｉ２、及び抵抗Ｒ７を除いた構成である。

また、バイアス端子異常検出用コンパレータ４２において、電源端子５５は、図１の電源端子２４と同様に外部電源２３が接続されている。出力端子５６は、図４のシャットダウン端子４３に接続されている。ＧＮＤ端子５７は、電気的に接地されている。

さらに、バイアス端子異常検出用コンパレータ４２において、ＰＮＰトランジスタＱ５７のベースは、積分器４１の出力端子５４に接続されている。ＰＮＰトランジスタＱ６０のベースは、基準電源４４の＋端子に接続されており、基準電源４４の−端子は、電気的に接地されている。

図８において、ヒステリシスは、ＮＰＮトランジスタＱ６１及びＮＰＮトランジスタＱ６２のエミッタ面積の比、並びにＮＰＮトランジスタＱ６３及びＮＰＮトランジスタＱ６４のエミッタ面積の比により設定される。

ここで、バイアス端子２７の異常検出時におけるバイアス電流検出電源回路３６のシャットダウンと、バイアス端子２７のショート検出時におけるバイアス電流検出電源回路３６のシャットダウンとは、並列に使用される事が好ましい。

バイアス端子２７の異常検出では、完全なショート以外の異常状態を検出するよう補完動作しているもので、ゲーム機などで不正行為に対応するものである。バイアス端子２７の異常検出により、バイアス電流検出電源回路３６がシャットダウン動作を行うと、バイアス電流Ｉ’が流れなくなるため、バイアス端子２７の電位は低下し、略ＧＮＤ電位となる。このため、バイアス端子異常検出回路５８が復帰するのと同様に、ショート検出回路５９によるショート検出動作が起動する事となる。

よって、積分器４１の放電電流値と、バイアス端子異常検出用コンパレータ４２に設定されるヒステリシス幅とにより生成されるシャットダウン信号の復帰時間が、前記第１シャットダウン手段の起動時間より長くなるように設定、即ちバイアス端子異常検出回路５８が復帰する前に、ショート検出回路５９が動作するように積分器４１の時定数を設定しておけば、ショート検出回路５９による、バイアス電流検出電源回路３６のシャットダウンモードになるため、バイアス端子２７が正常に戻った場合は、自動で復帰する事ができる。よって、ショート含めたバイアス端子２７の異常に対して、バイアス電流検出電源回路３６のシャットダウンを確実に実施する事ができる。

上述したバイアス電流検出電源回路３６を利用する事で、省線化パルス光変調型物体検出装置２１を提供する事が可能となる。

バイアス電流検出電源回路３６では、バイアス端子２７の電圧と、基準電源３９から出力される基準電圧Ｖｒｅｆ１との比較を行うショート検出用コンパレータ３８及びＮＰＮトランジスタＱ１１を有する第１シャットダウン手段を備え、ショート検出用コンパレータ３８の出力は、ＮＰＮトランジスタＱ１１のベースに入力され、ＮＰＮトランジスタＱ１１のエミッタは電気的に接地され、ＮＰＮトランジスタＱ１１のコレクタは、ＮＰＮトランジスタＱ３のベース端子に接続されてもよい。

これにより、バイアス端子２７の電圧をモニタし、バイアス端子２７のショート、即ち省線化パルス光変調型物体検出装置２１の異常を検出し、省線化パルス光変調型物体検出装置２１へのバイアス電流Ｉ’の供給を停止することが出来るので、素子の破壊を防止することが出来る。

以下に、図１の省線化パルス光変調型物体検出装置２１の一例について、参考例１、参考例及び図９〜図１４に基づいて説明する。参考例１及び参考例２に記載の、パルス変調型光検出装置１は、省線化パルス光変調型物体検出装置２１として用いることが出来る。

〔参考例１〕
本発明に係るパルス変調型光検出装置の実施の一形態について図９ないし図１２に基づき説明する。

図９に本参考例のパルス変調型光検出装置１のブロック図を示す。パルス変調型光検出装置１は、定電圧回路２、電源端子３、ＧＮＤ端子４、発振回路５、同期タイミング回路６、発光素子駆動回路７、発光素子８、受光素子９、アンプ１０、信号処理回路１１、負荷１２、及び電源１８から構成される。

パルス変調型光検出装置１では、定電圧回路２が、電源端子３とＧＮＤ端子４との間に直列に接続された電源１８及びＲＬの抵抗値を有する負荷１２により、各回路及びアンプに定電圧を供給する。

パルス変調型光検出装置１は、所定波長であり、基本クロック（以下、ＣＬＫと略記する）信号Ｓ１を生成して出力する発振回路５と、基本ＣＬＫ信号Ｓ１をパルス変調して同期タイミングパルス信号Ｓ２を生成する同期タイミング回路（パルス生成回路）６とが設けられている。同期タイミングパルス信号Ｓ２は、発光素子駆動回路７に入力される。

また、発光素子８は、発光素子駆動回路７により、同期タイミングパルス信号Ｓ２により同期タイミングパルス信号Ｓ２に同期した光を所定方向、即ち有無を検出すべき物体Ａ或いは物体Ｂの通過位置に対し投光する。パルス変調型光検出装置１は、複写機及びプリンタ等のＦＡ機器及びＯＡ機器、あるいはアミューズメント機器におけるコイン及び玉等の有無を検出する機器等の電子機器に搭載される。

さらに、受光素子９は、有無を検出すべき物体Ａの透過光、或いは物体Ｂによる反射光を受光して、対応する検出電気信号である受光パルス信号Ｓ３に変換して出力する。

物体Ａ或いは物体Ｂの有無を検出時に受光素子９へ光がどのように入射されるかについて、以下に例を示す。

上述したように、発振回路５で基本ＣＬＫ信号Ｓ１が作られ、同期タイミング回路６において基本ＣＬＫ信号Ｓ１が、同期タイミングを有する同期タイミングパルス信号Ｓ２に変調される。発光素子８は、発光素子駆動回路７により、パルス変調されたパルス光Ｌ１或いはパルス光Ｌ２を物体Ａ或いは物体Ｂの通過位置に向かって投射（投光）する。パルス光Ｌ１及びＬ２は、投射される方向のみが異なり、その他の性質は同一でもよい。

パルス変調型光検出装置１が、発光素子８及び受光素子９の間を＋Ｘ方向に通過する物体Ａの有無を検出する場合、パルス光Ｌ１は、発光素子８から＋Ｙ方向に投射され、受光素子９に入射している。物体Ａが通過してパルス光Ｌ１を横切る時、パルス光Ｌ１は、物体Ａを透過し、受光素子９に入射する。

パルス変調型光検出装置１が、発光素子８及び受光素子９から＋Ｘ方向に距離ａ離れた点を＋Ｙ方向に通過する物体Ｂの有無を検出する場合、パルス光Ｌ２は、発光素子８から物体Ｂの通過位置Ｐに投射されるが、受光素子９には入射していない。物体Ｂが通過してパルス光Ｌ２を横切る時、パルス光Ｌ２は、物体Ｂにより反射され、反射されたパルス光Ｌ３は、受光素子９に入射する。

従って、周囲に外乱光等がなければ、受光素子９に入射するパルス光は、該パルス光を横切る物体Ａ或いは物体Ｂの通過によりその有無が切り替わることになる。そしてこのように受光素子９へ入射されたパルス光を受光素子９により光電変換して受光パルス信号Ｓ３を得る。

アンプ１０は、受光素子９から得た受光パルス信号Ｓ３を増幅し、波形整形してアンプ出力パルス信号Ｓ４として出力する。その上で、信号処理回路（受光側検出回路）１１は、アンプ出力パルス信号Ｓ４及び同期タイミングパルス信号Ｓ２との比較から物体Ａ或いは物体Ｂの有無の検出結果を示すデジタル信号である判定処理信号Ｓ５を発振回路５に出力する。

図１０に信号処理回路１１の１例を示す。信号処理回路１１には、アンプ１０のアンプ出力パルス信号Ｓ４の状態を検出する状態検出回路１３、シフトレジスタ１４、及び発振制御回路１５が設けられている。

まず、パルス変調型光検出装置１が反射型である場合について説明する。状態検出回路１３は、同期タイミングパルス信号Ｓ２とアンプ出力パルス信号Ｓ４との波形を比較する。同期タイミングパルス信号Ｓ２が入力されていない時にアンプ出力パルス信号Ｓ４が入力されていれば、受光素子９にノイズ光が入射していると判定し、シフトレジスタ１４へ信号を送らないか或いはシフトレジスタ１４をリセットする。

状態検出回路１３は、アンプ出力パルス信号Ｓ４と同期タイミングパルス信号Ｓ２とが合致していれば、受光素子９に物体が有ることにより反射された反射光が入射したと判定し、シフトレジスタ１４へ同期タイミングパルス信号Ｓ２に合致したアンプ出力パルス信号Ｓ４である比較信号Ｓ６を送る。

また、状態検出回路１３は、シフトレジスタ１４の最終段のＤフリップフロップ２Ｊからの出力信号Ｑ２Ｊを入力され、出力信号Ｑ２Ｊに応じて、物体が有る時は検出状態を、物体が無い時は非検出状態を保持するように、シフトレジスタ１４をセットまたはリセットし、あるいはＤフリップフロップ２Ｈ、２Ｉ、及び２ＪのＣＬＫ入力への比較信号Ｓ６の供給を停止する。これにより、物体の大きさや物体の通過スピードが変更されても、検出状態あるいは非検出状態を保持出来る。

さらに、状態検出回路１３は、出力信号Ｑ２Ｊを入力されることにより、検出状態あるいは非検出状態を認識出来る。従って、状態検出回路１３は、検出状態あるいは非検出状態において外乱光によるノイズが受光素子９及びアンプ１０を介して入力された場合に、シフトレジスタ１４の出力をどのようにするかを任意に設定できる。

例えば、出力信号Ｑ２Ｊが入力され、状態検出回路１３が検出状態であることを認識した状態で、外乱光によるノイズが入力された場合に、状態検出回路１３がシフトレジスタ１４をセットあるいはリセットすることにより、強制的に非検出状態に設定してもよい。

信号処理回路１１は、同期タイミングパルス信号Ｓ２に合致したアンプ出力パルス信号Ｓ４がシフトレジスタ１４にその段数分（図１０では３段分）入力されると、物体が通過中であると判定して発振制御回路１５を介して発振回路５から出力される基本ＣＬＫ信号Ｓ１の周波数を物体が有る時の周波数に変更させる。

シフトレジスタ１４は、同期タイミングパルス信号Ｓ２と合致したＨｉのアンプ出力パルス信号Ｓ４が、シフトレジスタ１４に３周期連続で入力された場合に、物体が有ると判定として、Ｄフリップフロップ２Ｊの出力信号Ｑ２Ｊをシフトレジスタ出力信号Ｓ７として発振制御回路１５へ出力する。発振制御回路１５は、シフトレジスタ出力信号Ｓ７に応じて基本ＣＬＫ信号Ｓ１の周波数を物体が有る時或いは物体が無い時の周波数に変更させる信号、即ち判定処理信号Ｓ５を発振回路５へ出力する。
図１１はパルス変調型光検出装置１が反射型である場合のタイミングチャートである。同期タイミングパルス信号Ｓ２に合致した、即ちＨｉであるアンプ出力パルス信号Ｓ４が、同期タイミングパルス信号Ｓ２の３周期分連続で入力されると、シフトレジスタ出力信号Ｓ７がＬｏからＨｉへ変化する。Ｌｏのアンプ出力パルス信号Ｓ４が、同期タイミングパルス信号Ｓ２の３周期分連続で入力されると、物体が無くなったと判定してシフトレジスタ出力信号Ｓ７がＨｉからＬｏへ変化する。

図１２はパルス変調型光検出装置１が透過型である場合のタイミングチャートである。Ｌｏであるアンプ出力パルス信号Ｓ４が、同期タイミングパルス信号Ｓ２の３周期分連続で入力されると、物体が有ることによりパルス光が遮断されているとして、シフトレジスタ出力信号Ｓ７がＨｉからＬｏへ変化する。Ｈｉのアンプ出力パルス信号Ｓ４が、同期タイミングパルス信号Ｓ２の３周期分連続で入力されると、物体が無くなったと判定してシフトレジスタ出力信号Ｓ７がＬｏからＨｉへ変化する。

パルス変調型光検出装置１では、シフトレジスタ１４は、例えばＤフリップフロップ２Ｈ、２Ｉ、及び２Ｊを有する３段のシフトレジスタである。Ｄフリップフロップ２Ｈ、２Ｉ、及び２Ｊは、ＪＫフリップフロップを用いてもよい。Ｄフリップフロップ２Ｈ、２Ｉ、及び２Ｊは、それぞれセット入力Ｓ及びリセット入力Ｒを有しており、電源投入時にセットあるいはリセットされる。これにより、初期状態が非検出状態に設定される。

そしてパルス変調型光検出装置１を使用するときには、電源Ｖｃｃ及びＲＬの抵抗値を有する負荷１２は、電源端子３とＧＮＤ端子４の間に直列に接続される。ここで一般的なパルス変調型光検出装置の消費電流は、発光素子に流れる電流を除くと数ｍＡ程度以下である。これに対して、発光素子に流れる電流Ｉは、検出物体までの距離にもよるが数十ｍＡ以上である。

従って、出力信号Ｓ８は、電源１８の電圧Ｖｃｃから負荷１２による電圧降下した波形となる。同期タイミングパルス信号Ｓ２がＨｉの時、発光素子８に電流が流れ、負荷１２による電圧降下が大きく、同期タイミングパルス信号Ｓ２がＬｏの時は発光素子８に電流が流れず、パルス変調型光検出装置の消費電流によってのみ電圧降下が発生するので、電圧降下が小さくなる。以上により出力信号Ｓ８は、同期タイミングパルス信号Ｓ２と同期し、発光素子８に電流が流れる時にＬｏ、発光素子８に電流が流れない時にＨｉとなる。

なお、電源１８の電圧Ｖｃｃ及び負荷１２の抵抗値ＲＬは、発光素子８に電流が流れ、負荷１２による電圧降下により出力信号Ｓ８がＬｏとなった場合でも、電源１８から負荷１２及び電源端子３を介して定電圧回路２に印加される電圧が、定電圧回路２を動作させるために必要な電圧を下回らないような電圧及び抵抗値に設定される。

そして、物体が有る時に、反射型のパルス変調型光検出装置１において同期タイミングパルス信号Ｓ２が入力された時にＨｉであり、透過型のパルス変調型光検出装置１において同期タイミングパルス信号Ｓ２が入力された時にＬｏであるアンプ出力パルス信号Ｓ４が、同期タイミングパルス信号Ｓ２の３周期分連続で入力されると、発振制御回路１５を介して基本ＣＬＫ信号Ｓ１の周波数が物体が有る時の周波数に変更されるので、同期タイミングパルス信号Ｓ２の周波数が変更される。これにより、出力信号Ｓ８のパルス周期またはパルス幅も同様に変化し、物体が有ることが出力信号Ｓ８のパルス周期またはパルス幅の変化により確認できる。

従って、直列に接続された上記パルス変調型光検出装置と電源１８と負荷１２の内、上記パルス変調型光検出装置と負荷１２との接続点から負荷１２の値を適切に選択することにより、発光素子８に流れるパルス電流の変化をパルス電位として取り出すことができる。また、物体が有る時／物体が無い時に合わせて同期パルス周期或いは同期パルス幅が変化すると、上記パルス変調型光検出装置１と負荷１２との接続点から出力される出力信号Ｓ８により物体が有ること／物体が無いことを判定することができる。

以上のように、本参考例のパルス変調型光検出装置１は、物体が有る時に発振回路５が生成する基本ＣＬＫ信号Ｓ１の周波数を変更し、出力信号Ｓ８の周波数を変化させることにより、物体が有ることを検出する。

ここで、光検出装置は外乱光の影響を受けないようにしなければならない。パルス変調型光検出装置として物体が有る時のパルス周期またはパルス幅を決めておけば、物体が無い時のパルス周期またはパルス幅は検出時のパルス周期またはパルス幅以外で変化させても良い。

なお、本参考例において、図１１及び図１２のタイミングチャートに示す論理動作を説明したが、例えばパルス変調型光検出装置１にインバータなどを用いることにより、ＨｉとＬｏが反転して論理動作が逆になった場合でも、パルス変調型光検出装置１は物体の有無を検出することができる。

〔参考例２〕
本発明の他の参考例について図１３に基づいて説明すれば、以下の通りである。なお、本参考例において説明すること以外の構成は、前記参考例１と同じである。また、説明の便宜上、前記参考例１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本参考例では、図１３に示すように、信号処理回路１６及び発振制御回路１７が参考例１と異なっている。発振制御回路１７は、参考例１の発振制御回路１５と異なり、２つの信号を入力可能な構成となっている。発振制御回路１７へ入力される信号は、シフトレジスタ出力信号Ｓ７、及びシフトレジスタ１４内においてＤフリップフロップ２ＨとＤフリップフロップ２Ｊとの中間に位置するＤフリップフロップ２Ｉの出力信号、即ちシフトレジスタ出力信号Ｓ９である。

上記構成によれば、アンプ１０から状態検出回路１３へ入ったアンプ出力パルス信号Ｓ４が同期タイミング回路６で作られる同期タイミングパルス信号Ｓ２に合致すると判定されシフトレジスタ１４に入力してきたとき、物体の通過中にシフトレジスタ出力信号Ｓ７はまだＬｏのままであるが、シフトレジスタ出力信号Ｓ９がＨｉである状態において、発振制御回路１７は、参考例１において発振制御回路１５にシフトレジスタ出力信号Ｓ７が入力された時の基本ＣＬＫ信号Ｓ１の周波数とは別の周波数になるように発振回路５へデジタル信号Ｓ５を出力する。この時のデジタル信号Ｓ５は、シフトレジスタ出力信号Ｓ７もＨｉとなった時に出力される信号とは異なる信号である。

図１４は図１３の信号処理回路１６を用いた場合のタイミングチャートである。シフトレジスタ出力信号Ｓ７がＬｏでシフトレジスタ出力信号Ｓ９がＨｉである場合（図１４の期間Ｔ）に、発振回路５から出力される基本クロック信号Ｓ１の周波数は、シフトレジスタ出力信号Ｓ７がＨｉになった時と異なる周波数になっている。

以上のように、本参考例の信号処理回路１６及び発振制御回路１７を用いると、物体が無い状態で、図９のパルス変調型光検出装置１において受光素子９に外乱光が入射された時に、出力信号Ｓ８のパルス周期またはパルス幅が、物体が有る時のパルス周期またはパルス幅と同じにはならないので、物体が無いにもかかわらず物体が有ると誤判定することを防ぐことが出来る。

なお、本参考例において、図１４のタイミングチャートに示す論理動作を説明したが、例えばパルス変調型光検出装置１にインバータなどを用いることにより、ＨｉとＬｏが反転して論理動作が逆になった場合でも、パルス変調型光検出装置１は物体の有無を検出することができる。

本発明のバイアス電流検出電源回路は、バイアス電流の変化を電圧信号として取り出し、２線式パルス光変調型物体検出装置に最適であるので、複写機及びプリンタ等のＦＡ機器及びＯＡ機器、あるいはアミューズメント機器におけるコイン及び玉等の検出機器等の電子機器の電源として好適に用いることが出来る。

本発明の実施の形態に係るバイアス電流検出電源回路と省線化（２線式）パルス光変調型物体検出装置とを接続した回路構成を示すブロック図である。 本発明の実施の形態に係る、バイアス電流と信号処理回路の出力信号との波形の一例を示す図である。 本発明の実施例に係るバイアス電流検出電源回路の回路図である。 本発明の他の実施例に係るバイアス電流検出電源回路のブロック図である。 バイアス電流の供給停止、即ちシャットダウンに対応したバイアス電流検出電源回路の回路図である。 図４におけるショート検出用コンパレータの回路図である。 本発明の他の実施例に係る積分器の回路図である。 図４におけるバイアス端子異常検出用コンパレータの回路である。 本発明の参考例１に係るパルス変調型光検出装置の構成を示すブロック図である。 本発明の参考例１に係る信号処理回路の構成を示すブロック図である。 本発明の参考例１に係るパルス変調型光検出装置の動作を示すタイミングチャートである。 本発明の参考例１に係るパルス変調型光検出装置の他の動作を示すタイミングチャートである。 本発明の参考例２の信号処理回路の構成を示すブロック図である。 本発明の参考例２に係るパルス変調型光検出装置の動作を示すタイミングチャートである。 従来のパルス変調型光検出装置の構成を示すブロック図である。 出力端子を省き２端子にて構成される、従来のパルス光変調型物体検出装置のブロック図である。 電源端子に流れる電流波形の波形図である。

符号の説明

１ パルス変調型光検出装置
２ 定電圧回路
２Ｈ、２Ｉ、２Ｊ Ｄフリップフロップ
３ 電源端子
４ ＧＮＤ端子
５ 発振回路
６ 同期タイミング回路
７ 発光素子駆動回路
８ 発光素子
９ 受光素子
１０ アンプ
１１、１６ 信号処理回路
１２ 負荷
１３ 状態検出回路
１４ シフトレジスタ
１５、１７ 発振制御回路
１８ 電源
２１ 省線化パルス光変調型物体検出装置（パルス光変調型物体検出装置）
２２、３４、３６、４５ バイアス電流検出電源回路
２３ 外部電源
２４、２８、４６、５１、５５ 電源端子
２５、２６、４８、５２、５７ ＧＮＤ端子
２７ バイアス端子
２９ 信号出力端子
３０ 内部処理回路
３１ 発光素子
３２ 受光素子
３３ 物体
３５ バイアス電流制限回路（バイアス電流制限手段）
３７、４３ シャットダウン端子
３８ ショート検出用コンパレータ（第１コンパレータ回路）
３９ 基準電源（第１基準電源）
４０ 信号処理回路
４１ 積分器（積分手段）
４２ バイアス端子異常検出用コンパレータ（第２コンパレータ回路）
４４ 基準電源（第２基準電源）
４７、５４、５６ 出力端子
４９ ヒステリシス付コンパレータ
５０ コンパレータ
５３ 入力端子
５８ バイアス端子異常検出回路（第２シャットダウン手段）
５９ ショート検出回路（第１シャットダウン手段）
Ａ、Ｂ 物体
Ｃ１ キャパシタ
Ｉ 電流
Ｉ’ バイアス電流
Ｉ１、Ｉ３ 定電流源
Ｉ２ 定電流源（定電流源）
Ｌ１〜Ｌ３ パルス光
Ｐ 通過位置
Ｑ１ ＮＰＮトランジスタ（第１トランジスタ）
Ｑ２ ＮＰＮトランジスタ（第２トランジスタ）
Ｑ３ ＮＰＮトランジスタ（第３トランジスタ）
Ｑ４ ＮＰＮトランジスタ（第４トランジスタ）
Ｑ５、Ｑ６、Ｑ５１〜Ｑ６０、Ｑ６５〜Ｑ７０、Ｑ８１〜Ｑ８７、Ｑ９０ ＰＮＰトランジスタ
Ｑ７ ＮＰＮトランジスタ（第６トランジスタ）
Ｑ６１〜Ｑ６４、Ｑ７１〜Ｑ７４、Ｑ８８、Ｑ８９、Ｑ９１〜Ｑ９４ ＮＰＮトランジスタ
Ｑ１０ ＮＰＮトランジスタ（第７トランジスタ）
Ｑ１１ ＰＮＰトランジスタ（第５トランジスタ）
Ｒ１、Ｒ２、Ｒ５、Ｒ６ 抵抗
Ｒ３ 抵抗（第１の抵抗）
Ｒ４ 抵抗（第２の抵抗）
Ｒ７ 抵抗（第３の抵抗）
Ｓ１ 基本ＣＬＫ信号
Ｓ２ 同期タイミングパルス信号
Ｓ３ 受光パルス信号
Ｓ４ アンプ出力パルス信号
Ｓ５ 判定処理信号
Ｓ６ 比較信号
Ｓ７、Ｓ９ シフトレジスタ出力信号
Ｓ８ 出力信号
Ｖ１ バイアス端子電圧
ＶＣＣ 電圧
ＶＦ 順方向電圧
Ｖｒｅｆ１ 基準電圧（第１基準電圧）
Ｖｒｅｆ２ 基準電圧（第２基準電圧）

Claims (9)

1. 基本クロック信号を生成して出力する発振回路と、
   上記基本クロック信号に基づいて同期タイミングパルス信号を生成するパルス信号生成手段と、
   上記同期タイミングパルス信号に同期したパルス光を投光する発光素子と、
   検出すべき物体による上記パルス光の反射光、または物体によって遮断されなかった上記パルス光を受光する受光素子とを備え、
   上記受光素子からの受光信号に基づいて物体の有無を検出するパルス光変調型物体検出装置にバイアス電流を流すバイアス電流検出電源回路において、
   前記バイアス電流が流れるバイアス端子にエミッタが共通接続され、第１のカレントミラー回路を構成するＮＰＮトランジスタ対を備え、
   前記ＮＰＮトランジスタ対は、第１トランジスタ及び第２トランジスタを有し、
   前記第１トランジスタのコレクタとベースとが接続され、前記第１トランジスタのコレクタとベースとは、第３トランジスタのエミッタに接続され、
   前記第３トランジスタは、電源電圧を抵抗分割してベースがバイアスされ、前記第３トランジスタのコレクタは、電源端子に接続され、
   前記第２トランジスタのコレクタは、第２のカレントミラー回路を構成するＰＮＰトランジスタ対に接続され、該ＰＮＰトランジスタ対の出力に第１の抵抗が接続されることを特徴とするバイアス電流検出電源回路。
2. 第２の抵抗及び第４トランジスタを有するバイアス電流制限手段をさらに備え、
   前記バイアス端子と前記第１トランジスタのエミッタとの間に第２の抵抗が直列に接続され、
   前記第１トランジスタのエミッタと前記第２の抵抗との接続点に、前記第４トランジスタのベースが接続され、
   前記第４トランジスタのエミッタ端子はバイアス端子と接続され、
   前記第４トランジスタのコレクタ端子は、前記第３トランジスタのベース端子に接続されることを特徴とする請求項１に記載のバイアス電流検出電源回路。
3. 前記バイアス端子の電圧と、第１基準電源から出力される第１基準電圧との比較を行う第１コンパレータ回路及び第５トランジスタを有する第１シャットダウン手段を備え、
   該第１コンパレータ回路の出力は、前記第５トランジスタのベースに入力され、
   前記第５トランジスタのエミッタは電気的に接地され、
   前記第５トランジスタのコレクタは、前記第３トランジスタのベースに接続されることを特徴とする請求項１に記載のバイアス電流検出電源回路。
4. 前記バイアス端子と前記第１のコンパレータの入力トランジスタのベースとの間に接続された第３の抵抗と、
   前記第３の抵抗と前記入力トランジスタのベースとの接続部に接続された定電流源とを備えることを特徴とする請求項３に記載のバイアス電流検出電源回路。
5. 前記第１基準電圧は、前記発光素子の順方向動作電圧よりも０．１Ｖ低い電圧に設定されることを特徴とする請求項３に記載のバイアス電流検出電源回路。
6. 第６トランジスタをさらに備え、
   前記第６トランジスタのエミッタは前記第３トランジスタのベースに接続され、
   前記第６トランジスタのコレクタは、前記電源端子へ接続され、
   前記第６トランジスタのベースは、前記電源電圧の抵抗分割点に接続されることを特徴とする請求項３に記載のバイアス電流検出電源回路。
7. 前記第１の抵抗の両端電圧を積分する積分手段と、
   前記積分手段の電圧と、第２基準電源から出力される第２基準電圧との比較を行う第２コンパレータ回路及び第７トランジスタを有する第２シャットダウン手段を備え、
   該第２コンパレータ回路の出力は、前記第７トランジスタのベースに入力され、
   前記第７トランジスタのエミッタは電気的に接地され、
   前記第７トランジスタのコレクタは、前記第３トランジスタのベース端子に接続されることを特徴とする請求項１に記載のバイアス電流検出電源回路。
8. 前記積分手段の放電電流値と、前記コンパレータに設定されるヒステリシス幅とにより生成されるシャットダウン信号の復帰時間が、前記第１シャットダウン手段の起動時間より長くなるよう設定されていることを特徴とする請求項７に記載のバイアス電流検出電源回路。
9. 請求項１から８のいずれか１項に記載のバイアス電流検出電源回路と前記パルス光変調型物体検出装置とを組み合わせた電子機器。

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