WO2023007975A1 - 半導体装置、車載機器、民生機器 - Google Patents

半導体装置、車載機器、民生機器 Download PDF

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semiconductor device
external terminal
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mode control
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啓明 木村
友和 岡田
勇二 黒土
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ローム株式会社
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    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W50/00—Details of control systems for road vehicle drive control not related to the control of a particular sub-unit, e.g. process diagnostic or vehicle driver interfaces
    • B60W50/04—Monitoring the functioning of the control system
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
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    • B60W50/04—Monitoring the functioning of the control system
    • B60W2050/041—Built in Test Equipment [BITE]

Definitions

  • the invention disclosed in this specification relates to a semiconductor device, and in-vehicle equipment and consumer equipment using the same.
  • Patent document 1 can be mentioned as a conventional technology related to the above.
  • the invention disclosed in the present specification provides a semiconductor device capable of reducing the number of pins for test mode control, and an in-vehicle device using the same. and to provide consumer equipment.
  • the semiconductor device disclosed in this specification includes an internal circuit, an external terminal configured to be used by the internal circuit in a non-test mode, and a specific pattern dedicated to test mode control on the external terminal. and a test circuit configured to detect the input and shift from the non-test mode to the test mode.
  • FIG. 1 is a diagram showing a configuration example of an application using a semiconductor device.
  • FIG. 2 is a diagram showing a first embodiment of a semiconductor device.
  • FIG. 3 is a diagram showing an example of a pattern dedicated to test mode control in the first embodiment.
  • FIG. 4 is a diagram showing the first factor.
  • FIG. 5 is a diagram showing the second factor.
  • FIG. 6 is a diagram showing the third factor.
  • FIG. 7 is a diagram showing the problem of the first embodiment.
  • FIG. 8 is a diagram showing a second embodiment of the test circuit.
  • FIG. 9 is a diagram showing an example of a pattern dedicated to test mode control in the second embodiment.
  • FIG. 10 is a diagram showing improvements in the pattern dedicated to test mode control.
  • FIG. 1 is a diagram showing a configuration example of an application using a semiconductor device.
  • the semiconductor device 100 of this configuration example is an in-vehicle integrated communication IC for receiving commands via an in-vehicle network and controlling controllers (ECU [electronic control unit], etc.) mounted in various terminal devices.
  • the semiconductor device 100 has a plurality of external terminals T1 to T5 as means for establishing electrical connection with the outside of the device.
  • the external terminal T1 is a power supply terminal that receives power supply from the battery.
  • the external terminals T2 to T4 are connected to various terminal devices (for example, the LED [light emitting diode] light emitting device 200, the motor device 300 and the switch device 400) using arbitrary protocols (I2C [inter-integrated circuit], SPI [serial peripheral interface], GPIO [general-purpose input/output] and PWM [pulse width modulation], etc.) is a communication terminal for transmitting and receiving signals.
  • the external terminal T5 is a network terminal connected to an arbitrary in-vehicle network (LIN [local interconnect network], CXPI [clock extension peripheral interface], CAN [controller area network], etc.).
  • the LED light emitting device 200 has an LED 210 and an LED driver IC 220 that receives commands from the semiconductor device 100 and controls the light emission drive of the LED 210 .
  • the motor device 300 has a motor 310 and a motor driver IC 320 that receives commands from the semiconductor device 100 and controls the rotation of the motor 310 .
  • the switch device 400 has a switch 410 and a switch monitor IC 420 that monitors the open/closed state of the switch 410 and notifies the semiconductor device 100 of the detection result.
  • the semiconductor device 100 of this configuration example includes a power supply circuit 110, a digital circuit 120 (digital circuits 120A and 120B in this figure), an analog circuit 130, an I/O [input/output] circuit 140, and a power switch SW. have.
  • the power supply circuit 110 generates a predetermined internal power supply voltage from the battery voltage applied to the external terminal T1 and supplies it to each part of the semiconductor device 100 .
  • the circuit blocks integrated in the semiconductor device 100 belong to either the AO [always ON] area or the PSO [partial shut-OFF] area.
  • the power supply circuit 110 is mounted in the AO area.
  • the digital circuit 120A is one of the circuit blocks mounted in the AO area, and includes a power supply controller, low-speed oscillator, part of the test circuit, and so on.
  • the digital circuit 120B is one of the circuit blocks implemented in the PSO area, and includes a CPU [central processing unit], SRAM [static random access memory], high-speed oscillator, part of the test circuit, LIN/CAN/CXPI interface. interface, I2C/SPI interface, and GPIO interface.
  • the analog circuit 130 includes flash memory, DAC [digital-to-analog converter] and ADC [analog-to-digital]. Note that the analog circuit 130 may be mounted in the AO area or the PSO area.
  • the I/O circuit 140 is a front end that exchanges signals between the external terminals T1 to T5 and the internal circuits (power supply circuit 110, digital circuits 120A and 120B, and analog circuit 130). Note that the I/O circuits 140 may be arranged along the four sides of the semiconductor device 100 so as to surround the internal circuits described above in a plan view of the semiconductor device 100 .
  • the power switch SW connects/disconnects the power supply path from the power supply circuit 110 to the PSO area based on instructions from the digital circuit 120A (especially the power supply controller).
  • FIG. 2 is a diagram showing a first embodiment of a semiconductor device 100.
  • the semiconductor device 100 of this embodiment has an internal circuit 150, a test circuit 160, and external terminals T10 to T12.
  • the internal circuit 150 is, for example, a CPU that operates in synchronization with a clock signal CLK input via the external terminal T10.
  • the internal circuit 150 is not limited to the CPU, and may be other digital circuits or analog circuits.
  • the external terminals T11 and T12 are originally used by the internal circuit 150 when the semiconductor device 100 is in the non-test mode, and input/output signals IO1 and IO2 are applied to them.
  • the external terminals T11 and T12 may be debug control terminals for inputting and outputting debug signals in the debug mode of the CPU.
  • a debug signal is an input/output signal for directly controlling the internal circuit 150 from the outside of the semiconductor device 100 .
  • a specific test mode control pattern (details will be described later) that is not input in normal operation is input to the external terminals T11 and T12 when the semiconductor device 100 is shifted from the non-test mode to the test mode. be. Note that in the test mode, it is not necessary to directly control the internal circuit 150 from the outside of the semiconductor device 100 . Therefore, even if the external terminals T11 and T12 are used as the input terminals for the pattern dedicated to test mode control, no particular problem occurs.
  • the test circuit 160 is a circuit block that operates in synchronization with the clock signal CLK input from the external terminal T10 and controls the self-diagnostic function of each part of the semiconductor device 100 when the semiconductor device 100 is in the test mode. , and a test control unit 162 .
  • the pattern detection unit 161 detects whether or not a specific pattern dedicated to test mode control has been input to the external terminals T11 and T12.
  • the test control section 162 shifts from the non-test mode to the test mode and performs self-diagnosis of each section of the apparatus (for example, the internal circuit 150).
  • FIG. 3 is a diagram showing an example of a test mode control dedicated pattern in the first embodiment, in which the clock signal CLK and the input/output signals IO1 and IO2 are depicted in order from the top.
  • three pulses are continuously generated in the input/output signal IO1 in synchronization with the clock signal CLK.
  • the input/output signal IO2 two pulses are generated at the same timing as the first and third pulses of the input/output signal IO1 in synchronization with the clock signal CLK, and then three pulses are generated. Pulses are generated continuously.
  • the test circuit 160 determines that the test mode control pattern (abbreviated as "TEST PATTERN” in the figure) has been input when the above combination of pulse trains is recognized. As a result, the semiconductor device 100 shifts from the non-test mode to the test mode.
  • TEST PATTERN test mode control pattern
  • the test circuit 160 detects that a specific test mode control pattern is input to the external terminals T11 and T12, and shifts from the non-test mode to the test mode. It has functionality.
  • FIGS. 4 to 6 are diagrams showing the causes of accidental test mode control dedicated patterns occurring in the input/output signals IO1 and IO2, respectively.
  • FIG. 7 is a diagram showing the problem of the test mode control dedicated pattern in the first embodiment, and similarly to FIG. It is In addition, the small dashed line frame X1, the large dashed line frame X2, and the one-dot chain line frame X3 in this figure are the first factor (FIG. 4), the second factor (FIG. 5), and the third factor (FIG. 6), respectively. ) where an erroneous pulse may occur.
  • the first embodiment does not provide a mechanism for self-returning from the test mode to the non-test mode.
  • FIG. 8 is a diagram showing a second embodiment of the semiconductor device 100.
  • the semiconductor device 100 of the present embodiment is based on the first embodiment (FIG. 2) described above, with some changes added.
  • the external terminal T11 is set as a pull-up terminal
  • the external terminal T12 is set as a pull-down terminal. That is, the external terminal T11 is pulled up to the power supply end via the external resistor R1. On the other hand, the external terminal T12 is pulled down to the ground terminal through an external resistor R2.
  • test circuit 160 newly incorporates a timer circuit 163 for detecting whether or not the pattern dedicated to test mode control is periodically input.
  • test mode control pattern itself (details will be described later).
  • FIG. 9 is a diagram showing an example of a test mode control dedicated pattern in the second embodiment, in which the clock signal CLK and the input/output signals IO1 and IO2 are depicted in order from the top, as in FIG. 3 described above.
  • the pulses of the clock signal CLK generated during the input period of the test mode control pattern are given consecutive numbers and called the first pulse, the second pulse, . . . , the tenth pulse.
  • the input/output signal IO1 becomes high level in synchronization with the first pulse (for example, the falling edge, and so on) of the clock signal CLK, becomes low level in synchronization with the third pulse, and becomes low level in synchronization with the fourth pulse.
  • becomes high level in synchronization with becomes low level in synchronization with the fifth pulse
  • the input/output signal IO2 goes low in synchronization with the second pulse, goes high in synchronization with the fourth pulse, goes low in synchronization with the sixth pulse, and goes high in synchronization with the eighth pulse. , and becomes low level in synchronization with the ninth pulse.
  • the test circuit 160 determines that the test mode control pattern (abbreviated as "TEST PATTERN” in the figure) has been input when the above combination of pulse trains is recognized. As a result, the semiconductor device 100 shifts from the non-test mode to the test mode.
  • TEST PATTERN test mode control pattern
  • the test circuit 160 also has a function of detecting that the pattern dedicated to test mode control is not periodically input after shifting to the test mode, and returning from the test mode to the non-test mode (details described later).
  • FIG. 10 is a diagram showing improvements in the test mode control dedicated pattern in the second embodiment, in which the clock signal CLK and the input/output signals IO1 and IO2 are drawn in order from the top, as in FIG. 9 described above.
  • the small dashed line frame Y1 the large dashed line frame Y2, the one-dot chain line frame Y3, and the two-dot chain line frame Y4 in this drawing respectively indicate the first to fourth improvement points.
  • the first improvement is a measure to avoid the effects of erroneous pulses that can occur due to the first factor (Fig. 4) described above.
  • the test mode control pattern includes a signal pattern that switches the logic level of only one of the external terminals T11 and T12 at a certain timing.
  • the input/output signals IO1 and IO2 are at high level at the same time in synchronization with the eighth pulse of the clock signal CLK. is at low level, and the input/output signal IO1 is maintained at high level.
  • the logic levels of both the input/output signals IO1 and IO2 should change in the same way, so the pattern dedicated to test mode control does not hold.
  • the third improvement is a measure to avoid the effects of erroneous pulses that may occur due to the third factor (Fig. 6) mentioned earlier.
  • a pattern with an irregular pulse period is employed as the pattern dedicated to test mode control.
  • a specific repetitive pattern for example, a pattern that repeats high level and low level at regular intervals
  • the pattern dedicated to test mode control will not be established.
  • test mode setting pattern with these improvements is extremely unlikely to occur accidentally. Therefore, it is possible to improve the reliability (quality) of the semiconductor device 100 by avoiding unintended transition to the test mode while reducing the number of pins and chip area of the semiconductor device 100 .
  • the test circuit 160 detects that the test mode control pattern is not periodically input after shifting to the test mode, and returns from the test mode to the non-test mode. It also has a function (see the two-dot chain line frame Y4 in this figure).
  • the test circuit 160 starts the counting operation of the timer circuit 163 after shifting to the test mode, and the count value of the timer circuit 163 is detected at the timing when the re-input of the test mode control pattern is detected. is reset to an initial value (eg, 0).
  • the count value of the timer circuit 163 is reset before reaching the predetermined threshold. In this case, semiconductor device 100 is maintained in the test mode.
  • the semiconductor device 100 returns from the test mode to the non-test mode.
  • test-mode control-dedicated pattern is periodically generated. As long as no pattern is input, the test mode is automatically switched to the non-test mode, so that the normal operation of the semiconductor device 100 is not disturbed.
  • the semiconductor device disclosed in this specification includes an internal circuit, an external terminal configured to be used by the internal circuit in a non-test mode, and a specific pattern dedicated to test mode control on the external terminal. and a test circuit configured to detect the input and shift from the non-test mode to the test mode (first configuration).
  • the external terminal includes a pull-up terminal
  • the test mode control pattern includes a signal pattern to which a low level is applied to the pull-up terminal (second configuration). configuration).
  • the external terminal includes a pull-down terminal
  • the test mode control pattern includes a signal pattern for applying a high level to the pull-down terminal (second 3).
  • the external terminals include a first external terminal and a second external terminal, and the pattern dedicated to test mode control is applied to the first external terminal at a certain timing.
  • a configuration (fourth configuration) including a signal pattern in which the logic level of only one of the terminal and the second external terminal is switched may be employed.
  • the first external terminal and the second external terminal may have a configuration (fifth configuration) in which respective signal wirings are close to each other.
  • the pattern dedicated to test mode control may have a configuration in which the pulse period is not constant (sixth configuration).
  • the test circuit detects that the test mode control pattern is not periodically input, and switches from the test mode to the non-test mode.
  • a return configuration (seventh configuration) may be employed.
  • the internal circuit may be a CPU
  • the external terminal may be a debug control terminal of the CPU (eighth configuration).
  • the on-vehicle equipment disclosed in this specification has a configuration (ninth configuration) having a semiconductor device according to any one of the first to eighth configurations.
  • the consumer equipment disclosed in this specification has a configuration (tenth configuration) having a semiconductor device according to any one of the first to eighth configurations.
  • semiconductor device 110 power supply circuit 120 digital circuit 120A digital circuit (AO area) 120B digital circuit (PSO area) 130 analog circuit 140 I/O circuit 150 internal circuit 160 test circuit 161 pattern detector 162 test controller 163 timer 200 LED light emitting device 210 LED 220 LED driver IC 300 motor device 310 motor 320 motor driver IC 400 switch device 410 switch 420 switch monitor IC R1, R2 Resistor SW Power switch T1 to T5, T10 to T12 External terminal

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Abstract

半導体装置１００は、例えば、内部回路１６０（例えばＣＰＵ）と、非テストモード（例えばＣＰＵのデバッグモードなど）において内部回路１６０に用いられるように構成された外部端子Ｔ１１及びＴ１２（例えばＣＰＵのデバック制御端子）と、外部端子Ｔ１１及びＴ１２に特定のテストモード制御専用パターンが入力されたことを検出して非テストモードからテストモードに移行するように構成されたテスト回路１５０と、を有する。

Description

半導体装置、車載機器、民生機器
　本明細書中に開示されている発明は、半導体装置、及び、これを用いた車載機器並びに民生機器に関する。
　従来、自己診断機能（いわゆるＢＩＳＴ［built-in　self　test］機能）を備えた半導体装置が知られている。
　なお、上記に関連する従来技術としては、特許文献１を挙げることができる。
特開２０２１－０５０９２４号公報
　しかしながら、従来の半導体装置では、テストモード制御用のピン数削減について更なる改善の余地があった。
　本明細書中に開示されている発明は、本願発明者らにより見出された上記課題に鑑み、テストモード制御用のピン数を削減することのできる半導体装置、及び、これを用いた車載機器並びに民生機器を提供することを目的とする。
　例えば、本明細書中に開示されている半導体装置は、内部回路と、非テストモードにおいて前記内部回路により用いられるように構成された外部端子と、前記外部端子に特定のテストモード制御専用パターンが入力されたことを検出して前記非テストモードからテストモードに移行するように構成されたテスト回路と、を有する。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、テストモード制御用のピン数を削減することのできる半導体装置、及び、これを用いた車載機器並びに民生機器を提供することが可能となる。
図１は、半導体装置を用いたアプリケーションの一構成例を示す図である。 図２は、半導体装置の第１実施形態を示す図である。 図３は、第１実施形態におけるテストモード制御専用パターンの一例を示す図である。 図４は、第１の要因を示す図である。 図５は、第２の要因を示す図である。 図６は、第３の要因を示す図である。 図７は、第１実施形態の問題点を示す図である。 図８は、テスト回路の第２実施形態を示す図である。 図９は、第２実施形態におけるテストモード制御専用パターンの一例を示す図である。 図１０は、テストモード制御専用パターンの改善点を示す図である。
＜半導体装置（アプリケーション）＞
　図１は、半導体装置を用いたアプリケーションの一構成例を示す図である。本構成例の半導体装置１００は、車載ネットワーク経由で指令を受け、各種の末端装置に搭載されたコントローラ（ＥＣＵ［electronic　control　unit］など）を制御するための車載向け統合通信ＩＣである。なお、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子Ｔ１～Ｔ５を備えている。
　外部端子Ｔ１は、バッテリから電力供給を受け付ける電源端子である。外部端子Ｔ２～Ｔ４は、それぞれ、各種の末端装置（例えばＬＥＤ［light　emitting　diode］発光装置２００、モータ装置３００及びスイッチ装置４００）との間において任意のプロトコル（Ｉ２Ｃ［inter-integrated　circuit］、ＳＰＩ［serial　peripheral　interface］、ＧＰＩＯ［general-purpose　input/output］及びＰＷＭ［pulse　width　modulation］など）で信号授受を行うための通信端子である。外部端子Ｔ５は、任意の車載ネットワーク（ＬＩＮ［local　interconnect　network］、ＣＸＰＩ［clock　extension　peripheral　interface］及びＣＡＮ［controller　area　network］など）に接続されるネットワーク端子である。
　ＬＥＤ発光装置２００は、ＬＥＤ２１０と、半導体装置１００からの指令を受けてＬＥＤ２１０の発光駆動を制御するＬＥＤドライバＩＣ２２０と、を有する。
　モータ装置３００は、モータ３１０と、半導体装置１００からの指令を受けてモータ３１０の回転駆動を制御するモータドライバＩＣ３２０と、を有する。
　スイッチ装置４００は、スイッチ４１０と、スイッチ４１０の開閉状態を監視して半導体装置１００に検出結果を通知するスイッチモニタＩＣ４２０と、を有する。
　引き続き、図１を参照しつつ半導体装置１００の内部構成について説明する。本構成例の半導体装置１００は、電源回路１１０と、デジタル回路１２０（本図ではデジタル回路１２０Ａ及び１２０Ｂ）と、アナログ回路１３０と、Ｉ／Ｏ［input/output］回路１４０と、電源スイッチＳＷを有する。
　電源回路１１０は、外部端子Ｔ１に印加されるバッテリ電圧から所定の内部電源電圧を生成して半導体装置１００の各部に供給する。なお、半導体装置１００に集積化されている回路ブロックは、ＡＯ［always　ON］領域とＰＳＯ［partial　shut-OFF］領域のいずれかに属する。ＡＯ領域は、半導体装置１００が通常モード（＝第１動作モードに相当）であるかスタンバイモード（＝第２動作モード）であるかに依ることなく常に電源オン状態に維持される領域である。一方、ＰＳＯ領域は、電源スイッチＳＷの下流に設けられており、半導体装置１００が通常モード（ＳＷ＝ＯＮ）であるときには電源オン状態となり、半導体装置１００がスタンバイモード（ＳＷ＝ＯＦＦ）であるときには電源オフ状態となる。当然のことながら、電源回路１１０は、ＡＯ領域に実装されている。
　デジタル回路１２０Ａは、ＡＯ領域に実装されている回路ブロックの一つであり、電源コントローラ、低速オシレータ、及び、テスト回路の一部などを含む。
　デジタル回路１２０Ｂは、ＰＳＯ領域に実装されている回路ブロックの一つであり、ＣＰＵ［central　processing　unit］、ＳＲＡＭ［static　random　access　memory］、高速オシレータ、テスト回路の一部、ＬＩＮ／ＣＡＮ／ＣＸＰＩインタフェイス、Ｉ２Ｃ／ＳＰＩインタフェイス、及び、ＧＰＩＯインタフェイスなどを含む。
　アナログ回路１３０は、フラッシュメモリ、ＤＡＣ［digital-to-analog　converter］及びＡＤＣ［analog-to-digital］などを含む。なお、アナログ回路１３０は、ＡＯ領域に実装してもよいし、ＰＳＯ領域に実装してもよい。
　Ｉ／Ｏ回路１４０は、外部端子Ｔ１～Ｔ５と内部回路（電源回路１１０、デジタル回路１２０Ａ並びに１２０Ｂ、及び、アナログ回路１３０）との間で信号の授受を行うフロントエンドである。なお、Ｉ／Ｏ回路１４０は、半導体装置１００の平面視において、上記の内部回路を取り囲むように半導体装置１００の四辺に沿って配置してもよい。
　電源スイッチＳＷは、デジタル回路１２０Ａ（特に電源コントローラ）からの指示に基づいて、電源回路１１０からＰＳＯ領域への電力供給経路を導通／遮断する。
＜半導体装置（第１実施形態）＞
　図２は、半導体装置１００の第１実施形態を示す図である。本実施形態の半導体装置１００は、内部回路１５０と、テスト回路１６０と、外部端子Ｔ１０～Ｔ１２とを有する。
　内部回路１５０は、例えば、外部端子Ｔ１０を介して入力されるクロック信号ＣＬＫに同期して動作するＣＰＵである。ただし、内部回路１５０は、ＣＰＵに限定されるものではなく、その他のデジタル回路であってもよいし、アナログ回路であってもよい。
　外部端子Ｔ１１及びＴ１２は、本来、半導体装置１００が非テストモードであるときに内部回路１５０により用いられるものであり、それぞれに入出力信号ＩＯ１及びＩＯ２が印加される。例えば、外部端子Ｔ１１及びＴ１２は、ＣＰＵのデバッグモードにおいて、デバッグ信号を入出力するためのデバッグ制御端子であってもよい。デバッグ信号とは、半導体装置１００の外部から内部回路１５０を直接制御するための入出力信号である。
　また、外部端子Ｔ１１及びＴ１２には、半導体装置１００を非テストモードからテストモードへ移行するときに、通常動作では入力されることのない特定のテストモード制御専用パターン（詳細は後述）が入力される。なお、テストモードでは、半導体装置１００の外部から内部回路１５０を直接制御する必要がない。従って、外部端子Ｔ１１及びＴ１２をテストモード制御専用パターンの入力端子として流用しても特に問題は生じない。
　テスト回路１６０は、外部端子Ｔ１０から入力されるクロック信号ＣＬＫに同期して動作し、半導体装置１００がテストモードであるときに装置各部の自己診断機能を司る回路ブロックであり、パターン検出部１６１と、テスト制御部１６２と、を含む。
　パターン検出部１６１は、外部端子Ｔ１１及びＴ１２に特定のテストモード制御専用パターンが入力されたか否かを検出する。
　テスト制御部１６２は、パターン検出部１６１でテストモード制御専用パターンが検出されたときに、非テストモードからテストモードに移行して装置各部（例えば内部回路１５０）の自己診断を行う。
　図３は、第１実施形態におけるテストモード制御専用パターンの一例を示す図であり、上から順に、クロック信号ＣＬＫ、入出力信号ＩＯ１及びＩＯ２が描写されている。
　本図の例において、入出力信号ＩＯ１には、クロック信号ＣＬＫに同期して３発のパルスが連続的に生成されている。一方、入出力信号ＩＯ２には、同じくクロック信号ＣＬＫに同期して入出力信号ＩＯ１の１発目及び３発目と同じタイミングでパルスが２発生成された後、さらにこれに続けて３発のパルスが連続的に生成されている。
　テスト回路１６０は、上記組み合わせのパルス列を認識したときにテストモード制御専用パターン（図中では”ＴＥＳＴ　ＰＡＴＴＥＲＮ”と略記）が入力されたと判定する。その結果、半導体装置１００が非テストモードからテストモードに移行する。
　このように、本実施形態の半導体装置１００において、テスト回路１６０は、外部端子Ｔ１１及びＴ１２に特定のテストモード制御専用パターンが入力されたことを検出して、非テストモードからテストモードに移行する機能を備えている。
　従って、テストモード制御専用の外部端子を別途設けることなく、既存の外部端子Ｔ１１及びＴ１２を流用して非テストモードからテストモードに移行することができるので、半導体装置１００のピン数及びチップ面積を削減することが可能となる。
＜第１実施形態の問題点＞
　図４～図６は、それぞれ、入出力信号ＩＯ１及びＩＯ２に偶発的なテストモード制御専用パターンが発生する要因を示す図である。
　また、図７は、第１実施形態におけるテストモード制御専用パターンの問題点を示す図であって、先出の図３と同じく、上から順に、クロック信号ＣＬＫ、入出力信号ＩＯ１及びＩＯ２が描写されている。なお、本図の小破線枠Ｘ１、大破線枠Ｘ２、及び、一点鎖線枠Ｘ３は、それぞれ、第１の要因（図４）、第２の要因（図５）及び第３の要因（図６）により誤パルスが生じ得る部分を示している。
　例えば、図４で示すように、外部端子Ｔ１１及びＴ１２がハイインピーダンス状態（＝電位が固定されていないフローティング状態）になると、ノイズ等により入出力信号ＩＯ１及びＩＯ２にランダムな誤パルスを生じ得る。
　また、図５で示すように、外部端子Ｔ１１及びＴ１２それぞれの信号配線が近接しており、かつ、それぞれの信号配線に設けられたバッファの電流駆動能力が比較的小さい場合には、信号配線間のカップリングノイズによる誤パルスを生じ得る。具体的には、入出力信号ＩＯ１及びＩＯ２のうち、一方の論理レベルが変化したときに、これに引きずられて他方の論理レベルまで変化するおそれがある。
　さらに、図６で示すように、バッファの電源が周期的に揺れている場合には、入出力信号ＩＯ１及びＩＯ２にも周期的な誤パルスを生じ得る。
　上記した３つの要因（図４～図６）が不運にも重なると、入出力信号ＩＯ１及びＩＯ２に偶発的なテストモード制御専用パターンが発生し得る。そのため、先出の第１実施形態では、意図せずに半導体装置１００がテストモードに移行してしまい、所望の動作を実行することができなくなるリスクがある。
　また、万一、半導体装置１００が偶発的にテストモードに移行した場合、先出の第１実施形態では、テストモードから非テストモードに自己復帰する機構が設けられていない。
　以下では、このような不具合を解消することのできる第２実施形態を提案する。
＜半導体装置（第２実施形態）＞
　図８は、半導体装置１００の第２実施形態を示す図である。本実施形態の半導体装置１００は、先出の第１実施形態（図２）を基本としつつ、幾つかの変更が加えられている。
　まず、外部構成の変更点として、外部端子Ｔ１１がプルアップ端子とされており、外部端子Ｔ１２がプルダウン端子とされている。すなわち、外部端子Ｔ１１は、外付けの抵抗Ｒ１を介して電源端にプルアップされている。一方、外部端子Ｔ１２は、外付けの抵抗Ｒ２を介して接地端にプルダウンされている。
　また、内部構成の変更点として、テスト回路１６０には、テストモード制御専用パターンが周期的に入力されているか否かを検出するためのタイマ回路１６３が新たに組み込まれている。
　さらに、本実施形態の半導体装置１００では、テストモード制御専用パターン自体にも種々の変更が加えられている（詳細は後述）。
　図９は、第２実施形態におけるテストモード制御専用パターンの一例を示す図であり、先出の図３と同じく、上から順に、クロック信号ＣＬＫ、入出力信号ＩＯ１及びＩＯ２が描写されている。なお、以下の説明では、便宜上、テストモード制御パターンの入力期間中に生成されるクロック信号ＣＬＫのパルスに連続番号を付して、第１パルス、第２パルス、…、第１０パルスと呼ぶ。
　本図の例において、入出力信号ＩＯ１は、クロック信号ＣＬＫの第１パルス（例えば立下りエッジ、以下同様）に同期してハイレベルとなり、第３パルスに同期してローレベルとなり、第４パルスに同期してハイレベルとなり、第５パルスに同期してローレベルとなり、第６パルスに同期してハイレベルとなり、第７パルスに同期してローレベルとなり、第８パルスに同期してハイレベルとなり、第１０パルスに同期してローレベルとなる。
　一方、入出力信号ＩＯ２は、第２パルスに同期してローレベルとなり、第４パルスに同期してハイレベルとなり、第６パルスに同期してローレベルとなり、第８パルスに同期してハイレベルとなり、第９パルスに同期してローレベルとなる。
　テスト回路１６０は、上記組み合わせのパルス列を認識したときにテストモード制御専用パターン（図中では”ＴＥＳＴ　ＰＡＴＴＥＲＮ”と略記）が入力されたと判定する。その結果、半導体装置１００が非テストモードからテストモードに移行する。
　また、テスト回路１６０は、テストモードへの移行後、上記のテストモード制御専用パターンが周期的に入力されていないことを検出してテストモードから非テストモードに復帰する機能も備えている（詳細は後述）。
　図１０は、第２実施形態におけるテストモード制御専用パターンの改善点を示す図であって、先出の図９と同じく、上から順に、クロック信号ＣＬＫ、入出力信号ＩＯ１及びＩＯ２が描写されている。なお、本図の小破線枠Ｙ１、大破線枠Ｙ２、一点鎖線枠Ｙ３、及び、二点鎖線枠Ｙ４は、それぞれ、第１～第４の改善点を示している。
　第１の改善点は、先述した第１の要因（図４）により発生し得る誤パルスの影響を回避するための対策である。本図の小破線枠Ｙ１で示したように、テストモード制御専用パターンは、外部端子Ｔ１１（＝プルアップ端子）に印加される入出力信号ＩＯ１として、ローレベルが印加される信号パターンを含む。また、これとは反対に、テストモード制御専用パターンは、外部端子Ｔ１２（＝プルダウン端子）に印加される入出力信号ＩＯ２として、ハイレベルが印加される信号パターンを含む。このような改善によれば、ホストが入出力信号ＩＯ１及びＩＯ２の論理レベルをプルアップ／プルダウン方向とは逆向きに意図して切り替えない限り、上記のテストモード制御専用パターンが成立することはない。
　第２の改善点は、先述した第２の要因（図５）により発生し得る誤パルスの影響を回避するための対策である。本図の大破線枠Ｙ２で示したように、テストモード制御専用パターンは、或るタイミングで外部端子Ｔ１１及びＴ１２のうちいずれか一方の論理レベルしか切り変わらない信号パターンを含む。本図に即して述べると、入出力信号ＩＯ１及びＩＯ２は、クロック信号ＣＬＫの第８パルスに同期して同時にハイレベルとなっているが、第９パルスが立ち下がるタイミングでは、入出力信号ＩＯ２のみがローレベルとなっており、入出力信号ＩＯ１がハイレベルに維持されている。信号配線間のカップリングノイズによる誤パルスであれば、入出力信号ＩＯ１及びＩＯ２双方の論理レベルが同じように変化するはずなので、上記のテストモード制御専用パターンが成立することはない。
　第３の改善点は、先述した第３の要因（図６）により発生し得る誤パルスの影響を回避するための対策である。本図の一点鎖線枠Ｙ３で示したように、テストモード制御専用パターンとしては、パルスの周期が一定とならないパターンが採用されている。言い換えると、特定の繰り返しパターン（例えば一定の間隔でハイレベルとローレベルを繰り返すようなパターン）は、テストモード制御専用パターンから排除されている。このような改善によれば、バッファの電源が周期的に揺れたとしても、上記のテストモード制御専用パターンが成立することはない。
　これらの改善がなされたテストモード設定用パターンは、偶発的に生じる可能性が極めて低いと言える。従って、半導体装置１００のピン数及びチップ面積を削減しつつ、意図しないテストモードへの移行を回避して半導体装置１００の信頼性（品質）を向上することが可能となる。
　また、第４の改善点として、テスト回路１６０は、テストモードへの移行後、上記のテストモード制御専用パターンが周期的に入力されていないことを検出してテストモードから非テストモードに復帰する機能も備えている（本図の二点鎖線枠Ｙ４を参照）。
　本図に即して述べると、テスト回路１６０は、テストモードへの移行後にタイマ回路１６３のカウント動作を開始し、テストモード制御専用パターンの再入力が検出されたタイミングでタイマ回路１６３のカウント値を初期値（例えば０）にリセットする。
　従って、テストモードへの移行後にテストモード制御専用パターンが周期的に入力されている限り、タイマ回路１６３のカウント値が所定の閾値に達する前にリセットされる。この場合には、半導体装置１００がテストモードに維持される。
　一方、テストモードへの移行後にテストモード制御専用パターンが入力されない場合には、タイマ回路１６３のカウント値がリセットされることなく所定の閾値に達する。この場合には、半導体装置１００がテストモードから非テストモードに復帰する。
　このような安全機構を備えることにより、万一、偶発的なテストモード制御専用パターンが生じて半導体装置１００が意図せずにテストモードに移行してしまった場合でも、周期的にテストモード制御専用パターンが入力されない限り、自動的にテストモードから非テストモードに抜けるので、半導体装置１００の通常動作に支障を来さずに済む。
＜用途＞
　なお、上記で説明した種々の実施形態では、いずれも車載機器への適用例を挙げたが、各実施形態の適用対象は何らこれに限定されるものではなく、様々な電子機器（バッテリ駆動の民生機器など）にも幅広く好適に利用することが可能である。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている半導体装置は、内部回路と、非テストモードにおいて前記内部回路により用いられるように構成された外部端子と、前記外部端子に特定のテストモード制御専用パターンが入力されたことを検出して前記非テストモードからテストモードに移行するように構成されたテスト回路と、を有する構成（第１の構成）とされている。
　なお、上記第１の構成による半導体装置において、前記外部端子は、プルアップ端子を含み、前記テストモード制御専用パターンは、前記プルアップ端子にローレベルが印加される信号パターンを含む構成（第２の構成）にしてもよい。
　また、上記第１又は第２の構成による半導体装置において、前記外部端子は、プルダウン端子を含み、前記テストモード制御専用パターンは、前記プルダウン端子にハイレベルが印加される信号パターンを含む構成（第３の構成）にしてもよい。
　また、上記第１～第３いずれかの構成による半導体装置において、前記外部端子は、第１外部端子と第２外部端子を含み、前記テストモード制御専用パターンは、或るタイミングで前記第１外部端子及び前記第２外部端子のうちいずれか一方の論理レベルしか切り変わらない信号パターンを含む構成（第４の構成）にしてもよい。
　また、上記第４の構成による半導体装置において、前記第１外部端子及び前記第２外部端子は、それぞれの信号配線が近接している構成（第５の構成）にしてもよい。
　また、上記第１～第５いずれかの構成による半導体装置において、前記テストモード制御専用パターンは、パルスの周期が一定でない構成（第６の構成）にしてもよい。
　また、上記第１～第６いずれかの構成による半導体装置において、前記テスト回路は、前記テストモード制御専用パターンが周期的に入力されていないことを検出して前記テストモードから前記非テストモードに復帰する構成（第７の構成）にしてもよい。
　また、上記第１～第７いずれかの構成による半導体装置において、前記内部回路は、ＣＰＵであり、前記外部端子は、前記ＣＰＵのデバッグ制御端子である構成（第８の構成）にしてもよい。
　また、本明細書中に開示されている車載機器は、上記第１～第８いずれかの構成による半導体装置を有する構成（第９の構成）とされている。
　また、本明細書中に開示されている民生機器は、上記第１～第８いずれかの構成による半導体装置を有する構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１００　　半導体装置
　　　１１０　　電源回路
　　　１２０　　デジタル回路
　　　１２０Ａ　　デジタル回路（ＡＯ領域）
　　　１２０Ｂ　　デジタル回路（ＰＳＯ領域）
　　　１３０　　アナログ回路
　　　１４０　　Ｉ／Ｏ回路
　　　１５０　　内部回路
　　　１６０　　テスト回路
　　　１６１　　パターン検出部
　　　１６２　　テスト制御部
　　　１６３　　タイマ
　　　２００　　ＬＥＤ発光装置
　　　２１０　　ＬＥＤ
　　　２２０　　ＬＥＤドライバＩＣ
　　　３００　　モータ装置
　　　３１０　　モータ
　　　３２０　　モータドライバＩＣ
　　　４００　　スイッチ装置
　　　４１０　　スイッチ
　　　４２０　　スイッチモニタＩＣ
　　　Ｒ１、Ｒ２　　抵抗
　　　ＳＷ　　電源スイッチ
　　　Ｔ１～Ｔ５、Ｔ１０～Ｔ１２　　外部端子

Claims (10)

  1. 　内部回路と、
    　非テストモードにおいて前記内部回路により用いられるように構成された外部端子と、
    　前記外部端子に特定のテストモード制御専用パターンが入力されたことを検出して前記非テストモードからテストモードに移行するように構成されたテスト回路と、
    　を有する、半導体装置。
  2. 　前記外部端子は、プルアップ端子を含み、
    　前記テストモード制御専用パターンは、前記プルアップ端子にローレベルが印加される信号パターンを含む、
    　請求項１に記載の半導体装置。
  3. 　前記外部端子は、プルダウン端子を含み、
    　前記テストモード制御専用パターンは、前記プルダウン端子にハイレベルが印加される信号パターンを含む、
    　請求項１又は２に記載の半導体装置。
  4. 　前記外部端子は、第１外部端子と第２外部端子を含み、
    　前記テストモード制御専用パターンは、或るタイミングで前記第１外部端子及び前記第２外部端子のうちいずれか一方の論理レベルしか切り変わらない信号パターンを含む、
    　請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第１外部端子及び前記第２外部端子は、それぞれの信号配線が近接している、
    　請求項４に記載の半導体装置。
  6. 　前記テストモード制御専用パターンは、パルスの周期が一定でない、
    　請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記テスト回路は、前記テストモード制御専用パターンが周期的に入力されていないことを検出して前記テストモードから前記非テストモードに復帰する、
    　請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記内部回路は、ＣＰＵであり、
    　前記外部端子は、前記ＣＰＵのデバッグ制御端子である、
    　請求項１～７のいずれか一項に記載の半導体装置。
  9. 　請求項１～８のいずれか一項に記載の半導体装置を有する、車載機器。
  10. 　請求項１～８のいずれか一項に記載の半導体装置を有する、民生機器。
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