JP2009284440A

JP2009284440A - プリディストータ

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Publication number: JP2009284440A
Application number: JP2008137133A
Authority: JP
Inventors: Takayoshi Sasaki; 孝義佐々木; Hirohisa Hirayama; 浩久平山
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2008-05-26
Filing date: 2008-05-26
Publication date: 2009-12-03
Anticipated expiration: 2028-05-26
Also published as: JP5115976B2

Abstract

【課題】プリディストーション信号を生成するための計算量を変えることなく、入力信号の状態や被補償器の特性の変化に対応できるプリディストータを提供することを目的とする。
【解決手段】信号発生回路１１と、サンプリング遅延信号生成器１２（ｘ）と、制御回路１４と、を備え、制御回路１４は、サンプリング遅延信号生成器１２（ｘ）からの実数で表される遅延量で遅延したサンプリング遅延信号Ｄ（ｘ）で構成される選別多項式を生成し、入力信号Ａと出力信号Ｆとを比較して出力信号Ｆの歪が最小となるように選別多項式の各項の係数を最適化して信号生成多項式Ｅを生成する。
【選択図】図１

Description

本発明は、信号増幅器などの被補償回路からの出力信号の歪を補償するため、入力信号に予め加えるプリディストーション信号を生成するプリディストータに関するものである。

プリディストーション信号を多項式で生成するディジタルプリディストータは、被補償器の入出力信号を時間分割で一様に取り込み、取り込んだ入出力信号から設定された多項式の係数を計算してプリディストーション信号を生成する。このように、遅延タップを用いたプリディストーション信号を生成する多項式として、数式（１）のようなボルテラ多項式がある。ところが、ボルテラ多項式は項が無限に続くため多項式の係数についての計算量が増大する。そこで、計算量を削減するためにボルテラ多項式の中から所定の項のみを選別した多項式を作成し、この多項式からプリディストーション信号を生成することが知られている（例えば、特許文献１を参照。）。本明細書では、「ボルテラ多項式の中から所定の項のみを選別した多項式」を「選別多項式」と記載する。

ここで、ｎはサンプリングポイント、ｍｉ（ｉは添え字）は整数の遅延量、ｇｊ（ｊは添え字）は係数である。
特開２００７−２８２０６６号公報

プリディストータの補償能力を向上させる場合、選別多項式の項数を多くする必要がある。しかし、選別多項式の項数が多くなると計算負荷が著しく大きくなるため、係数を逐次更新させるアダプティブプリディストーションを考えた場合、ハードウエアに対する負担は大きくなるという課題があった。一方、選別多項式の項数を減らして計算負荷を少なくした場合、入力信号の状態やプリディストータが補償する被補償器の特性の変化により所定の補償能力を保つことが困難という課題があった。

そこで、本発明は、上記課題を解決するためになされたもので、プリディストーション信号を生成するための計算量を変えることなく、入力信号の状態や被補償器の特性の変化に対応できるプリディストータを提供することを目的とする。

前記目的を達成するために、本発明に係るプリディストータは、入力信号からサンプリングした参照信号を実数で表される遅延量で遅延したサンプリング遅延信号を生成し、実数で表される遅延量のサンプリング遅延信号で構成される選別多項式を構成することとした。

具体的には、本発明に係るプリディストータは、信号生成多項式からプリディストーション信号を発生させ、入力信号に前記プリディストーション信号を加算して被補償回路へ出力する信号発生回路と、前記入力信号からサンプリングされた参照信号を、実数で表される遅延量で遅延させてサンプリング遅延信号を生成する複数のサンプリング遅延信号生成器と、前記被補償回路が出力する出力信号及び前記サンプリング遅延信号生成器からの前記サンプリング遅延信号が入力され、前記信号生成多項式を前記信号発生回路に出力する制御回路と、を備えるプリディストータであって、前記制御回路は、前記サンプリング遅延信号生成器からの前記サンプリング遅延信号で構成される選別多項式を生成し、前記入力信号と前記出力信号とを比較して前記出力信号の歪が最小となるように前記選別多項式の各項の係数を最適化して前記選別多項式を前記信号生成多項式とすることを特徴とする。

サンプリング遅延信号生成器はそれぞれ互いに異なる実数の遅延量でサンプリング遅延信号を生成する。制御回路は、サンプリング遅延信号の積で表される選別多項式を作成する。サンプリング遅延信号の遅延量が整数でなく実数であるため、制御回路が選別多項式を細かく調整でき、プリディストーション信号の特性の設定自由度を高くすることができる。このため、プリディストータは、項数が少ない選別多項式でも所定の補償能力を保つことができる。また、制御回路は、入力信号と出力信号とを比較して出力信号の歪が最小となるように選別多項式の各項の係数を最適化するため、入力信号の状態や被補償器の特性の変化にも追従して出力信号の歪を補償することができる。

従って、本発明に係るプリディストータは、プリディストーション信号を生成するための計算量を低減でき、入力信号の状態や被補償器の特性の変化にかかわらず、出力信号の歪を補償することができる。

本発明に係るプリディストータの前記制御回路は、前記出力信号の歪が所定量より大きくなったときに、前記サンプリング遅延信号生成器に対して前記出力信号の歪が最小となるように前記サンプリング遅延信号の遅延量を変更させることが好ましい。被補償器の特性が大きく変わったときでも、制御回路がサンプリング遅延信号生成器に対し遅延量を調整させることで被補償器の特性に追従して出力信号の歪を補償できる。

本発明に係るプリディストータの前記制御回路は、前記信号生成多項式の各項の係数を常時最適化することが好ましい。アダプティブプリディストーションを行うことで、選別多項式の係数を常時最適化することができる。

本発明は、プリディストーション信号を生成するための計算量を低減でき、入力信号の状態や被補償器の特性の変化にかかわらず、出力信号の歪を補償することができるプリディストータを提供することが可能である。

添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

（実施の形態１）
図１は本実施形態のプリディストータ３０１の構成を説明するブロック図である。プリディストータ３０１は、信号生成多項式からプリディストーション信号を発生させ、入力信号Ａにプリディストーション信号を加算して被補償回路４０１へ出力する信号発生回路１１と、入力信号Ａからサンプリングされた参照信号Ｂを、実数で表される遅延量で遅延させてサンプリング遅延信号Ｄ（ｘ）を生成する複数のサンプリング遅延信号生成器１２（ｘ）と、被補償回路４０１が出力する出力信号Ｆ及びサンプリング遅延信号生成器１２（ｘ）からのサンプリング遅延信号Ｄ（ｘ）に基づき信号生成多項式Ｅを生成して信号発生回路１１に出力する制御回路１４と、を備える。例えば、被補償回路４０１は信号増幅器である。

プリディストータ３０１はサンプリング遅延信号生成器を複数もつ。これらをサンプリング遅延信号生成器１２（τ_１１，０）、サンプリング遅延信号生成器１２（τ_１１，１）、・・・で示している。全てのサンプリング遅延信号生成器の説明をする場合はサンプリング遅延信号生成器１２（ｘ）として説明する。サンプリング遅延信号生成器１２（ｘ）は、入力信号Ａが参照信号Ｂとして入力され、参照信号Ｂを実数で表される遅延量τで遅延させる。例えば、サンプリング遅延信号生成器１２（τ_１１，０）の遅延量はτ_１１，０であり、サンプリング遅延信号Ｄ（τ_１１，０）を生成する。同様に、サンプリング遅延信号生成器１２（τ_１１，１）の遅延量はτ_１１，１であり、サンプリング遅延信号Ｄ（τ_１１，１）を生成する。ここでは、サンプリング遅延信号生成器１２（ｘ）が生成した全てのサンプリング遅延信号の説明をする場合はサンプリング遅延信号Ｄ（ｘ）として説明する。例えば、サンプリング遅延信号生成器１２（ｘ）は、遅延量に相当する遅延フィルタを有しており、この遅延フィルタで参照信号Ｂを遅延させる。実数で表される遅延量で遅延させるため、整数のサンプル遅延を補間することができる。なお、サンプリング遅延信号生成器１２（ｘ）が遅延する遅延量は互いに異なってもよく、遅延量が同じであるサンプリング遅延信号生成器１２（ｘ）が複数あってもよい。

制御回路１４は、サンプリング遅延信号生成器１２（ｘ）からのサンプリング遅延信号Ｄ（ｘ）が入力され、数式（２）で表される選別多項式に基づき信号生成多項式Ｅを生成する。サンプリング遅延信号Ｄ（τ_１１，０）からサンプリング遅延信号Ｄ（τ_{１１，Ｖ１１}）が数式（２）の第１項に使用され、サンプリング遅延信号Ｄ（τ_２１，０）からサンプリング遅延信号Ｄ（τ_{２２，Ｖ２２}）が数式（２）の第２項に使用されている。第３項以降も同様である。

ここで、ｙ：出力信号、ｘ：入力信号、ｎ：サンプリング数、ｇ：係数である。Ｖ_１１、Ｖ_２１、Ｖ_２２・・・は０以上の整数であり、τは実数である。

さらに、制御回路１４には、出力信号Ｆが入力されている。制御回路１４は、出力信号Ｆの歪が所定量より大きくなったときに、サンプリング遅延信号生成器１２（ｘ）に対して出力信号Ｆの歪が最小となるように指示信号Ｇを出力してサンプリング遅延信号Ｄ（ｘ）の遅延量を変更させる。例えば、制御回路１４が最小二乗法で最適化する場合は、二乗誤差をモニタして所定の閾値で判断することができる。また、アダプティブプリディストーションでの係数最適化ループよりも時間の長いループでサンプリング遅延信号Ｄ（ｘ）の遅延量を増減させること（摂動法）でも、制御回路１４は出力信号Ｆの歪量の最小を検出することができる。これにより、プリディストータ３０１は選別多項式の項を変更することなく、被補償器４０１の特性の変化に対応することができる。

また、制御回路１４は、入力信号Ａと出力信号Ｆとを比較して出力信号Ｆの歪が最小となるように選別多項式の各項の係数を最適化して更新する。最適化は、例えば最小二乗法で行うことができる。また、選別多項式の各項の係数を増減して出力信号Ｆの歪の最小を検出してもよい。制御回路１４は、選別多項式の各項の係数を常時最適化し、アダプティブプリディストーションを行ってもよい。

信号発生回路１１は、制御回路１４からの信号生成多項式Ｅに基づきプリディストーション信号を発生させる。このため、信号発生回路１１は、入力信号Ａの信号状態や被補償回路４０１の特性に応じたプリディストーション信号を入力信号Ａに加算して被補償回路４０１へ出力する。このため、プリディストータ３０１は、選別多項式の項数を増加させなくとも被補償回路４０１の出力信号Ｆの歪を小さくすることができる。

（実施例）
本発明に係るプリディストータの歪補償の効果を確認するために、入力信号と出力信号をもとに隣接チャネル漏洩電力比（ＡｄｊａｃｅｎｔＣｈａｎｎｅｌＬｅａｋａｇｅｐｏｗｅｒＲａｔｉｏ：ＡＣＬＲ）をシミュレーションした。その結果を図２に示す。図２の「＋５ＭＨｚ」とは、３ＧＰＰ／ＷＣＤＭＡのＩＱ信号テストモデルの周波数スペクトラムにおける最高周波数の周波数スペクトラムから５ＭＨｚ高い周波数に現れるサブキャリアの出力を示す。同様に「＋１０ＭＨｚ」とは、最高周波数の周波数スペクトラムから１０ＭＨｚ高い周波数に現れるサブキャリアの出力を示す。一方、「−５ＭＨｚ」とは、３ＧＰＰ／ＷＣＤＭＡのＩＱ信号テストモデルの周波数スペクトラムにおける最低周波数の周波数スペクトラムから５ＭＨｚ低い周波数に現れるサブキャリアの出力を示す。同様に「−１０ＭＨｚ」とは、最低周波数の周波数スペクトラムから１０ＭＨｚ低い周波数に現れるサブキャリアの出力を示す。

シミュレーション条件は次の通りである。被補償回路は非線形増幅器とした。被補償回路に、図１のプリディストータ３０１を適用し、サンプリング遅延信号生成器１２（ｘ）の遅延量を変化させた場合のシミュレーションを行った。なお、本シミュレーションでは、効果を確認するため、１つの遅延量のみを実数とした。

サンプリング遅延信号生成器の遅延量を変化させたとき、ＡＣＬＲの値は変化する。図２より、遅延量が０．６から０．７のときのＡＣＬＲが最小になり、遅延量が整数である場合のＡＣＬＲより小さくなっている。これより、本実施形態のプリディストータは選別多項式の項数を増加させずに歪量を低減することができた。

本発明に係るプリディストータは、移動体通信基地局などに用いられる無線送信機の電力増幅器に適用することができる。

本発明に係るプリディストータの構成を説明するブロック図である。本発明に係るプリディストータの効果を説明する図である。

符号の説明

３０１：プレディストータ
１１：信号発生回路
１２（ｘ）：サンプリング遅延信号生成器
１４：制御回路
４０１：被補償回路
Ａ：入力信号
Ｂ：参照信号
Ｄ（ｘ）：サンプリング遅延信号
Ｅ：信号生成多項式
Ｆ：出力信号

Claims

信号生成多項式からプリディストーション信号を発生させ、入力信号に前記プリディストーション信号を加算して被補償回路へ出力する信号発生回路と、
前記入力信号からサンプリングされた参照信号を、実数で表される遅延量で遅延させてサンプリング遅延信号を生成する複数のサンプリング遅延信号生成器と、
前記被補償回路が出力する出力信号及び前記サンプリング遅延信号生成器からの前記サンプリング遅延信号が入力され、前記信号生成多項式を前記信号発生回路に出力する制御回路と、
を備えるプリディストータであって、
前記制御回路は、前記サンプリング遅延信号生成器からの前記サンプリング遅延信号で構成される選別多項式を生成し、前記入力信号と前記出力信号とを比較して前記出力信号の歪が最小となるように前記選別多項式の各項の係数を最適化して前記選別多項式を前記信号生成多項式とすることを特徴とするプリディストータ。
前記サンプリング遅延信号生成器は、整数のサンプル遅延を補間する遅延量で前記参照信号を遅延する遅延フィルタを有することを特徴とする請求項１に記載のプリディストータ。
前記制御回路は、前記出力信号の歪が所定量より大きくなったときに、前記サンプリング遅延信号生成器に対して前記出力信号の歪が最小となるように前記サンプリング遅延信号の遅延量を変更させることを特徴とする請求項１又は２に記載のプリディストータ。
前記制御回路は、前記信号生成多項式の各項の係数を常時最適化することを特徴とする請求項１から３のいずれかに記載のプリディストータ。