JP2009283642A - 半導体チップ及び装置、並びにこれらの製造方法 - Google Patents

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Abstract

【課題】管理情報を容易に読み取ることが可能な半導体チップ及び装置、並びにこれらの製造方法を提供する。
【解決手段】
半導体チップ１を構成する半導体基板２０の例えば回路形成領域１０が設けられた面の外縁部(回路形成領域１０周辺のスクライブ線２１で囲まれた領域)の少なくとも一部を切断又は研磨することにより、回路形成領域１０に対して非平行且つ非垂直に面取りした平滑な斜面２２を形成する。そして、斜面２２に管理情報を示す符号２３を付与する。また、半導体チップ１を複数積層し、半導体装置２を製造する。
【選択図】図１

Description

本発明は、半導体チップ及び装置、並びにこれらの製造方法に関し、特に故障発生時や不良発生時等の解析のために、半導体チップに製造工程における管理情報を付与する技術に関する。
上記のような管理情報付与技術を適用した一般的な半導体チップの製造方法が、例えば特許文献１に記載されている。
この製造方法においては、図２(ａ)に示すＸ座標軸及びＹ座標軸方向に規則的に形成された半導体チップ１を、ウェハ３０を切断(ダイシング)することにより分離する。ここで、Ｘ座標軸及びＹ座標軸は、それぞれ、図示のオリエンテーション・フラット３０ａ(ウェハ３０面内における結晶軸方向の１つ)と平行な方向及び垂直な方向に定めている。
また、半導体チップ１には、同図(ｂ)に示す如く、その表面に設けた回路形成領域１０に、複数のボンディング・パッド(以下、単にパッドと呼称する)１１、各種の回路部品(図示せず)、及びデータ領域１２が配置されており、データ領域１２に管理情報が書き込まれることとなる。
具体的には、例えば同図(ｃ)に示すように、データ領域１２の縦方向に数字の"１"〜"１０(図中では"０"と記載)"又はアルファベットの"Ａ"〜"Ｊ"を対応させ、管理情報として、製造工程におけるロッド番号＝"Ａ００００１"と、ウェハ番号＝"２"と、ウェハ内座標(上述したＸ、Ｙ座標軸上の値)とから成る情報を符号化して書き込む。
このようにして半導体チップ１の表面に書き込んだ管理情報を故障や不良が発生した際に読み出し、その原因解析に利用することが可能である。なお、特許文献１には、より多くの管理情報を書き込むこと(すなわち、回路形成領域１０の空きスペースの大きさ(データ領域１２の容量)に制限されずに管理情報を記録すること)を主目的として、データ領域１２を半導体チップ１の裏面に設ける方法も記載されている。
特開２０００−２２８３４１号公報
近年の半導体集積回路の高密度実装化に対処するため、１つの配線基板上に複数の半導体チップを積み重ねて実装(パッケージング)するＳＩＰ(Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ)方式が広く用いられるようになって来ている。
しかしながら、上記の特許文献１には、ＳＩＰ方式を用いて他の半導体チップよりも下側に実装された半導体チップの管理情報を読み取るのが困難であるという課題があった。
すなわち、下側の半導体チップはその回路形成領域が上側の半導体チップに隠れてしまうため、管理情報を読み取るには上側の半導体チップ取り除く必要がある。故障や不良等の解析を行う際には、半導体装置の機能(スタック構造)を維持したまま管理情報を読み取れることが望ましいが、上側の半導体チップを取り除くことにより半導体チップ同士間の接続関係が破壊され、半導体装置の機能が損なわれてしまう。
本発明の一態様に係る半導体チップは、互いに対向する第１及び第２の主面と、前記第１の主面の外縁部の少なくとも一部を面取りして設けた前記第１の主面に対して非平行且つ非垂直な斜面とを備え、前記第１及び第２の主面の少なくとも一方に半導体回路が形成され、前記斜面に情報が表示されている。
また、本発明の一態様に係る半導体チップの製造方法は、互いに対向する第１及び第２の主面と、前記第１及び第２の主面の少なくとも一方に形成された半導体回路とを有する半導体チップの製造方法を提供するものである。この製造方法は、前記第１の主面の外縁部の少なくとも一部を、前記第１の主面に対して非平行且つ非垂直に面取りする第１工程と、前記面取りにより形成した斜面に情報を付与する第２工程とを備える。
すなわち、本発明では、半導体チップの一方の主面に対して非平行且つ非垂直に形成した斜面上に管理情報を付与(表示)するため、半導体チップの側面方向から管理情報を読み取ることができる。これにより、複数の半導体チップがスタック実装(積層)された場合であっても、そのスタック構造を損なうこと無く各半導体チップの管理情報を読み取ることができる。
本発明によれば、管理情報を上記の特許文献１と比較して容易に読み取ることができ、以て半導体チップ及び装置に故障や不良等が発生した際の解析を効率的且つ正確に行うことが可能である。
本発明に係る半導体チップ及び装置、並びにこれらの製造方法の実施の形態を、図１を参照して説明する。本実施の形態における半導体チップの製造工程は、図１(ａ)〜(ｃ)に示す工程(１)〜(３)から成り、半導体装置の製造工程は、工程(１)〜(３)と同図(ｄ)に示す工程(４)とから成る。
以下、これらの製造工程(１)〜(４)を順に説明する。
[製造工程(１)]
まず、図１(ａ)に示すように、ウェハ(図示せず)から半導体基板２０をスクライブ線(稜線)２１に沿ってダイシングし、半導体チップ１を切り出す。ここで、半導体基板２０の側面は、図示の如く完全な平滑面にはなっていない。また、半導体基板２０の表面に、図２(ｂ)と同様にパッド１１及び各種の回路部品(図示せず)が配置された回路形成領域１０が設けられている一方、回路形成領域１０には、図２(ｂ)と異なりデータ領域１２が配置されていない。
[製造工程(２)]
上記の工程(１)の後、図１(ａ)に示した半導体基板２０の外縁部(より詳細には、回路形成領域１０周辺のスクライブ線２１で囲まれた領域)を回路形成領域１０に対して斜めにカット又は研磨し、以て同図(ｂ)に示す平滑な斜面２２を形成する。
[製造工程(３)]
上記の工程(２)の後、図１(ｃ)に示す如く、斜面２２に半導体チップ１の管理情報(ロット番号や製造年月日等)を示す符号(以下、管理用符号と呼称する)２３を付与する。ここで、斜面２２は上記の工程(２)において平滑に形成されており、これに付与された管理用符号２３を正確に読み取ることができる。
[製造工程(４)]
そして、図１(ｄ)に示すように、上記の工程(３)により製造した半導体チップ１を、配線基板(図示せず)上に複数段(この例では２段)積み重ねて実装し、半導体装置２を製造する。
このようにして製造した半導体装置２は、図示の如くその側面方向から各半導体チップ１の管理用符号２３が見える状態に在る。従って、故障や不良等が発生した際、半導体装置のスタック構造を損なうこと無く各半導体チップの管理用符号を読み取ることができる。
なお、上記の実施の形態によって本発明は限定されるものではなく、特許請求の範囲の記載に基づき、当業者によって種々の変更が可能なことは明らかである。
例えば、図１(ｂ)及び(ｃ)では、半導体基板２０の全側面側に斜面２２を形成して管理用符号２３を付与する場合を扱ったが、半導体基板２０の少なくとも１つの側面側に斜面を形成して管理用符号２３を付与すれば良い。この場合、上記の製造工程(２)及び(３)を簡略化でき、以て半導体チップ１を迅速に製造することができる。
また、斜面２２を半導体基板２０の裏面側に形成し、管理用符号２３を付与するようにしても良い。これにより、例えば半導体チップの回路形成領域同士を対向させてスタック実装した場合であっても、各半導体チップの管理用符号を読み取ることができる。
さらに、半導体装置内の一部の半導体チップのみに斜面を形成して管理用符号を付与しても良い。この場合であっても、管理用符号は、半導体装置の側面方向から見える状態に在り、やはり読み取ることができる。
本発明に係る半導体チップ及び装置の製造工程例を示した図である。 一般的な半導体チップにおける管理情報の付与例を示した図である。
符号の説明
１ 半導体チップ
２ 半導体装置
１０ 回路形成領域
１１ パッド
２０ 半導体基板
２１ スクライブ線
２２ 斜面
２３ 管理用符号

Claims (5)

  1. 互いに対向する第１及び第２の主面と、前記第１の主面の外縁部の少なくとも一部を面取りして設けた前記第１の主面に対して非平行且つ非垂直な斜面とを備え、
    前記第１及び第２の主面の少なくとも一方に半導体回路が形成され、
    前記斜面に情報が表示されている、
    半導体チップ。
  2. 請求項１に記載の半導体チップと、
    前記半導体チップの前記第１の主面上に積層された他の半導体チップと、
    を備えた半導体装置。
  3. 互いに対向する第１及び第２の主面と、前記第１及び第２の主面の少なくとも一方に形成された半導体回路とを有する半導体チップの製造方法であって、
    前記第１の主面の外縁部の少なくとも一部を、前記第１の主面に対して非平行且つ非垂直に面取りする第１工程と、
    前記面取りにより形成した斜面に情報を付与する第２工程と、
    を備えた半導体チップの製造方法。
  4. 前記第１工程が、前記外縁部の少なくとも一部を切断又は研磨して前記斜面を平滑に形成することを特徴とした請求項３に記載の半導体チップの製造方法。
  5. 請求項３に記載の第１及び第２工程と、
    前記半導体チップの前記第１の主面上に他の半導体チップを積層する第３工程と、
    を備えた半導体装置の製造方法。
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