JP2009272352A - 電子デバイスの製造方法 - Google Patents

Abstract

【課題】バリを除去することが可能な、電子デバイスの製造方法を提供する。
【解決手段】複数の電子素子１０をパッケージ４の上面に実装する工程と、実装された電子素子１０の上面にリッド２を設ける工程と、リッド２をダイシングにより切断する工程と、リッド２を切断する工程で発生したバリ１２を化学研磨法により除去する工程と、を有する電子デバイスの製造方法である。化学研磨法を行うことにより、ダイシング工程で発生したバリを除去することができる。
【選択図】図３

Description

本発明は、電子デバイスの製造方法に関し、特にダイシング工程を有した電子デバイスの製造方法に関する。

従来から、電子デバイスの製造には、多面取り構造の実装部に電子素子を実装した後、ダイシングにより個片化する方法が用いられている。

特許文献１には、パッケージの金属パターンが設けられた面を広く形成する技術が開示されている。これによれば、金属パターンの破損を防止することができる。

特許文献２には、パッケージのリッドにより封止される側を広く形成する技術が開示されている。これによれば、封止マージンを十分に大きくとることができる。
特開２００５−６２１０号公報 特開２００５−６２４６号公報

従来の技術の課題について図面を用いて説明する。

従来例１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造の電子デバイスの例である。図１（ａ）は従来例に係る電子デバイス１００の断面図であり、図１（ｂ）は図１（ａ）中の点線に示したバリ付近の拡大図である。

図１（ａ）に示すように、例えば弾性表面波デバイス等の電子素子１０が、例えばセラミック等の絶縁体からなるパッケージ４（実装部）の上面に設けられたキャビティ４ａ内のバンプ接続パターン７に、例えばＡｕ等の金属からなるバンプ８を用いて、フリップチップ実装されている。キャビティ４ａは例えばコバール等からなる金属リッド２により封止されている。パッケージ４の下面には外部端子６が設けられている。外部端子６は、バンプ接続パターン７及びバンプ８を通じて電子素子１０と電気的に接続されている。

パッケージ４の底面の厚さＴ１は例えば０．１５ｍｍ、キャビティ４ａ内の高さＨ１は例えば０．３ｍｍ、金属リッドの厚さＴ２は例えば２５〜３０μｍである。電子素子１０の厚さＴ３は例えば２５０μｍ、バンプ８の高さＨ２は例えば２０μｍである。外部端子６とバンプ接続パターン７とは各々、例えば厚さ１０μｍの例えばＡｌ等からなる金属層の上に、各々メッキ法で形成される例えば厚さ２〜６μｍの例えばＮｉ層、さらにその上に例えば厚さ０．５〜１．０μｍの例えばＡｕ層が重ねられることで形成される。

図１（ａ）に示すように、電子デバイス１００の上部に、例えば高さＨ３が２５〜３０μｍのバリ１２が発生している。これは、電子デバイス１００がダイシングにより個片化される工程において、リッドから発生するものである。

図１（ｂ）に示すように、バリ１２は例えばカール形状である。特に金属リッドを使用した場合は、バリの発生が顕著となる。こうしたバリは外形寸法のバラつきや、取り扱いへの悪影響の原因となる恐れがあった。

従来例２は、ＣＳＳＤ（Ｃｈｉｐ Ｓｉｚｅ Ｓａｗ Ｄｅｖｉｃｅ）構造の電子デバイスの例である。図２（ａ）は従来例に係る電子デバイス１１０の断面図であり、図２（ｂ）は図２（ａ）中の点線に示したバリ付近の拡大図である。

図２（ａ）に示すように、電子素子１０が、例えばセラミックからなる例えば厚さＴ４が０．２ｍｍの基板１４（実装部）の上面に設けられたバンプ接続パターン７に、バンプ８を用いてフリップチップ実装されている。電子素子１０は例えばＳｎＡｇ等からなる半田１６（封止部材）、及び半田１６の上部に設けられる金属リッド２により封止されている。半田１６と金属リッド２とは、例えばメッキ法により形成された例えばＮｉ等からなる、例えば厚さＴ５が１０μｍの部材１８により覆われている。部材１８により、電子デバイス１１０を実装する際に半田１６が溶解することを防止できる。基板１４の下面には外部端子６が設けられている。半田１６は、バンプ接続パターン７及びバンプ８には接触していない。

図２（ａ）及び図２（ｂ）に示すように、従来例２においても従来例１と同様に、金属リッド２からカール状のバリ１２が発生する。

従来例１及び従来例２において説明したように、バリが外形寸法のバラつきや、取り扱いへの悪影響の原因となり得ることが課題であった。

本発明は、上記課題に鑑み、バリを除去することが可能な、電子デバイスの製造方法を提供することを目的とする。

本発明は、複数の電子素子を実装部の上面に実装する工程と、前記実装された複数の電子素子の上部にリッドを設ける工程と、前記リッドをダイシングにより切断する工程と、前記リッドを切断する工程で発生したバリを化学研磨法により除去する工程と、を有することを特徴とする電子デバイスの製造方法である。本発明によれば、電子デバイスに発生するバリを除去することができる。

上記構成において、前記複数の電子素子を実装する工程は、前記実装部の上面に２次元配列された複数のキャビティの各々に、前記複数の電子素子の各々を実装する工程とすることができる。この構成によれば、キャビティを有する構造の電子デバイスにおいて、バリを除去することができる。

上記構成において、前記リッドを設ける工程は、前記複数のキャビティを前記リッドで封止する工程とすることができる。

上記構成において、前記リッドを切断する工程は、前記実装部を個片化する工程とすることができる。

上記構成において、前記複数の電子素子を実装する工程は、平面状の前記実装部の上面に前記複数の電子素子を実装する工程とすることができる。この構成によれば、平面状の実装部を有する構造の電子デバイスにおいて、バリを除去することができる。

上記構成において、前記リッドを設ける工程は、封止部材と前記リッドとで前記電子素子を封止する工程とすることができる。

上記構成において、前記リッドを切断する工程は、前記リッドと前記封止部材とを切断する工程とすることができる。

上記構成において、前記バリを除去する工程の後に、前記リッドを切断する工程における切断線と重なる切断線で、前記複数の電子素子を個片化する工程を有する構成とすることができる。

上記構成において、前記バリを除去する工程の後であって前記個片化する工程の前に、前記封止部材と前記リッドとを部材により覆う工程を有する構成とすることができる。

上記構成において、前記リッドを設ける工程は、金属リッドを設ける工程とすることができる。この構成によれば、バリの発生が顕著な金属リッドを使用した場合でも、バリを除去することができる。

上記構成において、前記バリを除去する工程の前に、前記実装部の下面に設けられた外部端子を保護部材で覆う工程を有する構成とすることができる。この構成によれば、化学研磨工程において使用する研磨液による、外部端子への不純物の析出を防止することができる。

上記構成において、前記保護部材で覆う工程は、前記個片化する工程の後に前記実装部を固定するべきダイシングテープで前記外部端子を覆う工程とすることができる。上記構成によれば、工程の簡略化が可能となる。

本発明によれば、ダイシング工程で発生したバリを除去することができる。

図面を用いて本発明の実施例について説明する。

実施例１はＣＳＰ構造の例である。図３（ａ）から図３（ｅ）は実施例１に係る電子デバイス２００の製造方法を示す断面図である。従来例１において説明したものと同様の構成については、説明を省略する。

図３（ａ）に示すように、実施例１における実装部は、上面に複数のキャビティ４ａが２次元配列された、例えばセラミック等の絶縁体からなるパッケージ４である。複数の電子素子１０の各々を複数のキャビティ４ａの各々に設けられたバンプ接続パターン７に、例えばＡｕ等の金属からなるバンプ８を用いてフリップチップ実装する。電子素子１０は、例えば弾性表面波デバイス（ＳＡＷデバイス）や圧電薄膜素子（ＦＢＡＲ）等である。これらは特に、素子の上部に空隙が必要なため、キャビティを有するパッケージ構造が用いられることが多い。

図３（ｂ）に示すように、コバールからなる金属リッド２により複数のキャビティ４ａを封止する。

図３（ｃ）に示すように、パッケージ４の下面に、例えば厚さ１５０μｍの例えばポリオレフィンからなる基材と、例えば厚さ２５μｍのアクリル系粘着材とで形成されるダイシングテープ２０を貼り付ける。このときパッケージ４の下面に設けられた外部端子６は、ダイシングテープ２０により覆われる。

その後、例えば幅１５０μｍのブレードを用いてダイシングを行い、金属リッド２とパッケージ４を切断し、パッケージ４を個片化する。このとき、ダイシングテープ２０も例えば８５μｍの深さだけ切り込まれる。すなわち、ダイシングテープ２０は切断されず、個片化された後のパッケージ４を固定する。この工程により、パッケージ４の上部にはバリ１２が発生する。

図３（ｄ）に示すように、電子デバイス２００を例えば有機酸系または過酸化水素系の溶液からなる研磨液２２に浸し化学研磨を行う。これによりバリ１２を溶解する。

図３（ｅ）に示すように、化学研磨法によりバリ１２は除去される。

図４は、以上の工程により完成する電子デバイス２００の断面図である。実施例１によれば、図５に示すように、キャビティを有する構造の電子デバイスにおいて、化学研磨法によりバリ１２を除去することができる。これにより、電子デバイス２００の外形寸法のバラつきや取り扱いへの悪影響を防止することができる。

リッドは金属以外の物質からなるリッドでもよいし、金属リッドでもよい。上述のように、金属リッドではバリの発生が顕著であり、その場合でも実施例１の工程によりバリを除去することができる。実施例１ではコバールからなる金属リッドを使用したため、研磨液として有機酸系または過酸化水素系の溶液を使用したが、研磨液の成分はバリ１２の材質、すなわちリッドの材質によって、より適切なものに変更することができる。

図５は外部端子６に不純物２４が析出した場合を示す断面図である。これは、外部端子６がダイシングテープ２０により覆われていない状態で化学研磨工程を実施することにより、不純物２４が析出したものである。不純物２４は電子デバイス２００と外部との接続不良の原因となる可能性がある。これを防止するため、外部端子６は保護部材で覆われていることが好ましい。工程の簡略化が可能となるため、特にダイシングテープ２０で覆われていることが好ましい。

実施例２はＣＳＳＤ構造の例である。図６（ａ）から図７（ｂ）は実施例２に係る電子デバイス３００の製造方法を示す断面図である。従来例１及び実施例１において説明したものと同様の構成については、説明を省略する。

図６（ａ）に示すように、実施例２においては、平面状の実装部、すなわち基板１４を用いる。複数の電子素子１０を基板１４の上面に設けられたバンプ接続パターン７に、バンプ８を用いてフリップチップ実装する。

図６（ｂ）に示すように、複数の電子素子１０を封止部材である例えば半田１６と金属リッド２とで封止する。

図６（ｃ）に示すように、例えば幅２５０μｍのブレードを用いて金属リッド２及び半田１６を切断する、ハーフダイシング工程を行う。このとき、基板１４も例えば深さ５０μｍだけ切り込まれる。

図６（ｄ）に示すように、実施例１と同様、基板１４の下面にダイシングテープ２０を貼り付け、外部端子６を覆う。その後、電子デバイス３００を研磨液２２に浸し、化学研磨を行う。

図６（ｅ）に示すように、化学研磨法によりバリ１２は除去される。

図７（ａ）に示すように、金属リッド２及び半田１６とを部材１８により覆う。部材１８は、例えば厚さが１０μｍで、例えばメッキ法により形成された例えばＮｉ等からなる。部材１８により、電子デバイス３００を実装する際に半田１６が溶解することを防止できる。

図７（ｂ）に示すように、例えば幅１５０μｍのブレードを用いてダイシングを行い、基板１４を個片化する。このときの切断線と、ハーフダイシング工程における切断線とは重なっている。

図８は、以上の工程により完成する電子デバイス３００の断面図である。実施例２によれば、図８に示すように、平面状の実装部を有する構造の電子デバイスにおいても、実施例１と同様にバリ１２を除去することができる。

図９は外部端子６に不純物２４が析出した場合を示す断面図である。不純物２４の析出を防止するため、実施例１と同様に、外部端子６は保護部材で覆われていることが好ましい。工程の簡略化が可能となるため、特にダイシングテープ２０で覆われていることが好ましい。

実施例１及び実施例２では実装部をパッケージ及び基板としたが、これらに限定されるものではなく、バリが発生する構造の電子デバイスであれば本発明は適用可能である。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は従来例１に係る電子デバイス１００の断面図であり、図１（ｂ）はバリ付近の拡大図である。 図２（ａ）は従来例２に係る電子デバイス１１０の断面図であり、図２（ｂ）はバリ付近の拡大図である。 図３（ａ）から図３（ｅ）は実施例１に係る電子デバイス２００の製造方法を示す断面図である。 図４は実施例１に係る電子デバイス２００の断面図である。 図５は外部端子に不純物が析出した例を示す電子デバイス２００の断面図である。 図６（ａ）から図６（ｅ）は実施例２に係る電子デバイス３００の製造方法を示す断面図である。 図７（ａ）から図８（ｂ）は実施例２に係る電子デバイス３００の製造方法を示す断面図である。 図８は実施例２に係る電子デバイス３００の断面図である。 図９は外部端子に不純物が析出した例を示す電子デバイス３００の断面図である。

符号の説明

金属リッド ２
パッケージ ４
外部端子 ６
バンプ ８
電子素子 １０
バリ １２
基板 １４
半田 １６
部材 １８
ダイシングテープ ２０
研磨液 ２２
電子デバイス １００、１１０、２００、３００

Claims (12)

1. 複数の電子素子を実装部の上面に実装する工程と、
   前記実装された複数の電子素子の上部にリッドを設ける工程と、
   前記リッドをダイシングにより切断する工程と、
   前記リッドを切断する工程で発生したバリを化学研磨法により除去する工程と、を有することを特徴とする電子デバイスの製造方法。
2. 前記複数の電子素子を実装する工程は、前記実装部の上面に２次元配列された複数のキャビティの各々に、前記複数の電子素子の各々を実装する工程であることを特徴とする請求項１記載の電子デバイスの製造方法。
3. 前記リッドを設ける工程は、前記複数のキャビティを前記リッドで封止する工程であることを特徴とする請求項２記載の電子デバイスの製造方法。
4. 前記リッドを切断する工程は、前記実装部を個片化する工程であることを特徴とする請求項２または３記載の電子デバイスの製造方法。
5. 前記複数の電子素子を実装する工程は、平面状の前記実装部の上面に前記複数の電子素子を実装する工程であることを特徴とする請求項１記載の電子デバイスの製造方法。
6. 前記リッドを設ける工程は、封止部材と前記リッドとで前記電子素子を封止する工程であることを特徴とする請求項５記載の電子デバイスの製造方法。
7. 前記リッドを切断する工程は、前記リッドと前記封止部材とを切断する工程であることを特徴とする請求項６記載の電子デバイスの製造方法。
8. 前記バリを除去する工程の後に、前記リッドを切断する工程における切断線と重なる切断線で、前記実装部を個片化する工程を有することを特徴とする請求項５から７いずれか一項記載の電子デバイスの製造方法。
9. 前記バリを除去する工程の後であって前記個片化する工程の前に、前記封止部材と前記リッドとを部材により覆う工程を有することを特徴とする請求項８記載の電子デバイスの製造方法。
10. 前記リッドを設ける工程は、金属リッドを設ける工程であることを特徴とする請求項１から９いずれか一項記載の電子デバイスの製造方法。
11. 前記バリを除去する工程の前に、前記実装部の下面に設けられた外部端子を保護部材で覆う工程を有することを特徴とする請求項１から１０いずれか一項記載の電子デバイスの製造方法。
12. 前記保護部材で覆う工程は、前記個片化する工程の後に前記実装部を固定するべきダイシングテープで前記外部端子を覆う工程であることを特徴とする請求項１１記載の電子デバイスの製造方法。

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