JP2009269720A - エレベータのエンコーダ信号断線検出装置 - Google Patents

Abstract

【課題】エレベータのかご位置検出や速度検出のためにシングルエンド出力のエンコーダが備えられたエレベータにおいて、上記エンコーダの信号線の断線やコネクタ抜けを確実に検出する。
【解決手段】ＣＰＵ２が実装された制御装置１に、エンコーダ３の信号線４を接続する。また、この信号線４とは別に、制御装置１とエンコーダ３との間に所定のラインを形成する電源線８を接続し、制御装置１に断線検出回路を設ける。ここで、上記電源線８は、制御装置１からエンコーダ３に対して電源を供給し、エンコーダ３の処理基板をループして再び制御装置１に戻されるラインを形成するように構成する。また、断線検出回路は、エンコーダ３から制御装置１に戻された電源線８の出力信号をディジタル信号に変換し、その信号をＣＰＵ２に入力させるように構成する。
【選択図】図１

Description

この発明は、エレベータのかご位置検出や速度検出のためにシングルエンド出力のエンコーダが備えられたエレベータにおいて、上記エンコーダの信号線の断線やコネクタ抜けを検出するエンコーダ信号断線検出装置に関するものである。

エレベータでは、かご位置検出や速度検出を行うために、エンコーダが使用されている。通常、エレベータの制御装置に備えられたエンコーダ信号入力Ｉ／Ｆ回路には、Ｈｉｇｈインピーダンス状態時の論理を確定させるため、プルアップ（又は、プルダウン）抵抗をエンコーダの信号線に付加することが多い。かかる場合、エンコーダの信号線が全て切断されたり、コネクタ接続が不完全であったりすると、エンコーダからの出力信号の論理は、Ｈｉｇｈ（又は、Ｌｏｗ）に固着されてしまう。即ち、制御装置内のＣＰＵでは、エンコーダが回転していない（エレベータが停止状態である）と誤認して、各種制御を行ってしまうといった問題があった。

なお、エンコーダの信号線が切断されたことを検出するための従来技術として、例えば、エンコーダからの出力信号であるＡ相パルスとＢ相パルスとをカウントすることにより、単位時間当たりのカウント値の差異を監視して、Ａ相信号線或いはＢ相信号線の断線を検出するものが提案されている（例えば、特許文献１参照）。

特開２００１−２４９１５４号公報

特許文献１記載のものでは、１つの相の断線を検出することはできるが、全ての信号線が切断されたり、コネクタ接続が不完全であったりした場合に、その異常を検出することはできなかった。即ち、特許文献１記載のものでは、上述の課題を解決することはできなかった。したがって、上述のような異常が発生した場合、エレベータ制御装置内のＣＰＵでは、エレベータのかごが走行している場合でも、エンコーダが回転していない（エレベータが停止状態である）と誤認して、各種制御を行ってしまう恐れがあった。

この発明は、上述のような課題を解決するためになされたもので、その目的は、エンコーダの信号線が全て切断された場合や、コネクタの接続が不完全である場合に、その異常を確実に検出することができるエレベータのエンコーダ信号断線検出装置を提供することである。

この発明に係るエレベータのエンコーダ信号断線検出装置は、エレベータのかご位置検出或いは速度検出のために使用されるエンコーダと、エンコーダの信号線が接続されたエレベータの制御装置と、制御装置に設けられ、エンコーダからのシングルエンド出力信号に基づいてかご位置或いは速度を検出し、エレベータに関する所定の制御を行う中央処理装置と、制御装置からエンコーダに対して電源を供給し、エンコーダの処理基板をループして再び制御装置に戻されるラインを形成する電源線と、エンコーダから制御装置に戻された電源線の出力信号をディジタル信号に変換し、中央処理装置に入力させる断線検出回路と、を備えたものである。

この発明によれば、エンコーダの信号線が全て切断された場合や、コネクタの接続が不完全である場合に、その異常を確実に検出することができるようになる。

この発明をより詳細に説明するため、添付の図面に従ってこれを説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。

実施の形態１．
図１はこの発明の実施の形態１におけるエレベータのエンコーダ信号断線検出装置の基本構成を示す図である。図１において、１はエレベータの制御装置、２は制御装置１内に実装されたＣＰＵ（中央処理装置）である。ＣＰＵ２は、エレベータに関する各種制御を司り、例えば、所定の入力信号等に基づき、エレベータの安全装置に対する制御を行う。

３はエレベータのかご位置検出や速度検出を行うために使用される、シングルエンド出力のエンコーダである。このエンコーダ３は、Ａ相、Ｂ相、Ｚ相に対応する各信号線４及び接続線４先端のコネクタ５を介して、上記制御装置１に接続されている。また、エンコーダ３からの出力信号は、制御装置１内のエンコーダ信号回路を介して、ＣＰＵ２に入力される。即ち、ＣＰＵ２は、エンコーダ３からの出力信号に基づいてかご位置や速度を検出し、エレベータに関する各種制御に利用する。具体的に、上記エンコーダ信号回路は、各信号線４に接続されたプルアップ抵抗６と、各シングルエンド出力のバッファ７とにより、その要部が構成される。そして、エンコーダ３からの各相の出力信号は、信号線４及びコネクタ５（のピン）を通って制御装置１に入力された後、上記プルアップ抵抗６及びバッファ７を介して最終的にＣＰＵ２に入力される。

また、このエレベータには、エンコーダ３の信号線４が全て切断された場合や、コネクタ５の接続が不完全である場合に、その異常を早期且つ確実に検出するための機能（エンコーダ信号断線検出装置）が備えられている。即ち、制御装置１（ＣＰＵ２）は、全ての信号線４の断線やコネクタ５の接続不良が発生した場合に、従来のように、エンコーダ３からの出力信号を誤認したままの状態でエレベータに関する各種制御を行うことはない。かかる場合、制御装置１は、エレベータを速やかに安全な状態に移行させる。

具体的に、上記機能は、図１に示す電源線８、断線検出回路、ＣＰＵ２内の判定手段（図示せず）を備えることによって実現される。
電源線８は、制御装置１とエンコーダ３との間に接続され、上記各信号線４とは別に、制御装置１とエンコーダ３との間で所定のラインを形成する。具体的に、上記電源線８は、制御装置１からエンコーダ３に対して電源Ｖ_Ｂを供給するとともに、エンコーダ３内において信号出力のための処理基板でループされ、再び制御装置１に戻される。なお、上記電源線８は、信号線４を制御装置１に接続する上記コネクタ５を使用して、制御装置１に接続される。

また、断線検出回路は、エンコーダ３から制御装置１に戻された電源線８の出力信号をディジタル信号に変換して、プルアップ（又は、プルダウン）処理を行い、その信号をＣＰＵ２に読み込ませる機能を有している。具体的に、断線検出回路は、トランジスタ９（ディジタル信号変換部）、プルアップ抵抗１０により、その要部が構成される。即ち、エンコーダ３から制御装置１に戻された電源線８の出力電圧は、上記トランジスタ９によってディジタル信号に変換された後、プルアップ抵抗１０に接続された上で、エンコーダ信号断線の検出信号としてＣＰＵ２に入力される。

そして、ＣＰＵ２では、上記判定手段の機能により、上記エンコーダ信号断線の検出信号に基づき、全ての信号線４の断線やコネクタ５の接続不良（抜けも含む）等の異常が発生したことを検出する。即ち、上記異常が発生していない場合、断線検出回路からＣＰＵ２に対してＬｏｗの信号が、また、上記異常が発生している場合は、Ｈｉｇｈの信号が取り込まれる。したがって、判定手段は、エンコーダ信号断線の検出信号のＬｏｗ／Ｈｉｇｈを検出して、異常の有無を判定する。

この発明の実施の形態１によれば、エンコーダ３の信号線４が全て切断された場合や、コネクタ５の接続が不完全である場合に、その異常を確実に検出することができるようになる。

即ち、上記電源線８、断線検出回路、ＣＰＵ２内の判定手段を備えていないエレベータでは、エンコーダ３のケーブル（各信号線４）が全て断線されたり、コネクタ５が抜けてしまうと、Ａ相、Ｂ相、Ｚ相の各信号は、制御装置１のエンコーダ信号入力Ｉ／Ｆ回路に論理不定防止策として付加されたプルアップ処理により、Ｈｉｇｈ（又は、Ｌｏｗ）に固定されてしまう。即ち、ＣＰＵ２には、Ｈｉｇｈ（又は、Ｌｏｗ）の一定レベルの信号が入力される。これは、エレベータのかごが停止している時の入力信号と全く同じ状態であり、ＣＰＵ２では、かごが停止状態であると誤認してしまう。

一方、エレベータに上記構成のエンコーダ信号断線検出装置が備えられていれば、エンコーダ３のケーブルの断線やコネクタ５の抜けを即座に検出することが可能であり、ＣＰＵ２における上記誤認を防止して、エレベータを速やかに安全状態に移行させることができる。

なお、図１に示す構成では、エンコーダ信号断線の検出信号をＣＰＵ２に入力し、ＣＰＵ２内の判定手段の機能において、異常の有無の判定処理を行うように構成した。しかし、このような構成では、上述の効果を奏することはできるものの、異常判定を行うための演算時間が必要になり、異常発生時に、エレベータを安全状態に移行させる時期が僅かに遅れてしまう。

このような新規課題を解決するため、エンコーダ信号断線の検出信号をＣＰＵ２のリセットピンに直接入力させるように構成しても良い。具体的には、電源線８からの出力信号をトランジスタ９によってディジタル信号に変換した後、更にその信号を反転させた上で、他のリセット信号とＯＲゲート（図示せず）で接続するように構成する。かかる構成によれば、エンコーダ３のケーブルの断線やコネクタ５の抜け等の異常が発生した要時に、その異常の発生と同時にＣＰＵ２にリセット信号が入力され、エレベータを安全状態に移行させることができるようになる。即ち、エレベータを安全状態に移行させる際に、異常判定を行うための演算時間（遅延時間）が不要になる。

高層ビル等に設置された高速エレベータでは、昇降行程が長く、定格速度も速い。このため、エレベータを安全状態に移行させる時期が僅かに遅れただけでも、かごの走行距離が長くなってしまう恐れがあった。しかし、上述のように、エンコーダ信号断線の検出信号をＣＰＵ２に対してリセット信号として直接入力することにより、エレベータを即座に安全状態に移行させることができるようになり、異常発生時のリスクを大幅に低減させることが可能となる。したがって、上記構成は、高速エレベータに対して特に有効な手段となり得る。

実施の形態２．
図２はこの発明の実施の形態２におけるエレベータのエンコーダ信号断線検出装置の基本構成を示す図である。図２に示すエンコーダ信号断線検出装置では、その信頼性を高めるため、実施の形態１における構成に加えて、更にもう１組の電源線１１（第２の電源線）及び断線検出回路（第２の断線検出回路）を備えている。
具体的に、電源線１１は、制御装置１とエンコーダ３との間に接続され、電源線８と同様のラインを形成する。即ち、電源線１１は、制御装置１からエンコーダ３に対して電源Ｖ_Ｂを供給するとともに、エンコーダ３内において信号出力のための処理基板をループし、再び制御装置１に戻される。なお、電源線１１は、電源線８と同様に、コネクタ５を使用して制御装置１に接続される。

また、上記第２の断線検出回路は、実施の形態１で説明した断線検出回路（第１の断線検出回路）と同様の構成を有しており、例えば、トランジスタ１２（ディジタル信号変換部）及びプルアップ抵抗１３を備えている。即ち、エンコーダ３から制御装置１に戻された電源線８の出力信号は、上記トランジスタ１２によってディジタル信号に変換された後、プルアップ抵抗１３に接続された上で、エンコーダ信号断線の検出信号としてＣＰＵ２に入力される。

そして、ＣＰＵ２は、各断線検出回路からの入力信号（エンコーダ信号断線の各検出信号）に基づいて、トランジスタ９及び１２の出力固着故障（ＯＮ故障）を検出する。例えば、トランジスタ９及び１２の何れか一方がＯＮ故障した場合、ＣＰＵ２には、各断線検出回路から一致しない信号が入力されることになる。即ち、ＣＰＵ２は、エンコーダ信号断線の各検出信号の不一致を検出することによって、上記ＯＮ故障を検出する。このため、上記構成であれば、トランジスタ９及び１２の双方が同時に故障しない限り、エンコーダ３のケーブルの断線、コネクタ５の接続不良、トランジスタ９及び１２の故障を確実に検出することができるようになる。

ＣＰＵ２が電子安全装置等のエレベータ安全装置の動作処理を行うような場合、エンコーダ信号断線検出装置の単一故障を見逃す（潜在化させる）ことは絶対に許されない事象である。これに対し、本実施の形態における構成であれば、最初のトランジスタ９又は１２の故障を確実に検出することができるため、その信頼性を格段に上げることが可能となる。
その他の構成及び効果は、実施の形態１と同様である。

昨今、エレベータに対する安全要求は年々高くなってきている。このような状況に対し、本願のエンコーダ信号断線検出装置は、特に有効な手段となり得る。即ち、上記実施の形態１及び２に示したエンコーダ信号断線検出装置を利用することにより、故障やヒューマンエラーによる危険事象、及びリスクを大きく低減させ、同時に、安全性を高めることができるようになる。

この発明の実施の形態１におけるエレベータのエンコーダ信号断線検出装置の基本構成を示す図である。 この発明の実施の形態２におけるエレベータのエンコーダ信号断線検出装置の基本構成を示す図である。

符号の説明

１ 制御装置
２ ＣＰＵ（中央処理装置）
３ エンコーダ
４ 信号線
５ コネクタ
６、１０、１３ プルアップ抵抗
７ バッファ
８、１１ 電源線
９、１２ トランジスタ（ディジタル信号変換部）

Claims (4)

1. エレベータのかご位置検出或いは速度検出のために使用されるエンコーダと、
   前記エンコーダの信号線が接続されたエレベータの制御装置と、
   前記制御装置に設けられ、前記エンコーダからのシングルエンド出力信号に基づいてかご位置或いは速度を検出し、エレベータに関する所定の制御を行う中央処理装置と、
   前記制御装置から前記エンコーダに対して電源を供給し、前記エンコーダ内の処理基板をループして再び前記制御装置に戻されるラインを形成する電源線と、
   前記エンコーダから前記制御装置に戻された前記電源線の出力信号をディジタル信号に変換し、前記中央処理装置に入力させる断線検出回路と、
   を備えたことを特徴とするエレベータのエンコーダ信号断線検出装置。
2. 断線検出回路からの入力信号に基づいて、全ての信号線の断線、又は、前記信号線を制御装置に接続するコネクタの接続不良を検出する判定手段と、
   を備えたことを特徴とする請求項１に記載のエレベータのエンコーダ信号断線検出装置。
3. 断線検出回路は、エンコーダから制御装置に戻された電源線の出力信号をディジタル信号に変換し、リセット信号として中央処理装置に直接入力させることを特徴とする請求項１又は請求項２に記載のエレベータのエンコーダ信号断線検出装置。
4. 制御装置からエンコーダに対して電源を供給し、エンコーダ内の処理基板をループして再び前記制御装置に戻されるラインを形成する第２の電源線と、
   前記エンコーダから前記制御装置に戻された前記第２の電源線の出力信号をディジタル信号に変換し、中央処理装置に入力させる第２の断線検出回路と、
   を更に備え、
   前記中央処理装置は、断線検出回路及び前記第２の断線検出回路からの各入力信号に基づいて、前記断線検出回路及び前記第２の断線検出回路に備えられた各ディジタル信号変換部の故障を検出することを特徴とする請求項１から請求項３の何れかに記載のエレベータのエンコーダ信号断線検出装置。

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