JP2009259980A - 電極、半導体パッケージおよび基板 - Google Patents

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Abstract

【課題】容易に確実な接続を行うことが可能とする構造を有する電極、この電極を有する半導体パッケージ、基板を提供する。
【解決手段】電極は、パッド１１ｂ、２１ｂと、パッド１１ｂ、２１ｂの面上に形成された複数の突起部１１ａ、２１ａとを具備し、突起部１１ａ、２１ａの材質はハンダとする。または、電極のパッド１１ｂ、２１ｂの面上に導電部材である突起部１１ａ、２１ａを形成し、この突起部１１ａ、２１ａにハンダメッキを施す。
【選択図】図４

Description

本発明は、リペア容易性を確保する構造を有する電極に関し、特に、容易に確実な電気的接合を可能とする構造を有する電極に関し、また、この電極を有する半導体パッケージ、基板に関する。
近年、底面に面状に電極が配置されるＩＣパッケージ（半導体パッケージ）の開発が進められている。
このようなＩＣパッケージの中には、パッケージ単体に対して機能の検査を行うことが困難なものがある。単体での検査が困難なパッケージについては、ＩＣパッケージを基板に実装して検査を行うことになる。
検査した結果、ＩＣパッケージに何らかの異常が発見された場合、ＩＣパッケージおよび基板を再加熱することでパッケージを基板から取り外すリペア作業を行う。このリペア作業を行うには、リペア作業を行うための設備、手間、費用等を要する。また、リペア作業は、場合によっては困難性を伴う作業である。
従来、リペア作業の困難性という問題を解決するために、多孔性絶縁膜の少なくとも一方の側に針状突起の密集した導電部が形成され、その導電部の針状突起と接続すべき電極側に形成した密集した針状突起とを重ね合わせて電気的導通を得るための技術が開発されていた。
特開平５−４７２１９号公報（第３頁、第１図）
特許文献１に開示された技術を用いた場合、リペア作業の困難性が解消される。しかしながら、リペア作業を行う必要がない場合、すなわち、検査した結果、異常が発見されなかった場合に、重ね合わせた針状突起同士を確実に接続させるためには、重ね合わせた針状突起部分にハンダをセットし、加熱しなければならない。
そこで、本発明は、容易に確実な接続を行うことを可能とする構造を有する電極、この電極を有する半導体パッケージ、基板を提供することを目的とする。
上記目的を達成するために、請求項１に関わる電極は、パッドと、前記パッドの面上に形成された複数の突起部とを具備する電極であり、前記突起部の材質はハンダであることを特徴とする。
また、請求項３に関わる半導体パッケージは、半導体を有する半導体パッケージにおいて、前記半導体パッケージの底面に格子状に設けられ、前記半導体と電気的に接続されている電極を具備し、前記電極は、パッドと、材質がハンダであり前記パッドの面上に形成される複数の突起部と、を具備することを特徴とする。
また、請求項５に関わる基板は、電極が実装された基板において、前記電極は、パッドと、材質がハンダであり前記パッドの面上に形成される複数の突起部とを具備することを特徴とする。
本発明によれば、容易に確実な接続を行うことを可能とする構造を有する電極、この電極を有する半導体パッケージ、基板を提供することが可能となる。
図１は、本発明に関わる電極が実装された基板およびエリアアレイパッケージの一例を示す斜視図である。
エリアアレイパッケージ２は機能チップ２０を有するパッケージであり、パッケージの底面には面状(格子状)に電極が配置されるパッケージである。機能チップ２０と底面に配置される電極とは電気的に接続されている。
基板１の表面におけるエリアアレイパッケージ２が実装されるエリア（"エリアアレイパッケージ実装エリア"と称す）には、複数の電極部１１が設けられる。
この複数の電極部１１は、エリアアレイパッケージ実装エリアにエリアアレイパッケージ２を取り付ける場合に、エリアアレイパッケージ２の底面に設けられる複数の電極と接触する電極部である。
次に、基板１およびエリアアレイパッケージ２に実装される電極を拡大した状態について説明する。
図２は、基板１およびエリアアレイパッケージ２に実装される電極を拡大した状態を示す斜視図である。
基板１に実装される電極部１１は、突起部１１ａおよび電極パッド部１１ｂから形成される。電極パッド部１１ｂの上に複数の突起部１１ａが形成される。この突起部１１ａの材質、機能等については、後述にて詳細に説明する。
図２に示されるエリアアレイパッケージ２は、エリアアレイパッケージ２の底面に電極が設けられている状態を説明するための図である。
エリアアレイパッケージ２の底面に実装される電極部２１は、突起部２１ａおよび電極パッド部２１ｂから形成される。電極パッド部２１ｂから複数の突起部２１ａが形成される。この突起部２１ａの材質、機能等については、後述にて詳細に説明する。
次に、基板１およびエリアアレイパッケージ２に設けられる電極部の一部である突起部の形成工程について説明する。
図３は、電極部の一部である突起部の形成工程の一例について説明する図である。
図３（１）は、電極パッド上に、フォトレジスト４１が塗布された多孔性絶縁膜４０を設置した状態を示す図である。
図３（１）に示すように、電極パッド１１ｂ上に多孔性絶縁膜４０が設置される。この多孔性絶縁膜４０は、図３（１）に示すように複数の孔部を有する絶縁膜である。突起部１１ａを形成させたい電極パッド部１１ｂのエリアと、多孔性絶縁膜４０を挟んで対向する位置にある多孔性絶縁膜４０のエリアをフォトレジスト４１で覆われないように、多孔性絶縁膜４０上にフォトレジスト４１が塗布されている。
図３（２）は、多孔性絶縁膜４０の有する孔部に突起部を形成させた状態を示す図である。
電解析出によって、多孔性絶縁膜４０の有する孔部内に、材質がハンダである突起部１１ａが形成される。この突起部１１ａの材質であるハンダの組成の一例として、Ｓｎ、Ａｇ、Ｃｕ等が考えられる。
図３（３）は、多孔性絶縁膜４０を除去した状態を示す図である。
フォトレジスト４１および多孔性絶縁膜４０を除去し、電極パッド１１ｂの上に突起部１１ａのみが形成された状態にする。
次に、基板１へのエリアアレイパッケージ２の取り付けについて説明する。
図４は、基板１へのエリアアレイパッケージ２の取り付けについて説明する、基板１およびエリアアレイパッケージ２の断面図である。
図４（１）は、基板１の上にエリアアレイパッケージ２を位置させた状態を示す図である。
図４（１）に示すように、基板１の表面に設けられる複数の電極部１１夫々とエリアアレイパッケージ２の底面に設けられる複数の電極部２１夫々とが対向するように、基板１の上にエリアアレイパッケージ２を位置させる。
図４（２）は、基板１の表面に設けられる複数の電極部１１夫々にエリアアレイパッケージ２の底面に設けられる複数の電極部２１夫々を接触させた状態である。
図４（２）に示すように、基板１に設けられる電極部１１の突起部１１ａとエリアアレイパッケージ２に設けられる電極部２１の突起部２１ａとが互いに噛み合って接触している状態となる。
電極部１１に形成される複数の突起部１１ａおよび電極部２１に形成される複数の突起部２１ａを噛み合わせて互いに接触させる構成にすることによって、電気的接触を確実に確保した電極部１１に対する電極部２１の取り付けを容易に行うことが可能となる。
また、電極部１１から電極部２１を容易に取り外すことも可能であるので、エリアアレイパッケージ２と基板１とからなるシステムについての検査の結果として、エリアアレイパッケージ２または基板１に異常があった場合であっても、リペア作業等を行うことなく、電極部１１から電極部２１を容易に取り外すことが可能となる。
図４（３）は、図４（２）の状態に対して熱を加えて、突起部１１ａおよび突起部２１ａの材質であるハンダを融解させた状態を示す図である。
図４（３）に示すように、突起部１１ａおよび突起部２１ａの材質であるハンダを融解することで、電極部１１の突起部１１ａと電極部２１の突起部２１ａとが互いに結合された状態にする。このように、電極部１１および電極部２１に熱を加えてハンダを融解させることで、電極部１１と電極部２１とを、図４（２）の状態と比較して、より確実に、機械的におよび電気的に接続することが可能となる。
このように、電極部１１上に形成される突起部１１ａおよび電極部２１上に形成される突起部２１ａの材質をハンダで構成することで、突起部１１ａおよび突起部２１ａ同士が噛み合わされた状態にて熱を加えることで電極部１１の突起部１１ａと電極部２１の突起部２１ａとを容易に確実に接続させることが可能となる。
上述にて説明した実施形態では、電解析出によって材質がハンダである突起部１１ａおよび突起部２１ａを形成させる構成について説明したが、この構成に限ることは無く、電解析出によって材質が例えばＮｉである突起物を形成させ、この材質がＮｉである突起物をハンダメッキする構成であってもよい。
また、上述にて説明した実施形態では、突起部１１ａおよび突起部２１ａともに材質がハンダである構成について説明したが、この構成に限ることは無く、例えばどちらか一方の突起部の材質がハンダである構成であってもよい。
本発明は上記実施形態をそのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示されている全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
本発明に関わる電極が実装された基板およびエリアアレイパッケージの一例を示す斜視図。 基板１およびエリアアレイパッケージ２に実装される電極を拡大した状態を示す斜視図。 電極部の一部である突起部の形成手順の一例について説明する図。 基板１へのエリアアレイパッケージ２の取り付けについて説明する、基板１およびエリアアレイパッケージ２の断面図
符号の説明
１…基板、２…エリアアレイパッケージ、１１，２１…電極部、
１１ａ，２１ａ…突起部、１１ｂ，２１ｂ…電極パッド、
４０…多孔性絶縁膜、４１…フォトレジスト、

Claims (6)

  1. パッドと、
    前記パッドの面上に形成された複数の突起部とを具備する電極であり、
    前記突起部の材質はハンダであることを特徴とする電極。
  2. パッドと、
    前記パッドの面上に形成された複数の突起部とを具備する電極であり、
    前記突起部はハンダメッキされた導電部材であることを特徴とする電極。
  3. 半導体を有する半導体パッケージにおいて、
    前記半導体パッケージの底面に格子状に設けられ、前記半導体と電気的に接続されている電極を具備し、
    前記電極は、
    パッドと、
    材質がハンダであり前記パッドの面上に形成される複数の突起部と、
    を具備することを特徴とする半導体パッケージ。
  4. 半導体を有する半導体パッケージにおいて、
    前記半導体パッケージの底面に格子状に設けられ、前記半導体と電気的に接続されている電極を具備し、
    前記電極は、
    パッドと、
    前記パッドの面上に形成されハンダメッキされた導電部材である複数の突起部と、
    を具備することを特徴とする半導体パッケージ。
  5. 電極が実装された基板において、
    前記電極は、
    パッドと、
    材質がハンダであり前記パッドの面上に形成される複数の突起部とを具備することを特徴とする基板。
  6. 電極が実装された基板において、
    前記電極は、
    パッドと、
    前記パッドの面上に形成されハンダメッキされた導電部材である複数の突起部と、
    を具備することを特徴とする基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192894A (ja) * 2010-03-16 2011-09-29 Zycube:Kk 半導体デバイスの実装方法
JP2011192895A (ja) * 2010-03-16 2011-09-29 Zycube:Kk 半導体チップの実装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547219A (ja) * 1991-08-13 1993-02-26 Ricoh Co Ltd 異方性導電膜およびそれを用いた電子部品の接続方法
JP2000114434A (ja) * 1998-09-29 2000-04-21 Shinko Electric Ind Co Ltd 半導体チップ若しくは半導体装置の実装基板への実装構造
JP2001237534A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Works Ltd 電子部品実装方法及び電子部品実装用基板
JP2005142497A (ja) * 2003-11-10 2005-06-02 Fujitsu Ltd 電子部品及び電子部品の実装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547219A (ja) * 1991-08-13 1993-02-26 Ricoh Co Ltd 異方性導電膜およびそれを用いた電子部品の接続方法
JP2000114434A (ja) * 1998-09-29 2000-04-21 Shinko Electric Ind Co Ltd 半導体チップ若しくは半導体装置の実装基板への実装構造
JP2001237534A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Works Ltd 電子部品実装方法及び電子部品実装用基板
JP2005142497A (ja) * 2003-11-10 2005-06-02 Fujitsu Ltd 電子部品及び電子部品の実装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192894A (ja) * 2010-03-16 2011-09-29 Zycube:Kk 半導体デバイスの実装方法
JP2011192895A (ja) * 2010-03-16 2011-09-29 Zycube:Kk 半導体チップの実装方法

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