JP2009259290A - コンピュータ機能の検査装置 - Google Patents

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Abstract

【課題】コンピュータのほぼ連続使用の条件下でもコンピュータ機能の検査が容易に行える装置を提供する。
【解決手段】コンピュータ機能の検査装置は、コンピュータ(1)の作業メモリ(2)への結合を、検査用の予備メモリ(10)へ切り換える手段(6)を含む。予備メモリ(10)には、作業メモリ(2)に対して、変更された制御プログラムを有する予備プログラム領域(11)と、変更された特性曲線を有する予備データ領域(12)と、補助プログラム領域(13)とが設けられる。補助プログラム領域(13)には解析プログラム(101)が含まれ、解析プログラム(101)は、コンピュータ(1)が作動している時に実行され、コンピュータ(1)の内部状態に関する情報を提供する。予備メモリ(10)の内容は、コンピュータ(1)の外部から書き込みまたは読み出し可能である。
【選択図】図1

Description

本発明は、コンピュータ機能の検査方法および装置に関するものである。
コンピュータ機能を検査するために、通常の作業メモリへのアクセスを予備メモリに切り換えることが既知である。このとき、この予備メモリにおいて、他のプログラムの流れおよびこのプログラムの流れのための他のデータが使用され、このときコンピュータがその開ループおよび閉ループ制御を良好に行っているかどうかを検査することができる。さらに、コンピュータの内部作動状態に関する情報を提供するいわゆるデバッガ(debugger)が既知である。このような検査は、極めて手間がかかり、しかもコンピュータをほぼ連続的に使用する条件下では行うことができない。
コンピュータ機能の検査が容易に行われ、しかもコンピュータのほぼ連続的な使用条件の下でも行える方法および装置を提供することが本発明の課題である。
本発明の方法および装置は、コンピュータ機能の検査が実際の使用条件下において可能であるという利点を有している。この場合、存在するプログラムの機能のみでなく、プログラムの変更によるコンピュータ機能への影響を解析することができる。
コンピュータ内に設けられているレジスタまたはポートの状態に関する情報が得られることは特に有利である。解析プログラムを通常のオペレーティング・システムに組み込むことにより、重要な機能はなおコンピュータにより行えることが保証される。コンピュータを使用中においても、解析によりコンピュータの本質的な開ループまたは閉ループ制御機能の妨害が発生しないことが保証される。
本発明による実施態様を示す、コンピュータ1、作業メモリ2および予備メモリ10の略結線図である。 図1に示された予備メモリ10の詳細構成図である。 コンピュータ1が作業メモリ2に対して読取りアクセスのみが可能であることを条件とする本発明による他の実施態様の構成図である。
図1には、コンピュータ機能の検査中のコンピュータ(マイクロコンピュータ)1が示されている。コンピュータ1は、通常の作動状態において、バス結線5を介して作業メモリ2と結合されている。バス結線5は、アドレス交換のみでなく、データ交換の働きもする(アドレス・バスおよびデータ・バス)。作業メモリ2は、プログラム(記憶)領域3およびデータ(記憶)領域4を有している。通常の作動において、コンピュータ1はプログラムを処理し、プログラムは、プログラム領域3内に含まれ且つプログラム処理のためにデータ領域4内に記憶されているデータを使用する。ここで、コンピュータ1の機能検査のためにスイッチ6が設けられている。スイッチ6を操作することにより、このときコンピュータ1は、バス結線5を介して予備メモリ10と結合され、作業メモリ2とはもはや結合されないことになる。予備メモリ10は、予備プログラム領域11、予備データ領域12、および補助プログラム領域13を有している。図1において予備メモリ10の左側に配置されたバス結線50により示されるように、予備メモリ10は、コンピュータ1と情報を交換可能であるのみでなく、外部からの書込みまたは読取りが可能である。
代替態様として、スイッチ6は、作業メモリの一部のみを予備メモリに切り換えることも可能である。例えば、一方でデータ領域がそのままコンピュータ1により利用されながら、プログラム領域3のみを予備プログラム領域11に切り換えることが可能であろう。
予備メモリ10は、外部からそこに書込み可能であり、またメモリ内容を外部から読取り可能であるという性質を有している。これは、コンピュータ1の機能性、ないし特定のプログラム部分またはデータ領域の機能を検査することを可能にする。このために、予備メモリ10、例えば予備プログラム領域11または予備データ領域12に、プログラム領域3ないしデータ領域4の情報とは異なる情報が書き込まれる。コンピュータ1は、例えば内燃機関のための制御装置であってもよい。内燃機関の制御のために、プログラム領域3に特定の制御プログラムが記憶され、またデータ領域4に特性曲線群が記憶され、この特性曲線群は、該当する機関に対して固有のものであり、制御プログラムにより使用される。ここで機関の制御を改善するために、テストを目的として変更された制御プログラムないし変更された特性曲線群が予備メモリ10に書き込まれ、また、変更された閉ループまたは開ループ制御プログラムないし変更された特性曲線群が、コンピュータ1の機能を改善させ、ないしはコンピュータ1により制御される機能を改善させるかどうかが検査される。この場合、特に新たな閉ループまたは開ループ制御プログラムの検査に対しては、特定の極端な作動状態におけるコンピュータ1の作業または機能を調査することが重要である。このために、コンピュータ1の内部作動状態が検査可能でなければならない。このような検査は、コンピュータ1の通常の作動においては必要がない。したがって、予備メモリ10に対して補助プログラム領域13が設けられ、補助プログラム領域13に、このようなコンピュータ1の機能および作動の検査を可能にする対応の補助プログラムが記憶されている。
ここで、この補助プログラムの機能方法を図2により詳細に説明する。図2には、予備プログラム領域11と予備データ領域12と補助プログラム領域13とを有する予備メモリ10が、再び詳細に示されている。予備メモリ10は、例えばいわゆるデュアル・ポートRAMとして形成され、デュアル・ポートRAMにおいては、コンピュータ1のほかに外部からも予備メモリ10にアクセスすることができる。補助プログラム13は、ここでは異なる機能を有する異なる領域を含む。プログラム領域101は解析プログラムである。解析プログラム101は、コンピュータ1により実行され且つコンピュータ1の作動状態の解析のために使用される。さらに補助プログラム記憶領域102が設けられ、補助プログラム記憶領域102は、解析プログラムに対するデータの記憶のために使用される。
解析プログラム101(即ち領域101内に記憶されているプログラム)は、コンピュータ1の内部状態を解析するために記憶されている。このために、解析プログラム101は、例えばコンピュータ1により、個々の内部レジスタ、ポート、または外部から直接読取り可能ではない他の記憶領域を読み取らせることができる。これは、解析プログラム101が、コンピュータ1により、特定のレジスタ内に記憶されているデータをデータ・バス上に与え、且つ補助プログラム記憶領域102に存在するアドレスをアドレス・バスに与えることにより行われる。次に、補助プログラム記憶領域102における対応の記憶場所の読取りにより、コンピュータ1に関連のレジスタの状態を外部から解析することができる。さらに、補助プログラム記憶領域102は、コンピュータ1のどのレジスタ、ポート等が解析されるべきかを解析プログラムに伝達するために使用することができる。このために、補助プログラム記憶領域102の所定の領域に、外部から命令が書き込まれ、この命令が、解析プログラム101により、コンピュータ1の対応の領域を調査させる。
補助プログラム領域13を作動させるために、コンピュータ1が通常の予備プログラム領域11を作動させ、次に補助プログラム領域13を処理するためにコンピュータ1が起動される方法が設けられている。これは例えば、予備プログラム領域11にオペレーティング・システムが設けられ、このオペレーティング・システムが、補助プログラム領域13を処理する要求が存在するかどうかを外部から時々検査することにより行ってもよい。このような要求は、例えば補助プログラム記憶領域102内に書き込まれてもよい。この場合、オペレーティング・システムは問い合わせループを含み、この問い合わせループは、補助プログラム記憶領域102における対応の場所に対応の命令が存在するかどうかを検査する。対応の命令が存在するとき、解析プログラム101が作動される。
図2に他の方法が示され、この方法においては、予備プログラム領域11に設けられている正常なプログラム流れ内の分岐命令記憶場所100に、外部から、解析プログラム101への分岐命令が設けられている。この分岐命令は、外部からの要求により予備メモリ10に書き込まれる。無条件分岐命令のほかに、例えば割込み命令等もまた考えられる。このような分岐命令を分岐命令記憶場所100に書き込むことにより、予備プログラム領域11の対応の場所に存在するプログラムが呼び出されたときは常に、このプログラムの代わりに解析プログラム101が処理される。
コンピュータ1が作動中にコンピュータ1の検査が行われるとき、コンピュータ1の機能の検査により、コンピュータ1により実行される少なくとも重要な制御機能が妨害されないことに注意すべきである。しかしながら、一般に、最新式のコンピュータにおいてはこのことは問題にはならない。その理由は、最新式のコンピュータは、本来の制御機能のほかに、時々中断が可能な一連の補助機能も行い、このとき制御すべきシステムに本質的な悪影響を与えることがないからである。コンピュータ1が、例えばガソリン機関の機関制御のために設けられているとき、例えば燃料の噴射および点火に関係するプログラム部分の処理が妨害されてはならない。これらの機能は、コンピュータ1によりあらゆる他の機能に優先して処理される。しかしながら、さらに他のプログラム、例えば機関の運転状態に関する種々のデータを収集し且つこれらを検査機能のために供給するプログラムもまた設けられている。この場合、オペレーティング・システムにより、本質的な制御機能が常に行われ、一方では重要度の低い機関の制御機能または解析機能は、重要でない制御機能が行われているときにのみ行われる。解析プログラム101は、ほとんど重要でないコンピュータ1の制御機能が処理されなければならないときにのみ作動されるべきである。これは、上記のように、重要度の低いプログラム部分内に分岐命令(分岐命令記憶場所100)が挿入されることにより行ってもよい。通常、プログラムが実行する異なる機能は異なるプログラム・モジュールにより行われ、また(常に実行される)オペレーティング・システムにより、重要な制御機能に対して使用されているモジュールがしばしば呼び出され、即ちコンピュータにより処理されることが保証される。コンピュータの作動中に重要な制御機能を継続して実行可能なように、分岐命令は重要度の低いモジュールに書き込まれるべきである。
他の方法は、ユーザにより解析プログラム101の作動が希望され、しかもコンピュータ1の重要でない制御機能が実行されなければならないときにのみこれを起動可能かどうかを、予備プログラム領域11のオペレーティング・システムが定期的に問い合わせることである。この方法もまた、制御機能が実行されている間にコンピュータ1の作動状態を調査することを可能にする。これにより、実際の使用条件下で、コンピュータ1の実際のハードウェアを用いて、コンピュータ1の作動状態に関する情報、コンピュータ1の内部における特定のプログラムの流れに関する情報、ないしプロセッサの内部状態とコンピュータにより使用される閉ループおよび開ループ制御機能との関係に関する情報を得ることができる。
コンピュータの作業メモリ2に対して、読取りアクセスのみが可能で書込みアクセスが可能でないコンピュータ1が存在する。このようなコンピュータおよびこのようなコンピュータの検査のために必要な手段が図3に示されている。符号1ないし6、および符号10ないし13は、図1に既に示したものと同じものが再び示されている。
しかしながら、図1とは異なり、図3においてはさらに、コンピュータ1の読取りライン30および書込みライン31が示されている。読取りライン30の信号により、コンピュータ1は記憶要素に、いま読取りアクセスが存在していることを通知する。これは、記憶要素が、読取りライン30の信号により、アドレス・バスに示された記憶場所の記憶内容をデータ・バスに与えることにより行われる。書込みライン31の信号により、記憶要素に、書込みアクセスのみが存在すること、即ち記憶要素が、データ・バスに存在するデータを、アドレス・バスに存在するアドレスを有する記憶要素に書き込むことが記憶要素に通知される。
図3からわかるように、作業メモリ2および予備メモリ10は、読取りライン30のみによりコンピュータ1と結合されている。即ち、プログラムまたはデータはこれらのメモリから読取り可能であるにすぎない。さらに、記憶要素41もまた存在し、記憶要素41は、コンピュータ1と、読取りライン30を介してのみならず書込みライン31を介してもまた結合されている。したがって、コンピュータ1は、記憶要素41にデータを書き込むのみでなく、記憶要素41からデータを読み取ることもまた可能である。記憶要素41は、バス結線5を介してもまたコンピュータ1と結合されていることは当然である。
コンピュータ1、作業メモリ2および記憶要素41は、例えばガソリン機関の制御のために使用されるような制御装置を形成する。コンピュータ1によって書込みアクセスが可能であるのみでなく読取りアクセスもまた可能な記憶要素41は、コンピュータ1に対してデータを中間記憶することを可能にする。コンピュータ1の機能の検査のために、ここで他の記憶要素42が設けられ、記憶要素42は、コンピュータ1とデータ・ライン(バス結線5)および書込みライン31を介して結合されている。しかしながら、外部からは、記憶要素42に書込みアクセスが可能であるのみでなく読取りアクセスもまた可能である。これは図3における記憶要素42の下側のバス結線50により示されている。
ここで、記憶要素42には、そのアドレス可能な領域が記憶要素41のアドレス可能な領域と完全にオーバラップするように、アドレス領域が設けられている。しかしながら、さらに、記憶要素42が記憶要素41より大きく、したがってアドレス可能な追加領域を有するように設計されてもよい。したがって、記憶要素42内のデータの読取りにより、記憶要素41の記憶内容に関する情報および追加情報を読み取ることが可能である。各書込み命令において、オーバラップしているアドレス領域により、コンピュータ1により記憶要素41に書き込まれたすべてのデータが同時に記憶要素42にもまた書き込まれるので、記憶要素42の記憶内容の読取りにより、記憶要素41の記憶内容がどのようであるかを特定することができる。
さらに、記憶要素42は、解析プログラム101の結果を外部に伝送するために使用することができる。このために、解析プログラム101は、コンピュータ1の特定の内部レジスタ、ポート等の内容がデータ・バスに与えられ、同時に書込み命令が行われ、またアドレス・バスに、記憶要素42のアドレス可能な領域内に存在するアドレスが与えられるように、設計されている。他のプログラムが対応の記憶場所をアクセスしないかぎり、これらのデータは1つのアドレス領域内に存在可能であるので、記憶要素41はアドレス可能である。しかしながら、例えば記憶要素41はすべてコンピュータ1の通常の作動のために必要とされるので、記憶要素41へのこれらのデータの書込みが回避されなければならないとき、記憶要素41がアドレス可能ではない、記憶要素42の追加のアドレス領域内にデータが記憶されてもよい。
図3に示すように、構成をやや複雑にした理由は、コンピュータ1の機能の検査が対応の制御装置のハードウェアへの係合を必要とすることにある。したがって、原則的にコンピュータ内に存在する書込みラインまたは読取りラインを任意に使用することはしばしば可能ではない。むしろ一般に、いずれにしても特殊なハードウェア構成に対して設けられているラインを使用することが推奨される。作業メモリ2に対して読取りアクセスのみが可能であり且つ作業メモリ2に比較して小さい記憶要素41のみが存在し、記憶要素41に対しては読取りおよび書込みアクセスが可能であるとき、コンピュータ1を用いた制御装置の通常の作動に対してはこれで十分であるので、このような制御装置におけるコンピュータ1の機能の対応する検査装置は、それに応じてハードウェアに適合されなければならない。
1 コンピュータ
2 作業メモリ
3 プログラム領域
4 データ領域
5、50 バス結線
6 スイッチ
10 予備メモリ
11 予備プログラム領域
12 予備データ領域
13 補助プログラム領域
30 読取りライン
31 書込みライン
41、42 記憶要素

Claims (1)

  1. コンピュータ機能の検査装置であって、該検査装置が予備メモリ(10)を有し、プログラム領域に制御プログラムを含み且つデータ領域に前記制御プログラムで利用される特性曲線を含む作業メモリ(2)へのコンピュータ(1)の結合を、予備メモリ(10)へ切り換える手段(6)が設けられ、予備メモリ(10)が外部から読み取り可能である、コンピュータ機能の検査装置において、
    予備メモリ(10)には、変更された制御プログラムを有する予備プログラム領域(11)と、変更された特性曲線を有する予備データ領域(12)と、補助プログラム領域(13)とが設けられること、
    補助プログラム領域(13)には解析プログラム(101)が含まれ、解析プログラム(101)は、コンピュータ(1)が作動している時に実行され、コンピュータ(1)の内部状態に関する情報を提供すること、
    予備メモリ(10)の内容は、コンピュータ(1)の外部から書き込みまたは読み出し可能であり、それによってユーザにより制御可能であること、
    を特徴とするコンピュータ機能の検査装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19903302B4 (de) * 1999-01-28 2015-05-21 Robert Bosch Gmbh Verfahren und Vorrichtung zur Überprüfung der Funktion eines Rechners
US8176250B2 (en) * 2003-08-29 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for testing a memory
US7346755B2 (en) 2003-09-16 2008-03-18 Hewlett-Packard Development, L.P. Memory quality assurance
EP3825855A1 (en) * 2019-11-20 2021-05-26 Carrier Corporation Variable memory diagnostics

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258138A (ja) * 1988-04-08 1989-10-16 Fujitsu Ltd 中央処理装置のテスト方法
JPH01309138A (ja) * 1988-06-07 1989-12-13 Yokogawa Electric Corp インサーキット・エミュレータ
JPH04199425A (ja) * 1990-11-29 1992-07-20 Sharp Corp 制御プログラム開発用装置
JPH09330280A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 診断情報記録装置及び方法
JP2000222236A (ja) * 1999-01-28 2000-08-11 Robert Bosch Gmbh コンピュ―タ機能の検査方法および装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4315311A (en) * 1975-10-28 1982-02-09 Compagnie Internationale Pour L'informatique Cii-Honeywell Bull (Societe Anonyme) Diagnostic system for a data processing system
US4212059A (en) * 1977-03-14 1980-07-08 Tokyo Shibaura Electric Co., Ltd. Information processing system
US4181940A (en) * 1978-02-28 1980-01-01 Westinghouse Electric Corp. Multiprocessor for providing fault isolation test upon itself
US5396619A (en) * 1993-07-26 1995-03-07 International Business Machines Corporation System and method for testing and remapping base memory for memory diagnostics
US5530804A (en) * 1994-05-16 1996-06-25 Motorola, Inc. Superscalar processor with plural pipelined execution units each unit selectively having both normal and debug modes
US5526485A (en) * 1994-10-13 1996-06-11 Microsoft Corporation Just-in-time debugging system and methods under the windows 3.0 and windows 3.1 operating systems
JP3532350B2 (ja) * 1996-06-20 2004-05-31 株式会社ルネサステクノロジ データトレース装置
JPH10133908A (ja) * 1996-10-29 1998-05-22 Mitsubishi Electric Corp マイクロプロセッサ
US5951696A (en) * 1996-11-14 1999-09-14 Hewlett-Packard Company Debug system with hardware breakpoint trap
US6314530B1 (en) * 1997-04-08 2001-11-06 Advanced Micro Devices, Inc. Processor having a trace access instruction to access on-chip trace memory
US5944841A (en) * 1997-04-15 1999-08-31 Advanced Micro Devices, Inc. Microprocessor with built-in instruction tracing capability
US5933626A (en) * 1997-06-12 1999-08-03 Advanced Micro Devices, Inc. Apparatus and method for tracing microprocessor instructions
US6145123A (en) * 1998-07-01 2000-11-07 Advanced Micro Devices, Inc. Trace on/off with breakpoint register
US6105102A (en) * 1998-10-16 2000-08-15 Advanced Micro Devices, Inc. Mechanism for minimizing overhead usage of a host system by polling for subsequent interrupts after service of a prior interrupt

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258138A (ja) * 1988-04-08 1989-10-16 Fujitsu Ltd 中央処理装置のテスト方法
JPH01309138A (ja) * 1988-06-07 1989-12-13 Yokogawa Electric Corp インサーキット・エミュレータ
JPH04199425A (ja) * 1990-11-29 1992-07-20 Sharp Corp 制御プログラム開発用装置
JPH09330280A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 診断情報記録装置及び方法
JP2000222236A (ja) * 1999-01-28 2000-08-11 Robert Bosch Gmbh コンピュ―タ機能の検査方法および装置

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Publication number Publication date
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