JP2009158887A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 比誘電率が低く、この低比誘電率を長期にわたって維持することができる素子分離膜を有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置において、前記凹部の深さ(D)が３０〜３０００ｎｍの範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあり、前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあり、該比誘電率の経時変化による上昇率が０．３６％／日以下である。
【選択図】 なし
【解決手段】 半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置において、前記凹部の深さ(D)が３０〜３０００ｎｍの範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあり、前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあり、該比誘電率の経時変化による上昇率が０．３６％／日以下である。
【選択図】 なし
Description
本発明は、半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置およびその製造方法に関し、特に、アスペクト比の高い凹部を有する半導体装置およびその製造方法に関する。
従来、半導体装置では、基板上に形成した各素子を電気的に分離するために、基板の表面部分における素子間に溝を形成しこの溝に絶縁膜を埋め込む素子分離法が採用されている。
これら溝（以下、凹部ということもある。）に絶縁膜を埋め込む方法として、高密度プラズマ化学的気相成長（High Density Plasma Chemical Vapor Deposition、以下 ＨＤＰ−ＣＶＤと云う。）法によるシリコン酸化膜の形成方法や、熱ＣＶＤ法によるＴＥＯＳ／Ｏ3ガスを用いたシリコン酸化膜の形成方法がある。
これら溝（以下、凹部ということもある。）に絶縁膜を埋め込む方法として、高密度プラズマ化学的気相成長（High Density Plasma Chemical Vapor Deposition、以下 ＨＤＰ−ＣＶＤと云う。）法によるシリコン酸化膜の形成方法や、熱ＣＶＤ法によるＴＥＯＳ／Ｏ3ガスを用いたシリコン酸化膜の形成方法がある。
しかし、これらの方法では、近年のデバイスの微細化に伴い溝（凹部）のアスペクト比が高くなり、ボイドやシームの発生無く凹部を埋め込むことが非常に困難になってきた。
また、シリコン酸化膜を形成する方法としては、塗布液を用いたスピンオングラス（Spin On Glass、以下ＳＯＧと云う。）法が知られている。この方法では、溶媒にシリコン酸化膜の原料を溶解あるいは分散させて塗布液を調製し、凹部に塗布液を塗布した後、熱処理を行ってシリコン酸化膜を形成する。
また、シリコン酸化膜を形成する方法としては、塗布液を用いたスピンオングラス（Spin On Glass、以下ＳＯＧと云う。）法が知られている。この方法では、溶媒にシリコン酸化膜の原料を溶解あるいは分散させて塗布液を調製し、凹部に塗布液を塗布した後、熱処理を行ってシリコン酸化膜を形成する。
しかしながら、この方法では膜が収縮し、溝（凹部）の内部に埋め込んだ場合に大きなストレスが生じたり、膜が溝の内壁から剥がれるという問題があった。さらに、溝の内部に埋め込んだ膜に熱処理を行った場合にも熱が充分に伝導せず、特に凹部の下部が硬化不十分となったり、膜中に不純物が残ることがあった。
この結果、得られる絶縁膜の膜質が良好ではなく、所望の低比誘電率で、かつ、低比誘電率を長期にわたって維持することのできる素子分離膜が得られない場合があった。また、素子分離膜の上下の硬化度の違い等による均質性が不十分で、充分に素子分離耐性を有する素子分離膜が得られない場合があった。
この結果、得られる絶縁膜の膜質が良好ではなく、所望の低比誘電率で、かつ、低比誘電率を長期にわたって維持することのできる素子分離膜が得られない場合があった。また、素子分離膜の上下の硬化度の違い等による均質性が不十分で、充分に素子分離耐性を有する素子分離膜が得られない場合があった。
このため、特開２００３−０３１６５０号公報には、凹部を埋めるように、まず、ＨＤＰ−ＣＶＤ法により第１のシリコン酸化膜を所定の深さまで形成し、ついで、前記凹部を埋めるようにＳＯＧ法により第２のシリコン酸化膜を形成する半導体装置の製造方法が提案されている。
しかしながら、この方法では、装置が高価であり、プロセスが煩雑であり、さらに、ＨＤＰ−ＣＶＤ法により第１のシリコン酸化膜を形成する際に凹部の入り口が狭くなり、ボイドやシームが発生する問題があった。これに加えて、凹部の深さが深い場合や、アスペクト比が大きい場合は、ＳＯＧ法による第２のシリコン酸化膜の下部が加熱処理不足となり、所望の比誘電率が得られない場合や、比誘電率が経時的に変化し、デバイスの信頼性が低下する問題があった。
しかしながら、この方法では、装置が高価であり、プロセスが煩雑であり、さらに、ＨＤＰ−ＣＶＤ法により第１のシリコン酸化膜を形成する際に凹部の入り口が狭くなり、ボイドやシームが発生する問題があった。これに加えて、凹部の深さが深い場合や、アスペクト比が大きい場合は、ＳＯＧ法による第２のシリコン酸化膜の下部が加熱処理不足となり、所望の比誘電率が得られない場合や、比誘電率が経時的に変化し、デバイスの信頼性が低下する問題があった。
特開２００５−１１６７０６号公報には、凹部への埋め込み性が良好で高密度であり、絶縁膜として良好な電気的特性や比誘電率等の膜質を有するポリシラザン膜を形成することが提案されている。
具体的には、ポリシラザンの塗布膜が表面に形成された基板を熱処理して、ポリシラザン膜を焼成する熱処理方法において、処理領域の温度が３９０℃以上４１０℃以下の温度に設定された反応容器内にて、減圧下、水蒸気を反応容器内に供給しながら、前記基板を加熱する第１の熱処理工程と、次いで処理領域の温度が６００℃以上８００℃以下の温度に設定された反応容器内にて、水蒸気を反応容器内に供給しながら、前記基板を加熱する第２の熱処理工程と、必要に応じて水蒸気を止めて、８００℃以上で加熱処理する工程とからなる方法が開示されている。
しかしながら、この方法では、凹部の深さが深い場合や、アスペクト比が高くなると絶縁膜の表層のみ緻密に硬化し、下部まで均一に硬化できず、所望の比誘電率が得られない場合や、比誘電率が経時的に変化し、デバイスの信頼性が低下する問題があった。
具体的には、ポリシラザンの塗布膜が表面に形成された基板を熱処理して、ポリシラザン膜を焼成する熱処理方法において、処理領域の温度が３９０℃以上４１０℃以下の温度に設定された反応容器内にて、減圧下、水蒸気を反応容器内に供給しながら、前記基板を加熱する第１の熱処理工程と、次いで処理領域の温度が６００℃以上８００℃以下の温度に設定された反応容器内にて、水蒸気を反応容器内に供給しながら、前記基板を加熱する第２の熱処理工程と、必要に応じて水蒸気を止めて、８００℃以上で加熱処理する工程とからなる方法が開示されている。
しかしながら、この方法では、凹部の深さが深い場合や、アスペクト比が高くなると絶縁膜の表層のみ緻密に硬化し、下部まで均一に硬化できず、所望の比誘電率が得られない場合や、比誘電率が経時的に変化し、デバイスの信頼性が低下する問題があった。
上記問題点に鑑み鋭意検討した結果、過熱水蒸気を供給しながらポリシラザンの塗布膜を加熱処理すると、アスペクト比の大きな凹部に形成した塗布膜であっても、上下均一に加熱硬化させることができ、素子分離膜は比誘電率が低く、この低比誘電率を長期にわたって維持することができることを見いだして本発明を完成するに至った。
本発明は、比誘電率が低く、この低比誘電率を長期にわたって維持することができ、埋め込み性、耐クラック性、耐薬品性、耐熱性、低脱ガス性等に優れた素子分離膜を有する半導体装置およびその製造方法を提供することを目的としている。
本発明は、比誘電率が低く、この低比誘電率を長期にわたって維持することができ、埋め込み性、耐クラック性、耐薬品性、耐熱性、低脱ガス性等に優れた素子分離膜を有する半導体装置およびその製造方法を提供することを目的としている。
本発明は、半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置において、前記凹部の深さ(D)が３０〜３０００ｎｍの範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあり、前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあり、該比誘電率の経時変化による上昇率が０．３６％／日以下であることを特徴とする。
前記比誘電率の経時変化による上昇率は、０．３２％／日以下であることが好ましい。
前記比誘電率の経時変化による上昇率は、０．３２％／日以下であることが好ましい。
本発明に係る半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置の製造方法は、下記の工程（ａ）および（ｃ）からなることを特徴とする。
（ａ）凹部に下記一般式［Ｉ］
（式中、Ｒ1 、Ｒ2 およびＲ3 は、それぞれ独立して水素原子および炭素数１〜８のアルキル基から選ばれる基であり、ｎは１以上の整数である。）で表わされる繰り返し単位を有する１種または２種以上のポリシラザンを含有するシリカ系被膜形成用塗布液を塗布する工程
（ｃ）次いで飽和水蒸気を供給しながら、過熱水蒸気の存在下、塗布膜を２００〜１０００℃の温度条件下で加熱処理する工程
（ａ）凹部に下記一般式［Ｉ］
（ｃ）次いで飽和水蒸気を供給しながら、過熱水蒸気の存在下、塗布膜を２００〜１０００℃の温度条件下で加熱処理する工程
前記工程（ａ）と工程（ｃ）の間において、塗布膜を５０〜３５０℃の温度で加熱処理する工程（ｂ）を含むことが好ましい。
前記シリカ系被膜形成用塗布液中の塩素原子濃度は５ｐｐｍ未満であることが好ましい。
前記半導体基板に設けられた凹部の深さ(D)が３０〜３０００の範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあることが好ましい。
前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあることが好ましい。
前記シリカ系被膜形成用塗布液中の塩素原子濃度は５ｐｐｍ未満であることが好ましい。
前記半導体基板に設けられた凹部の深さ(D)が３０〜３０００の範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあることが好ましい。
前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあることが好ましい。
本発明の半導体装置によれば、素子分離シリカ膜が下部（底部）まで均一に硬化し、該素子分離シリカ膜は、埋め込み性、耐クラック性、耐薬品性、耐熱性、低脱ガス性等に優れるとともに比誘電率が低く、この低比誘電率を長期にわたって維持することができる。
本発明の半導体装置の製造方法によれば、前記優れた素子分離シリカ膜を備えた半導体装置を製造することができる。
本発明の半導体装置の製造方法によれば、前記優れた素子分離シリカ膜を備えた半導体装置を製造することができる。
［半導体装置］
以下、まず、本発明に係る半導体装置について具体的に説明する。
半導体基板
本発明の半導体装置を構成する半導体基板としては従来公知のＰ型シリコン基板等の半導体基板を用いることができ、例えば、不揮発性記憶素子であるＮＡＮＤ型フラッシュメモリなどに適用される。
この半導体基板には素子分離シリカ膜を形成するための溝（凹部）が設けられている。素子分離シリカ膜は、半導体基板上に形成されるトランジスタや抵抗素子、容量素子などの半導体素子を電気的に絶縁・分離するために設けられる。
以下、まず、本発明に係る半導体装置について具体的に説明する。
半導体基板
本発明の半導体装置を構成する半導体基板としては従来公知のＰ型シリコン基板等の半導体基板を用いることができ、例えば、不揮発性記憶素子であるＮＡＮＤ型フラッシュメモリなどに適用される。
この半導体基板には素子分離シリカ膜を形成するための溝（凹部）が設けられている。素子分離シリカ膜は、半導体基板上に形成されるトランジスタや抵抗素子、容量素子などの半導体素子を電気的に絶縁・分離するために設けられる。
この凹部の深さ(D)は、３０〜３０００ｎｍ、さらには５０〜２０００ｎｍの範囲の範囲にあることが好ましい。
凹部の深さ(D)が３０ｎｍ未満のものは、近年のデバイスの微細化において必ずしも必要性が無く、また、充分な素子分離機能が発揮できない場合があり、凹部の深さ(D)が３０００ｎｍを越えると、このような深さの凹部を形成することが困難であり、形成できたとしても、凹部が深すぎて、下部まで塗布液を均一に塗布することが困難であり、さらに上下均一に硬化させることも困難である。
凹部の深さ(D)が３０ｎｍ未満のものは、近年のデバイスの微細化において必ずしも必要性が無く、また、充分な素子分離機能が発揮できない場合があり、凹部の深さ(D)が３０００ｎｍを越えると、このような深さの凹部を形成することが困難であり、形成できたとしても、凹部が深すぎて、下部まで塗布液を均一に塗布することが困難であり、さらに上下均一に硬化させることも困難である。
また、凹部の幅(W)は１０〜３００ｎｍ、さらには２０〜２００ｎｍの範囲にあることが好ましい。
凹部の幅(W)が１０ｎｍ未満の場合は、後述する凹部を形成することが困難であり、できたとしても幅(W)が狭すぎて下部まで塗布液を均一に塗布することが困難である。
凹部の幅(W)が３００ｎｍを越えると、目的とする高集積半導体基板が得られない。
凹部の幅(W)が１０ｎｍ未満の場合は、後述する凹部を形成することが困難であり、できたとしても幅(W)が狭すぎて下部まで塗布液を均一に塗布することが困難である。
凹部の幅(W)が３００ｎｍを越えると、目的とする高集積半導体基板が得られない。
さらに、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０、さらには４〜２０の範囲にあることが好ましい。
アスペクト比(D)／(W)が３未満の場合は、目的とする高集積半導体基板とならず、アスペクト比(D)／(W)が３０を越えると、凹部の幅(W)が狭すぎるか深さ(D)が深すぎるため下部まで塗布液を均一に塗布することが困難であったり、上下まで均一に硬化させることが困難な場合がある。
なお、本発明の素子分離シリカ膜を形成するための溝（凹部）は直接半導体基板に設けられていてもよく、さらに溝（凹部）の内面に従来公知の熱酸化法によりシリコン酸化膜が、あるいは、上部に窒化珪素膜が設けられていてもよい。
アスペクト比(D)／(W)が３未満の場合は、目的とする高集積半導体基板とならず、アスペクト比(D)／(W)が３０を越えると、凹部の幅(W)が狭すぎるか深さ(D)が深すぎるため下部まで塗布液を均一に塗布することが困難であったり、上下まで均一に硬化させることが困難な場合がある。
なお、本発明の素子分離シリカ膜を形成するための溝（凹部）は直接半導体基板に設けられていてもよく、さらに溝（凹部）の内面に従来公知の熱酸化法によりシリコン酸化膜が、あるいは、上部に窒化珪素膜が設けられていてもよい。
素子分離シリカ膜
素子分離シリカ膜は前記半導体基板に設けられた凹部に埋め込まれて形成される。
素子分離シリカ膜の比誘電率は３．９〜５．５、さらには４〜５．０の範囲にあることが好ましい。素子分離シリカ膜の比誘電率が３．９未満のものは、純粋にシリカのみからなるものは得ることが困難で、例えば、カーボンなどの不純分を含む場合があり、多孔質なシリカ膜では充分な素子分離能が得られない場合がある。素子分離シリカ膜の比誘電率が５．５を越えると、充分な素子分離能が得られない場合がある。
素子分離シリカ膜は前記半導体基板に設けられた凹部に埋め込まれて形成される。
素子分離シリカ膜の比誘電率は３．９〜５．５、さらには４〜５．０の範囲にあることが好ましい。素子分離シリカ膜の比誘電率が３．９未満のものは、純粋にシリカのみからなるものは得ることが困難で、例えば、カーボンなどの不純分を含む場合があり、多孔質なシリカ膜では充分な素子分離能が得られない場合がある。素子分離シリカ膜の比誘電率が５．５を越えると、充分な素子分離能が得られない場合がある。
前記素子分離シリカ膜は均一に硬化しており、吸湿性が低く、このため比誘電率の低下が抑制され、比誘電率を長期にわたって維持することができる。
素子分離シリカ膜が均一に硬化していることについては、素子分離溝の断面が出るように半導体基板を割り、断面を濃度０．５重量％のＨＦ水溶液に１０秒間浸漬した後、水洗、乾燥して、ＳＥＭ観察を行い、硬化が不十分な部分があると、その部分が溶解して表面状態が変化し、例えばフッ酸による浸食程度を観察することによって評価することができる。本発明の半導体装置を構成する素子分離シリカ膜には、実質的に浸食等が認められない。
素子分離シリカ膜が均一に硬化していることについては、素子分離溝の断面が出るように半導体基板を割り、断面を濃度０．５重量％のＨＦ水溶液に１０秒間浸漬した後、水洗、乾燥して、ＳＥＭ観察を行い、硬化が不十分な部分があると、その部分が溶解して表面状態が変化し、例えばフッ酸による浸食程度を観察することによって評価することができる。本発明の半導体装置を構成する素子分離シリカ膜には、実質的に浸食等が認められない。
前記素子分離シリカ膜は比誘電率の経時変化による上昇が０．３６％／日以下であることが必要である。比誘電率の経時変化による上昇率が０．３６％／日を越えると、長期にわたって使用した場合に素子分離機能が不十分となる場合がある。
素子分離シリカ膜は比誘電率の経時変化による上昇は、好ましくは０．３２％／日以下、特に好ましくは０．１８％／日以下である。
素子分離シリカ膜は比誘電率の経時変化による上昇は、好ましくは０．３２％／日以下、特に好ましくは０．１８％／日以下である。
［半導体装置の製造方法］
次に、本発明に係る半導体装置の製造方法について、前記した工程（ａ）〜（ｃ）を順に説明する。
次に、本発明に係る半導体装置の製造方法について、前記した工程（ａ）〜（ｃ）を順に説明する。
工程（ａ）
シリカ系被膜形成用塗布液
本発明に用いるポリシラザンは、上記式［Ｉ］中のＲ1、Ｒ2およびＲ3は、それぞれ水素原子、炭素原子数１〜８のアルキル基、炭素原子数１〜８のアルコキシ基およびアリル基から選ばれる基であり、炭素原子数１〜８のアルキル基、特にメチル基、エチル基またはプロピル基が好ましい。
なかでも、本発明で用いられるポリシラザンとしては、上記式［Ｉ］でＲ1、Ｒ2およびＲ3がすべて水素原子であり、１分子中にケイ素原子が５５〜６５重量％、窒素原子が２０〜３０重量％、水素原子が１０〜１５重量％であるような量で存在している無機ポリシラザンが特に好ましい。このようなポリシラザンを用いると、素子分離シリカ膜中にカーボンなどの不純分が残存せず、緻密で、絶縁性に優れた素子分離シリカ膜が得ることができる。
シリカ系被膜形成用塗布液
本発明に用いるポリシラザンは、上記式［Ｉ］中のＲ1、Ｒ2およびＲ3は、それぞれ水素原子、炭素原子数１〜８のアルキル基、炭素原子数１〜８のアルコキシ基およびアリル基から選ばれる基であり、炭素原子数１〜８のアルキル基、特にメチル基、エチル基またはプロピル基が好ましい。
なかでも、本発明で用いられるポリシラザンとしては、上記式［Ｉ］でＲ1、Ｒ2およびＲ3がすべて水素原子であり、１分子中にケイ素原子が５５〜６５重量％、窒素原子が２０〜３０重量％、水素原子が１０〜１５重量％であるような量で存在している無機ポリシラザンが特に好ましい。このようなポリシラザンを用いると、素子分離シリカ膜中にカーボンなどの不純分が残存せず、緻密で、絶縁性に優れた素子分離シリカ膜が得ることができる。
また、ポリシラザン中のＳｉ原子とＮ原子との比（Ｓｉ／Ｎ比）は、１．０〜１．３であることが好ましい。このような無機ポリシラザンは、たとえば、ジハロシランと塩基とを反応させてジハロシランのアダクツを形成させたのち、アンモニアと反応させる方法（特公昭６３−１６３２５号公報）、メチルフェニルジクロロシランやジメチルジクロロシランなどとアンモニアを反応させる方法（特開昭６２−８８３２７号公報）などの公知の方法に従って製造することができる。
上記式［Ｉ］で表される繰り返し単位を有するポリシラザンは、直鎖状であっても、環状であってもよく、直鎖状のポリシラザンと環状のポリシラザンとの混合物でもよい。
これらのポリシラザンの数平均分子量は、５００〜１００００、好ましくは、１０００〜４０００であることが望ましい。数平均分子量が５００未満の場合は素子分離シリカ膜を形成する場合に、後述する工程（ｂ）あるいは工程（ｃ）で低分子量のポリシラザンが揮発したり、素子分離シリカ膜が大きく収縮する場合がある。また、１００００を越える場合は塗布液の流動性が低下し、アスペクト比の高い凹部の下部まで均一に塗布することができない場合がある。
これらのポリシラザンの数平均分子量は、５００〜１００００、好ましくは、１０００〜４０００であることが望ましい。数平均分子量が５００未満の場合は素子分離シリカ膜を形成する場合に、後述する工程（ｂ）あるいは工程（ｃ）で低分子量のポリシラザンが揮発したり、素子分離シリカ膜が大きく収縮する場合がある。また、１００００を越える場合は塗布液の流動性が低下し、アスペクト比の高い凹部の下部まで均一に塗布することができない場合がある。
さらに、数平均分子量が１０００以下である低分子量ポリシラザンは、ポリシラザン全体に対し、１０〜４０重量％、好ましくは１５〜４０重量％であることが望ましい。低分子量ポリシラサンが、ポリシラザン全体に対し、このような範囲にあればアスペクト比が高い凹部に対しても均一な素子分離シリカ膜を容易に形成することができる。
本発明に係るシリカ系被膜形成用塗布液は、上記ポリシラザンが、固形分濃度３〜４０重量％、好ましくは５〜３０重量％で、有機溶媒に溶解している。有機溶媒としては上記のポリシラザンを分散または溶解し、塗布液に流動性を付与するものであれば特に制限はないが、具体的には、シクロヘキサン、トルエン、キシレン等の炭化水素類、エチルエーテル、エチルブチルエーテル、ジブチルエーテル、ジオキサン、テトラヒドロフラン等のエーテル類が挙げられる。これらの有機溶媒は単独でもしくは２種以上を混合して用いられる。この有機溶媒のうち、水の溶解度が０．５重量％以下であるような有機溶媒が好ましい。このような有機溶媒を塗布液に用いると、塗布液の吸湿によるポリシラザンの加水分解が防止され、ポットライフの長い塗布液を得ることができる。
シリカ系被膜形成用塗布液中のポリシラザンの濃度が固形分として３重量％未満の場合は、充分な充分な埋め込み性が得られない場合があり、４０重量％を越えると、塗布液の保存安定性が不十分となることがある。
このようなシリカ系被膜形成用塗布液中の塩素原子濃度は５ｐｐｍ未満であることが好ましい。シリカ系被膜形成用塗布液中の塩素原子濃度が５ｐｐｍを越えると、加熱処理時に塩素がポリシラザン骨格から遊離し、ポリシラザンが酸化されてシリカ系被膜に変化するときに発生するアンモニアと反応し、塩化アンモニウムの結晶粒が生成する。この結晶粒により、得られる被膜は緻密性が低下するとともに埋め込み性が低下する問題がある。
このようなシリカ系被膜形成用塗布液中の塩素原子濃度は５ｐｐｍ未満であることが好ましい。シリカ系被膜形成用塗布液中の塩素原子濃度が５ｐｐｍを越えると、加熱処理時に塩素がポリシラザン骨格から遊離し、ポリシラザンが酸化されてシリカ系被膜に変化するときに発生するアンモニアと反応し、塩化アンモニウムの結晶粒が生成する。この結晶粒により、得られる被膜は緻密性が低下するとともに埋め込み性が低下する問題がある。
シリカ系被膜形成用塗布液の調製方法
本発明に用いるシリカ系被膜形成用塗布液は、上記のポリシラザンが溶解した有機溶液から、ポリシラザン中の塩素を、塩化アンモニウムの結晶として析出させ、析出物を濾別することにより、調製されことが好ましい。
具体的には、以下のような方法で調製される。 上記のポリシラザンを固形分濃度が３〜４０重量％になるように有機溶媒に溶解する。
ポリシラザン溶液を、攪拌しながら、所定温度で所定時間保持して、ポリシラザン骨格中に残存する未反応のＳｉ−Ｃｌ基と、ポリシラザン中のＮＨ基またはＮＨ2基とのアンモノリシス反応により塩化アンモニウムとして析出させ、析出した塩化アンモニウムを濾過する。
本発明に用いるシリカ系被膜形成用塗布液は、上記のポリシラザンが溶解した有機溶液から、ポリシラザン中の塩素を、塩化アンモニウムの結晶として析出させ、析出物を濾別することにより、調製されことが好ましい。
具体的には、以下のような方法で調製される。 上記のポリシラザンを固形分濃度が３〜４０重量％になるように有機溶媒に溶解する。
ポリシラザン溶液を、攪拌しながら、所定温度で所定時間保持して、ポリシラザン骨格中に残存する未反応のＳｉ−Ｃｌ基と、ポリシラザン中のＮＨ基またはＮＨ2基とのアンモノリシス反応により塩化アンモニウムとして析出させ、析出した塩化アンモニウムを濾過する。
有機溶媒としては、上記で例示した溶媒が使用される。ポリシラザン溶液を保持する温度は、１５０℃以下、好ましくは０〜８０℃、さらに好ましくは２０〜８０℃の範囲であることが望ましい。このような温度範囲であれば、短時間で残存塩素を５ｐｐｍ以下に下げることができ、ポリシラザンの架橋または重合が進むことがない。
生成した塩化アンモニウムは、濾過することにより取り除かれる。濾材としては、濾紙、セラミックフィルターなどが用いられ、特に、０.１〜１μ程度の口径のメンブランフィルターが好ましい。
生成した塩化アンモニウムは、濾過することにより取り除かれる。濾材としては、濾紙、セラミックフィルターなどが用いられ、特に、０.１〜１μ程度の口径のメンブランフィルターが好ましい。
上記したシリカ系被膜形成用塗布液を用いると、素子分離シリカ膜形成成分として従来のポリシラザン系塗布液を用いて素子分離シリカ膜を形成した場合に比べて、緻密性に優れ、かつ収縮ストレス、ボイド等の少ない素子分離シリカ膜を形成することができる。
このようなシリカ系被膜形成用塗布液を前記した凹部を有する半導体基板に塗布するが、塗布する方法としては、スピンコート法、ロールコート法、スリットコート法、スプレー法等を採用することができるが、本発明では少量の塗布液でシリカ膜を形成できることからスピンコート法が好適に採用される。
このようなシリカ系被膜形成用塗布液を前記した凹部を有する半導体基板に塗布するが、塗布する方法としては、スピンコート法、ロールコート法、スリットコート法、スプレー法等を採用することができるが、本発明では少量の塗布液でシリカ膜を形成できることからスピンコート法が好適に採用される。
工程（ｂ）
工程（ｂ）では、塗布膜を５０〜３５０℃の温度で加熱処理し、乾燥、硬化させる。
加熱処理温度が５０℃未満の場合は、塗布液中に含まれる溶媒を十分に除去することができず、その後の加熱工程で、全体的に均質に硬化しない場合がある。他方、加熱処理温度が３５０℃を越えると、溶媒が急激に揮発し、同時に膜が硬化するため、例えばボイドが生成することがあり、均一な膜が得られない場合がある。
加熱時間は、加熱温度によっても異なるが、通常１分〜１０分である。
工程（ｂ）では、塗布膜を５０〜３５０℃の温度で加熱処理し、乾燥、硬化させる。
加熱処理温度が５０℃未満の場合は、塗布液中に含まれる溶媒を十分に除去することができず、その後の加熱工程で、全体的に均質に硬化しない場合がある。他方、加熱処理温度が３５０℃を越えると、溶媒が急激に揮発し、同時に膜が硬化するため、例えばボイドが生成することがあり、均一な膜が得られない場合がある。
加熱時間は、加熱温度によっても異なるが、通常１分〜１０分である。
本発明において工程（ｂ）は任意の工程である。また、工程（ｂ）では、水蒸気または過熱水蒸気の存在下、加熱処理することもでき、このときの温度は１００〜３５０℃である。水蒸気または過熱水蒸気の存在下で加熱処理するとポリシラザン膜の酸化が進み、工程（ｃ）の加熱温度を低くすることができる場合があり、高温処理による基板へのダメージを低減することができる。
工程（ｃ）
工程（ｃ）では、飽和水蒸気を供給しながら、過熱水蒸気雰囲気中、塗布膜を２００〜１０００℃の温度条件下で加熱処理する。
加熱水蒸気処理装置としては、加熱下、飽和水蒸気を供給し、水蒸気他の排気ガスを排気できる密閉系の装置を使用することが好ましい。
飽和蒸気としては、水の沸点（通常、１００℃）での飽和蒸気を供給することが好ましい。
これを、温度が２００〜１０００℃に調整した加熱水蒸気処理装置に導入する。このとき、導入した飽和蒸気は過熱水蒸気となる。
工程（ｃ）では、飽和水蒸気を供給しながら、過熱水蒸気雰囲気中、塗布膜を２００〜１０００℃の温度条件下で加熱処理する。
加熱水蒸気処理装置としては、加熱下、飽和水蒸気を供給し、水蒸気他の排気ガスを排気できる密閉系の装置を使用することが好ましい。
飽和蒸気としては、水の沸点（通常、１００℃）での飽和蒸気を供給することが好ましい。
これを、温度が２００〜１０００℃に調整した加熱水蒸気処理装置に導入する。このとき、導入した飽和蒸気は過熱水蒸気となる。
なお、過熱水蒸気については、「過熱水蒸気技術集成」（株式会社エヌ・ティー・エス（NTS社発行：2005年）に解説されているが、過熱水蒸気とは、飽和水蒸気をさらに加熱して、沸点以上の温度とした完全に気体状態の水を意味し、乾いた気体であり、酸素含有量も数ppmと少ない特徴がある。また、大熱容量気体であり、熱伝達特性に優れている。過熱水蒸気が物質に接触すると直ちに凝縮し、物質に凝縮水が付着するとともに、凝縮熱による大量の熱が伝達され、その後、水分が蒸発し始め、物質の乾燥が始まる、といった特性を有していることが知られている。
過熱水蒸気処理温度が２００℃未満の場合は、逆転点（１気圧では１７０℃前後）と同程度であり、過熱水蒸気中での蒸発速度は、乾燥空気よりも低く、高い乾燥効率は期待できない。また、被膜に与える熱エネルギーも低く、膜中にＮやＨが多く残存し、低い比誘電率が得られない場合がある。
過熱水蒸気処理温度が１０００℃を越えると、基板が歪んだり、ストレスによるクラックが発生してダメージを受けることがある。
過熱水蒸気処理時間は、温度によっても異なるが、通常、１０分〜１２０分である。
過熱水蒸気処理温度が１０００℃を越えると、基板が歪んだり、ストレスによるクラックが発生してダメージを受けることがある。
過熱水蒸気処理時間は、温度によっても異なるが、通常、１０分〜１２０分である。
このようにして素子分離シリカ膜を形成することができるが、素子分離シリカ膜は、前記した半導体基板の凹部に形成され、比誘電率は３．９〜５．５の範囲にある。
以下、半導体装置としての素子分離シリカ膜付半導体基板の実施例により本発明を更に詳しく説明するが、本発明はこれらの実施例に限定されるものではない。
以下、半導体装置としての素子分離シリカ膜付半導体基板の実施例により本発明を更に詳しく説明するが、本発明はこれらの実施例に限定されるものではない。
シリカ系被膜形成用塗布液(1)の調製
温度０℃の恒温槽内に設置された反応器内にピリジン６００ミリリットルを入れ、攪拌しながらジクロロシラン２８．３gを加えて錯体（ピリジンアダクツ）を形成させた。次いでこのピリジンアダクツを含む液中にアンモニアを２時間吹き込んで反応生成物と沈殿物とを含む液を得た。この液中に含まれている沈殿物を濾過して除去した後、濾液を８０℃で１０時間加熱し、次いで減圧して濾液からピリジンを除去することにより、樹脂状のポリシラザンＡを得た。
ポリシラザンＡをジブチルエーテルに溶解させて得られた濃度２０重量％の溶液を、攪拌しながら、４０℃で２４０時間保持した。保持後、溶液中に白濁している塩化アンモニウムの沈殿をメンブランフィルターで濾過して除去し、シリカ系被膜形成用塗布液(1)を調製した。
シリカ系被膜形成用塗布液(1)中の塩素濃度は１．５ppmであった。
温度０℃の恒温槽内に設置された反応器内にピリジン６００ミリリットルを入れ、攪拌しながらジクロロシラン２８．３gを加えて錯体（ピリジンアダクツ）を形成させた。次いでこのピリジンアダクツを含む液中にアンモニアを２時間吹き込んで反応生成物と沈殿物とを含む液を得た。この液中に含まれている沈殿物を濾過して除去した後、濾液を８０℃で１０時間加熱し、次いで減圧して濾液からピリジンを除去することにより、樹脂状のポリシラザンＡを得た。
ポリシラザンＡをジブチルエーテルに溶解させて得られた濃度２０重量％の溶液を、攪拌しながら、４０℃で２４０時間保持した。保持後、溶液中に白濁している塩化アンモニウムの沈殿をメンブランフィルターで濾過して除去し、シリカ系被膜形成用塗布液(1)を調製した。
シリカ系被膜形成用塗布液(1)中の塩素濃度は１．５ppmであった。
素子分離シリカ膜付半導体基板(1)の作成
半導体基板（８インチシリコンウェハー：厚さ約１５０ｎｍのシリコン窒化膜が形成され、深さ４５０ｎｍ、幅１００ｎｍ、アスペクト比が４．５の素子分離用の溝を有する。）上にシリカ系被膜形成用塗布液(1)をスピンコート法で塗布し、ついで、塗布膜を２００℃で２分間加熱した後、１００℃飽和蒸気を供給しながら、過熱水蒸気中、４５０℃で１時間過熱水蒸気処理して素子分離シリカ膜付半導体基板(1)を作成した。
得られた素子分離シリカ膜付半導体基板(1)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
半導体基板（８インチシリコンウェハー：厚さ約１５０ｎｍのシリコン窒化膜が形成され、深さ４５０ｎｍ、幅１００ｎｍ、アスペクト比が４．５の素子分離用の溝を有する。）上にシリカ系被膜形成用塗布液(1)をスピンコート法で塗布し、ついで、塗布膜を２００℃で２分間加熱した後、１００℃飽和蒸気を供給しながら、過熱水蒸気中、４５０℃で１時間過熱水蒸気処理して素子分離シリカ膜付半導体基板(1)を作成した。
得られた素子分離シリカ膜付半導体基板(1)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
比誘電率(1)
別途、低抵抗シリコンウェハー上にシリカ系被膜形成用塗布液(1)を塗布し、素子分離シリカ膜付半導体基板(1)と同条件で処理した後、水銀プローバー（SSM社製）で測定した。
別途、低抵抗シリコンウェハー上にシリカ系被膜形成用塗布液(1)を塗布し、素子分離シリカ膜付半導体基板(1)と同条件で処理した後、水銀プローバー（SSM社製）で測定した。
比誘電率維持特性
上記についで、温度２３℃、湿度４５％のクリーンルーム内に２週間保管した後、同様に比誘電率(2)を測定し、比誘電率(1)に対する比誘電率の上昇率（％／日）を求めた。なお、比誘電率維持特性の良いことは水分子を脱離したり、吸着しないこと（低脱ガス性）も意味している。
上記についで、温度２３℃、湿度４５％のクリーンルーム内に２週間保管した後、同様に比誘電率(2)を測定し、比誘電率(1)に対する比誘電率の上昇率（％／日）を求めた。なお、比誘電率維持特性の良いことは水分子を脱離したり、吸着しないこと（低脱ガス性）も意味している。
硬化性（および耐薬品性）
素子分離シリカ膜付半導体基板(1)について、素子分離溝の断面が出るように半導体基板を割り、断面を濃度０．５重量％のＨＦ水溶液に１０秒間浸漬した後、水洗、乾燥して、ＳＥＭ観察を行った。
フッ酸による断面の浸食が認められなかった。 ： ○
フッ酸による断面の浸食がわずかに認められた。 ： △
膜の下部にフッ酸による断面の浸食が認められた。 ： ×
素子分離シリカ膜付半導体基板(1)について、素子分離溝の断面が出るように半導体基板を割り、断面を濃度０．５重量％のＨＦ水溶液に１０秒間浸漬した後、水洗、乾燥して、ＳＥＭ観察を行った。
フッ酸による断面の浸食が認められなかった。 ： ○
フッ酸による断面の浸食がわずかに認められた。 ： △
膜の下部にフッ酸による断面の浸食が認められた。 ： ×
埋め込み性
素子分離シリカ膜付半導体基板(1)について、素子分離溝の断面が出るように半導体基板を割り、素子分離膜の断面のSEM観察を行い、ボイドの有無を確認した。ボイドの無い場合：○、ボイドのある場合：× で表示した。
素子分離シリカ膜付半導体基板(1)について、素子分離溝の断面が出るように半導体基板を割り、素子分離膜の断面のSEM観察を行い、ボイドの有無を確認した。ボイドの無い場合：○、ボイドのある場合：× で表示した。
耐クラック性
素子分離シリカ膜付半導体基板(1)について、素子分離溝の断面が出るように半導体基板を割り、断面のSEM観察を行い、クラックの有無を確認した。クラックの無い場合：○、クラックのある場合：× で表示した。
素子分離シリカ膜付半導体基板(1)について、素子分離溝の断面が出るように半導体基板を割り、断面のSEM観察を行い、クラックの有無を確認した。クラックの無い場合：○、クラックのある場合：× で表示した。
シリカ系被膜形成用塗布液(2)の調製
シリカ系被膜形成用塗布液(1)の調製において、溶媒をキシレンに替えた以外は同様にしてシリカ系被膜形成用塗布液(2)を調製した。
シリカ系被膜形成用塗布液(1)の調製において、溶媒をキシレンに替えた以外は同様にしてシリカ系被膜形成用塗布液(2)を調製した。
素子分離シリカ膜付半導体基板(2)の作成
実施例１において、シリカ系被膜形成用塗布液(2)を用いた以外は同様にして素子分離シリカ膜付半導体基板(2)を作成した。
得られた素子分離シリカ膜付半導体基板(2)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
実施例１において、シリカ系被膜形成用塗布液(2)を用いた以外は同様にして素子分離シリカ膜付半導体基板(2)を作成した。
得られた素子分離シリカ膜付半導体基板(2)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(3)の作成
実施例１において、過熱水蒸気中、２５０℃で１時間過熱水蒸気処理した以外は同様にして素子分離シリカ膜付半導体基板(3)を作成した。
得られた素子分離シリカ膜付半導体基板(3)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
実施例１において、過熱水蒸気中、２５０℃で１時間過熱水蒸気処理した以外は同様にして素子分離シリカ膜付半導体基板(3)を作成した。
得られた素子分離シリカ膜付半導体基板(3)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(4)の作成
実施例１において、過熱水蒸気中、８００℃で１時間過熱水蒸気処理した以外は同様にして素子分離シリカ膜付半導体基板(4)を作成した。
得られた素子分離シリカ膜付半導体基板(4)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
実施例１において、過熱水蒸気中、８００℃で１時間過熱水蒸気処理した以外は同様にして素子分離シリカ膜付半導体基板(4)を作成した。
得られた素子分離シリカ膜付半導体基板(4)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(5)の作成
実施例１において、半導体基板（８インチシリコンウェハー：厚さ約１５０ｎｍのシリコン窒化膜が形成され、深さ１０００ｎｍ、幅１００ｎｍ、アスペクト比が１０の素子分離用の溝を有する。）を用いた以外は同様にして素子分離シリカ膜付半導体基板(5)を作成した。
得られた素子分離シリカ膜付半導体基板(5)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
実施例１において、半導体基板（８インチシリコンウェハー：厚さ約１５０ｎｍのシリコン窒化膜が形成され、深さ１０００ｎｍ、幅１００ｎｍ、アスペクト比が１０の素子分離用の溝を有する。）を用いた以外は同様にして素子分離シリカ膜付半導体基板(5)を作成した。
得られた素子分離シリカ膜付半導体基板(5)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(6)の作成
実施例１において、半導体基板（８インチシリコンウェハー：厚さ約１５０ｎｍのシリコン窒化膜が形成され、深さ３００ｎｍ、幅５０ｎｍ、アスペクト比が６の素子分離用の溝を有する。）を用いた以外は同様にして素子分離シリカ膜付半導体基板(6)を作成した。
得られた素子分離シリカ膜付半導体基板(6)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
実施例１において、半導体基板（８インチシリコンウェハー：厚さ約１５０ｎｍのシリコン窒化膜が形成され、深さ３００ｎｍ、幅５０ｎｍ、アスペクト比が６の素子分離用の溝を有する。）を用いた以外は同様にして素子分離シリカ膜付半導体基板(6)を作成した。
得られた素子分離シリカ膜付半導体基板(6)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(7)の作成
実施例１において、シリカ系被膜形成用塗布液(1)をスピンコート法で塗布し、ついで、（塗布膜を２００℃で２分間加熱することなく、）１００℃飽和蒸気を供給しながら、過熱水蒸気中、４５０℃で１時間過熱水蒸気処理して素子分離シリカ膜付半導体基板(7)を作成した。
得られた素子分離シリカ膜付半導体基板(7)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
実施例１において、シリカ系被膜形成用塗布液(1)をスピンコート法で塗布し、ついで、（塗布膜を２００℃で２分間加熱することなく、）１００℃飽和蒸気を供給しながら、過熱水蒸気中、４５０℃で１時間過熱水蒸気処理して素子分離シリカ膜付半導体基板(7)を作成した。
得られた素子分離シリカ膜付半導体基板(7)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、および耐クラック性を測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(R1)の作成
実施例１において、塗布膜を２００℃で２分間加熱した後、４５０℃で１時間、空気中で焼成した以外は同様にして素子分離シリカ膜付半導体基板(R1)を作成した。
得られた素子分離シリカ膜付半導体基板(R1)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
実施例１において、塗布膜を２００℃で２分間加熱した後、４５０℃で１時間、空気中で焼成した以外は同様にして素子分離シリカ膜付半導体基板(R1)を作成した。
得られた素子分離シリカ膜付半導体基板(R1)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(R2)の作成
実施例１において、塗布膜を２００℃で２分間加熱した後、湿度８０%と同量の水蒸気を含む酸素ガスを供給しながら、４５０℃で１時間、水蒸気処理した以外は同様にして素子分離シリカ膜付半導体基板(R2)を作成した。
得られた素子分離シリカ膜付半導体基板(R2)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
実施例１において、塗布膜を２００℃で２分間加熱した後、湿度８０%と同量の水蒸気を含む酸素ガスを供給しながら、４５０℃で１時間、水蒸気処理した以外は同様にして素子分離シリカ膜付半導体基板(R2)を作成した。
得られた素子分離シリカ膜付半導体基板(R2)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(R3)の作成
実施例１において、塗布膜を水蒸気雰囲気（８０％）、常圧雰囲気の下、４００℃にて３０分間水蒸気処理し、ついで、温度を８００℃に変更して引き続き３０分間水蒸気処理して素子分離シリカ膜付半導体基板(R3)を作成した。
得られた素子分離シリカ膜付半導体基板(R3)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
実施例１において、塗布膜を水蒸気雰囲気（８０％）、常圧雰囲気の下、４００℃にて３０分間水蒸気処理し、ついで、温度を８００℃に変更して引き続き３０分間水蒸気処理して素子分離シリカ膜付半導体基板(R3)を作成した。
得られた素子分離シリカ膜付半導体基板(R3)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
素子分離シリカ膜付半導体基板(R4)の作成
実施例１において、塗布膜を水蒸気雰囲気（８０％）、常圧雰囲気の下、４００℃にて３０分間水蒸気処理し、ついで、温度を８００℃に変更して引き続き３０分間水蒸気処理し、その後、温度を８５０℃に変更し、酸素ガスと窒素ガスを供給しながら３０分間加熱処理して素子分離シリカ膜付半導体基板(R4)を作成した。
得られた素子分離シリカ膜付半導体基板(R4)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
実施例１において、塗布膜を水蒸気雰囲気（８０％）、常圧雰囲気の下、４００℃にて３０分間水蒸気処理し、ついで、温度を８００℃に変更して引き続き３０分間水蒸気処理し、その後、温度を８５０℃に変更し、酸素ガスと窒素ガスを供給しながら３０分間加熱処理して素子分離シリカ膜付半導体基板(R4)を作成した。
得られた素子分離シリカ膜付半導体基板(R4)について、比誘電率、比誘電率維持特性、硬化性、埋め込み性、耐クラック性について以下の方法で測定し、結果を表に示した。
Claims (7)
- 半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置において、前記凹部の深さ(D)が３０〜３０００ｎｍの範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあり、前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあり、該比誘電率の経時変化による上昇率が０．３６％／日以下であることを特徴とする半導体装置。
- 前記比誘電率の経時変化による上昇率が０．３２％／日以下であることを特徴とする請求項１に記載の半導体装置。
- 下記の工程（ａ）および（ｃ）からなることを特徴とする、半導体基板と、半導体基板に設けられた凹部と、凹部に埋め込まれた素子分離シリカ膜を含む半導体装置の製造方法。
（ａ）凹部に下記一般式［Ｉ］
（ｃ）次いで飽和水蒸気を供給しながら、過熱水蒸気の存在下、塗布膜を２００〜１０００℃の温度条件下で加熱処理する工程 - 前記工程（ａ）と工程（ｃ）の間において、塗布膜を５０〜３５０℃の温度で加熱処理する工程（ｂ）を含む請求項３に記載の半導体装置の製造方法。
- 前記シリカ系被膜形成用塗布液中の塩素原子濃度が５ｐｐｍ未満であることを特徴とする請求項３または４に記載の半導体装置の製造方法。
- 前記半導体基板に設けられた凹部の深さ(D)が３０〜３０００の範囲にあり、幅(W)が１０〜３００ｎｍの範囲にあり、深さ(D)と幅(W)との比(D)／(W)（アスペクト比）が３〜３０の範囲にあることを特徴とする請求項３〜５のいずれかに記載の半導体装置の製造方法。
- 前記素子分離シリカ膜の比誘電率が３．９〜５．５の範囲にあることを特徴とする請求項３〜６のいずれかに記載の半導体装置の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142207A (ja) * | 2010-01-07 | 2011-07-21 | Az Electronic Materials Kk | ポリシラザンを含むコーティング組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090072956A (ko) | 2009-07-02 |
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