JP2009147108A - 半導体チップ及びその製造方法 - Google Patents

Abstract

【課題】 レーザ光を用いたダイシング工程により割断する工程を含んだ製造方法により製造される半導体チップであって、半導体チップの割断面から改質領域の微小片が剥離することを防止可能な半導体チップ及びその製造方法を実現する。
【解決手段】 半導体基板２１を割断予定ラインに沿い当該半導体基板２１の内部に集光点を合わせてレーザ光を照射してこの集光点に多光子吸収による改質領域Ｋを形成する改質領域形成工程と、この改質領域形成工程を経た半導体基板２１を改質領域Ｋを起点にして割断予定ラインに沿って厚さ方向に割断して半導体チップ２２を得る割断工程と、この割断工程により半導体チップ２２に形成された割断面２１ｄを化学気相成長法（ＣＶＤ法）によって形成されるシリコン窒化膜２５により成膜する成膜工程と、を備える。
【選択図】図５

Description

本発明は、半導体基板をその厚さ方向に割断して製造される半導体チップ及びその製造方法に関する。

近年、半導体集積回路やＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）を形成したシリコンウェハ（以下、ウェハという）を各々の半導体チップに分離するダイシング工程では、レーザ光を用いたダイシング工程（レーザダイシング）の検討や研究が進められており、例えば、下記特許文献１にレーザによるウェハの加工技術が開示されている。図７は、レーザ光を用いたダイシング工程を示す説明図であって、図７（Ａ）はレーザ光の照射による改質領域形成工程の説明図であり、図７（Ｂ）は割断工程の説明図である。

図７（Ａ）に示すように、レーザ光Ｌを照射するレーザヘッドＨは、レーザ光Ｌを集光する集光レンズＣＶを備えており、レーザ光Ｌを所定の焦点距離で集光させることができる。改質領域形成工程では、レーザ光Ｌの集光点ＰがウェハＷの基板面から深さｄの箇所に形成されるように設定したレーザ光照射条件で、ウェハＷを割断する割断予定ラインＤＬ上に沿って（図中手前方向）レーザヘッドＨを移動させ、レーザ光ＬをウェハＷの基板面側から照射する。これにより、レーザ光Ｌの集光点Ｐが走査された深さｄの経路には、多光子吸収による改質領域Ｋが形成される。

ここで、多光子吸収とは、物質が複数個の同種もしくは異種の光子を吸収することをいう。その多光子吸収により、半導体基板Ｗの集光点Ｐおよびその近傍では、光学的損傷という現象が発生する。光学的損傷により、一旦溶融した後に凝固して、多結晶シリコンまたはアモルファスシリコンに変化した数μｍ程度の大きさの領域である改質領域Ｋが形成される。

レーザ光Ｌがパルス波の場合、レーザ光Ｌの強度は、集光点Ｐのピークパワー密度（Ｗ／ｃｍ^２）で決まり、例えばピークパワー密度が１×１０８（Ｗ／ｃｍ^２）以上でパルス幅が１μｓ以下の条件で多光子吸収が発生する。レーザ光Ｌとしては、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ Ａｌｕｍｉｎｕｍ Ｇａｒｎｅｔ）レーザによるレーザ光を用いる。そのレーザ光Ｌの波長は、例えば１０６４ｎｍの赤外光領域の波長である。

続いて、図７（Ｂ）に示すように、半導体基板Ｗの面内方向（図中矢印Ｆで示す方向）に応力を負荷することにより、改質領域Ｋを起点にして、基板厚さ方向にクラックＣを進展させて、半導体基板Ｗを割断予定ラインＤＬに沿って割断する。
特許第３４０８８０５号公報

ここで、改質領域Ｋは強度が低下しているため、半導体基板Ｗの割断時や後の工程において、割断面に露出している改質領域Ｋの一部が剥離して微小片として飛散するおそれがある。この微小片がチップ上に形成された素子に付着すると、半導体装置の動作不良を招くことから、ウェハから割断分離された半導体チップの歩留まりや品質が低下するという問題があった。

特に、ＭＥＭＳ技術を利用して作製された各種センサ素子（圧電素子や静電容量素子から成る圧力センサ、加速度センサ、超音波センサなど）やマイクロマシンが形成されている場合には、センサ素子やマイクロマシンを構成する可動部に微小片が付着すると、その微小片により可動部の動きが妨げられるため、センサ素子やマイクロマシンの歩留まり低下や品質低下を招くおそれがある。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、レーザ光を用いたダイシング工程（レーザダイシング）により割断する工程を含んだ製造方法により製造される半導体チップであって、半導体チップの割断面から改質領域の微小片が剥離することを防止可能な半導体チップ及びその製造方法を実現することを目的とする。

上記目的を達成するため、特許請求の範囲に記載の請求項１の半導体チップの製造方法では、基板面（２１ａ）に素子（２３）が形成された半導体基板（２１）をその厚さ方向に割断するための割断予定ライン（ＤＬ）に沿って、レーザ光（Ｌ）を照射するレーザヘッド（３１）を前記半導体基板に対して相対移動させながら、前記半導体基板の内部に集光点（Ｐ）を合わせてレーザ光を照射し、前記集光点に多光子吸収による改質領域（Ｋ）を形成する改質領域形成工程と、この改質領域形成工程を経た前記半導体基板を、前記改質領域を起点にして、前記割断予定ラインに沿って厚さ方向に割断して半導体チップ（２２）を得る割断工程と、前記割断工程により前記半導体チップに形成された割断面（２１ｄ）を化学気相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する成膜工程と、を備えることを技術的特徴とする。なお、上記集光点とは、レーザ光が集光した箇所のことである。

請求項１に記載の発明によれば、成膜工程にて半導体チップに形成された上記割断面が化学気相成長法（ＣＶＤ法）により成膜されるため、半導体チップの割断面から剥離した改質領域が微小片として飛散することを防止することができる。
これにより、半導体チップに微小片が付着することがないため、微小片の飛散による製品の歩留まり低下や品質低下を防止することができる。

請求項２に記載の発明では、請求項１に記載の半導体チップの製造方法において、上記成膜工程は割断面を原子層成長法（ＡＬＤ法：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜することを技術的特徴とする。

請求項２に記載の発明のように、割断面を成膜する方法としてＣＶＤ法の一つである原子層成長法（ＡＬＤ法）を用いることができる。この原子層成長法では被成膜部材の表面に１原子層または１分子層ずつ結晶成長させて成膜するので、割断された半導体チップ間の狭い隙間に位置する割断面であっても確実に成膜することができる。

請求項３に記載の発明では、請求項１または２に記載の半導体チップの製造方法において、前記改質領域形成工程を行う前に、前記基板面に形成された素子の表面に当該素子を前記成膜工程による成膜から保護する保護膜を形成する保護膜形成工程を更に備えることを技術的特徴とする。

請求項３に記載の発明によれば、改質領域形成工程を行う前に、基板面に形成された素子の表面に当該素子を成膜工程による成膜から保護する保護膜を形成する保護膜形成工程を更に備えている。これにより、素子表面に上記保護膜が形成されるので、素子に対して成膜工程による成膜の影響がある場合にはその影響を排除することができる。

請求項４に記載の発明では、請求項１〜３のいずれか１項に記載の半導体チップの製造方法において、基板面に形成された素子は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術により形成された可動部を有する素子であることを技術的特徴とする。

請求項４に記載の発明のように、基板面に形成された素子が、ＭＥＭＳ技術により形成された可動部を有する素子である場合には、可動部に微小片が挟まることにより可動部の動きが妨げられるおそれがないため、素子の性能低下を防止することができるので、本発明を好適に用いることができる。

請求項５に記載の発明では、請求項１〜４のいずれか１項に記載の半導体チップの製造方法によって作製された半導体チップであって、上記割断面が成膜されていることを技術的特徴とする。

請求項５に記載の発明によれば、請求項１〜４のいずれか１項に記載の半導体チップの製造方法によって作製された半導体チップであって、その割断面が成膜されているため、当該割断面から微小片が剥離して飛散することがない。

［第１実施形態］
この発明に係る半導体チップ及びその製造方法の第１実施形態について、図を参照して説明する。図１は、この発明の製造方法により割断するウェハの構成例を示す模式図であって、図１（Ａ）は、ウェハの表面の平面説明図であり、図１（Ｂ）は、図１（Ａ）の１Ｂ−１Ｂ矢視断面拡大図である。図２は、半導体基板にレーザ光の照射を行う割断装置の説明図である。図３は、保護膜形成工程であるシリル化工程によりウェハ表面に保護膜であるシリコン酸化膜が形成された半導体チップの断面説明図である。図４は、割断工程によりウェハを割断して形成された半導体チップの断面説明図である。図５は、化学気相成長法（ＣＶＤ法）を利用した成膜工程により割断面が成膜された半導体チップの断面説明図である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。

まず、図１（Ａ）に示すようなウェハ２０を用意する。ウェハ２０には、シリコンからなる薄板円盤形状の半導体基板２１が備えられており、その外周の一部には、結晶方位を示すオリエンテーションフラットが形成されている。この半導体基板２１の基板面２１ａには、拡散工程等を経て形成された素子、ここでは、例えば櫛歯状に形成された可動部を有するセンサ素子を構成するＭＥＭＳ２３が碁盤の目のように整列配置されている。

ウェハ２０はダイシング工程により割断予定ラインＤＬに沿ってそれぞれ割断されて半導体チップ２２となり、半導体チップ２２はマウント工程、ボンディング工程、封入工程等といった各工程を経ることによってパッケージされたＩＣやＬＳＩとして完成する。なお、本第１実施形態では、半導体基板２１は、半導体チップ２２の支持基板となるシリコン層を形成し得るものである。

半導体基板２１は、裏面２１ｂが延伸性を有する樹脂製のシート４１に接着され、シート４１が張った状態でシート４１の外周部が円環状のフレーム４２により保持される。例えば、図１（Ｂ）に示すように、１Ｂ−１Ｂライン上には、６つの半導体チップ２２ａ〜２２ｆが形成されている。半導体基板２１の厚さ方向には７本の割断予定ラインＤＬ１〜ＤＬ７が設定されており、後述する改質領域形成工程により割断の起点となる改質領域Ｋが形成される。

図２に示すように、半導体基板２１の割断装置３０には、レーザ光Ｌを照射するレーザヘッド３１が設けられている。レーザヘッド３１は、レーザ光Ｌを集光する集光レンズ３２を備えており、レーザ光Ｌを所定の焦点距離で集光させることができる。ここでは、レーザ光Ｌの集光点Ｐが半導体基板２１の基板面２１ａから深さｄの箇所に形成されるように設定されている。

まず、保護膜形成工程であるシリル化工程を行う。このシリル化工程では、ウェハ２０を図略の処理装置内に設置した後、図３に示すように、ＨＭＤＳ（Ｈｅｘａ Ｍｅｔｈｙｌ ＤｉＳｉｌａｚａｎｅ）を利用して１２０度で９０秒間シリル化工程を実施してＭＥＭＳ２３の表面を含めたウェハ２０の表面に保護膜であるシリコン酸化膜２４を形成する。この時、シリコン酸化膜２４はウェハ２０の表面上に存在するアルコール基（ＯＨ）と、ＨＭＤＳ中のシリコン（Ｓｉ）が結合することにより形成される。これにより、ＭＥＭＳ２３の表面に保護膜としてシリコン酸化膜２４が形成されるので、後述する成膜工程によりＭＥＭＳ２３に対してシリコン窒化膜２５の影響がある場合にはその影響を排除する。

また、上記シリル化工程で使われるシリル化剤（ｓｉｌｙａｌａｔｉｎｇ ａｇｅｎｔ）はヘキサメチルジシラザン（Ｈｅｘａｍｅｔｈｙｌ ｄｉｓｉｌａｚａｎｅ）、テトラメチルジシラザン（Ｔｅｔｒａｍｅｔｈｙｌ ｄｉｓｉｌａｚａｎｅ）、ビスジメチルアミノジメチルシラン（ｂｉｓｄｉｍｅｔｈｙｌ ｄｉｍｅｔｈｙｌｓｉｌａｎｅ）、ビスジメチルアミノメチルシラン（ｂｉｓｄｉｍｅｔｈｙｌａｍｉｎｏ ｍｅｔｈｙｌｓｉｌａｎｅ）、ジメチルシリルジメチルアミン（ｄｉｍｅｔｈｙｌｓｉｌｙｌ ｄｉｍｅｔｈｙｌａｍｉｎｅ）、ジメチルシリルジエチルアミン（ｄｉｍｅｔｈｙｌ ｄｉｅｔｈｙｌａｍｉｎｅ）、トリメチルシリルジメチルアミン（ｔｒｉｍｅｔｈｙｌｓｉｌｙｌ ｄｉｍｅｔｈｙｌａｍｉｎｅ）、トリメチルシリルジエチルアミン（ｔｒｉｍｅｔｈｙｌｓｉｌｙｌ ｄｉｅｔｈｙｌａｍｉｎｅ）及びジメチルアミノペンタメチルジシラン（ｄｉｍｅｔｈｙｌａｍｉｎｏ ｐｅｎｔａｍｅｔｈｙｌｓｉｌａｎｅ）でなされる群からいずれか一つ選択される。

次に、改質領域形成工程を行う。この改質領域形成工程では、ウェハ２０を割断装置３０に対して所定の位置に設置した後、半導体基板２１内部に改質領域Ｋを形成するため、図１（Ａ）に示す割断予定ラインＤＬの１つを、ウェハ検出用のレーザ光で走査し、図１（Ｂ）に示す外周端部２１ｃを検出し、レーザ光Ｌの走査範囲を設定する。

そして、図２に示すように、レーザヘッド３１を割断予定ラインＤＬに沿って走査し（紙面垂直方向）、レーザ光Ｌを基板面２１ａ側から照射することにより、レーザ光Ｌの集光点Ｐが走査された深さｄの経路に、多光子吸収による改質領域Ｋが適正に形成される。レーザ光Ｌの集光点Ｐの深さｄを調整することにより、半導体基板２１の厚さの範囲内で任意の深さに任意の層数の改質領域Ｋを形成することができる。例えば、厚さが比較的厚い場合は、その厚さ方向へ集光点Ｐを移動させて改質領域Ｋを厚さ方向に連続状、または複数箇所に形成することにより、半導体基板２１の割断を容易にすることができる。

続いて、割断工程を行う。割断工程では、図４に示すように、公知の方法によりシート４１を拡張（図中矢印Ｆで示す方向）して半導体基板２１の面内方向に応力を負荷することにより、改質領域Ｋを起点にして、基板厚さ方向にクラックを進展させる。これにより、半導体基板２１を割断予定ラインＤＬに沿って割断する。割断されて形成された割断面２１ｄには、改質領域Ｋが露出している。この改質領域Ｋは、結晶相の変化やマイクロクラックの導入により強度が低下している。

続いて、成膜工程を行う。この成膜工程では、図５に示すように、化学気相成長法（ＣＶＤ法）により割断面２１ｄを含めた各半導体チップ２２の表面をシリコン窒化膜（ＳｉＮ）２５により成膜する。具体的には、各半導体チップ２２に割断した後の半導体基板２１をシート４１に貼り付けた状態で図略の処理装置内に設置して、この半導体基板２１を所定の温度（例えば、レーザーＣＶＤシステムを使用する場合は３５０℃以下、熱ＣＶＤシステムを使用する場合は７００〜８００℃）に昇温した後、所定の反応ガスを当該処理装置内に導入する。反応ガスでは、第一材料ガスとしてＳｉＨ_４、あるいはＳｉ_２Ｈ_６等が、第二材料ガスとしてＮＨ_３が使用される。

これにより、割断面２１ｄが成膜部材であるシリコン窒化膜２５により成膜されるため、改質領域Ｋが微小片として飛散することを防止することができる。なお、シリコン窒化膜２５に代えて、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）やシリコン酸化膜により割断面２１ｄを成膜してもよい。

図６は、選択的ＣＶＤ法を利用した成膜工程により割断面が成膜された半導体チップの断面説明図である。
また、上述した成膜工程において、ウェハ２０を所定の温度に昇温することなく、図６に示すように、選択的ＣＶＤ法として図略のレーザ照射装置によりレーザ光Ｌ_２を割断面２１ｄ近傍に照射して反応ガスを反応させることで、当該割断面２１ｄをシリコン窒化膜２５により選択的に成膜してもよい。これにより、各半導体チップ２２の表面上をシリコン窒化膜２５により成膜することなく、各割断面２１ｄを確実に成膜することができる。

［第１実施形態の効果］
上記成膜工程にて半導体チップ２２に形成された上記割断面２１ｄが化学気相成長法（ＣＶＤ法）によって形成される成膜部材であるシリコン窒化膜２５により成膜されるため、半導体チップ２２の割断面２１ｄから剥離した改質領域Ｋが微小片として飛散することを防止することができる。
これにより、半導体チップ２２に微小片が付着することがないため、微小片の飛散による製品の歩留まり低下や品質低下を防止することができる。

特に、ＭＥＭＳ２３のように基板面に形成された素子がＭＥＭＳ技術により形成された可動部を有する素子である場合には、可動部に微小片が挟まることにより可動部の動きが妨げられるおそれがないため、素子の性能低下を防止することができるので、本発明を好適に用いることができる。

また、上記改質領域形成工程を行う前に、基板面２１ａに形成されたＭＥＭＳ２３の表面にシリコン酸化膜２４を形成する保護膜形成工程を更に備えている。これにより、ＭＥＭＳ２３の表面に保護膜としてシリコン酸化膜２４が形成されるので、当該ＭＥＭＳ２３に対して成膜工程によるシリコン窒化膜２５の影響がある場合にはその影響を排除することができる。

［第２実施形態］
この発明に係る半導体チップ及びその製造方法の第２実施形態について、図を参照して説明する。
本第２実施形態の半導体チップ及びその製造方法は、上記第１実施形態の成膜工程において、化学気相成長法（ＣＶＤ法）により割断面２１ｄを成膜することに代えて、原子層成長法（ＡＬＤ法）により割断面２１ｄを成膜する点において上記第１実施形態と異なっている。

本第２実施形態における成膜工程は、以下の工程で行われる。第１実施形態同様に改質領域形成工程まで実施した後、半導体チップ２２に割断した後の半導体基板２１を、シート４１に貼り付けた状態で図略の処理装置内に設置して所定の温度（３００〜４５０℃）に昇温する。次に、例えば図５に示すように、この処理装置内に反応ガスとして気化ＴＭＡ（トリメチルアルミニウム、Ａｌ（ＣＨ３）_３）を所定時間導入した後、パージとして、例えば、Ｎ_２を所定時間導入する。そして、気化Ｈ_２Ｏを所定時間導入した後、パージとしてＮ_２を所定時間導入する。このような処理のサイクルを所定回数繰り返し実施する。この繰り返し処理により、割断面２１ｄを含めた各半導体チップ２２の表面に存在するアルコール基（ＯＨ）が気化ＴＭＡと交換反応することによって、当該各半導体チップ２２の表面がＡｌ_２Ｏ_３膜２６により１分子層ずつ結晶成長するように成膜される。

また、反応ガスとしてアルミニウムクロライド（ＡｌＣｌ_３）を使用することができる。この場合、半導体基板における蒸着温度を４５０〜６００℃に維持することで、当該各半導体チップ２２の表面がＡｌ_２Ｏ_３膜２６により１分子層ずつ結晶成長するように成膜される。

［第２実施形態の効果］
上記成膜工程にて半導体チップ２２に形成された上記割断面２１ｄが原子層成長法（ＡＬＤ）により形成されるＡｌ_２Ｏ_３膜２６により成膜されるため、半導体チップ２２の割断面２１ｄから剥離した改質領域Ｋが微小片として飛散することを防止することができる。

特に、原子層成長法（ＡＬＤ）では被成膜部材の表面に１原子層または１分子層ずつ結晶成長させて成膜するので、割断された半導体チップ２２間の狭い隙間に位置する割断面２１ｄであっても確実に成膜することができる。

なお、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等の作用・効果が得られる。
（１）ＭＥＭＳ２３に対して成膜工程によるシリコン窒化膜２５の影響がない場合には、上述した保護膜形成工程であるシリル化工程を実施しなくてもよい。

（２）上記各実施形態における成膜工程は、上述した割断工程の実施後に実施することに限らず、割断工程の実施中に当該成膜工程を実施するようにしてもよい。

（３）半導体基板２１には、シリコンのみで構成された半導体基板を用いたが、本発明の適用はこれに限られることはなく、例えば、酸化シリコンからなる酸化膜を半導体基板２１の基板面２１ａに形成したものやＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のウェハについて適用することも可能である。

この発明の製造方法により割断するウェハの構成例を示す模式図であって、図１（Ａ）は、ウェハの表面の平面説明図であり、図１（Ｂ）は、図１（Ａ）の１Ｂ−１Ｂ矢視断面拡大図である。 半導体基板にレーザ光の照射を行う割断装置の説明図である。 保護膜形成工程であるシリル化工程によりウェハ表面に保護膜であるシリコン酸化膜が形成された半導体チップの断面説明図である。 割断工程によりウェハを割断して形成された半導体チップの断面説明図である。 化学気相成長法（ＣＶＤ法）を利用した成膜工程により割断面が成膜された半導体チップの断面説明図である。 選択的ＣＶＤ法を利用した成膜工程により割断面が成膜された半導体チップの断面説明図である。 レーザ光を用いたダイシング工程を示す説明図であって、図７（Ａ）はレーザ光の照射による改質領域形成工程の説明図であり、図７（Ｂ）は割断工程の説明図である。

符号の説明

２０…ウェハ
２１…半導体基板
２１ａ…基板面
２１ｂ…裏面
２１ｃ…外周端部
２１ｄ…割断面
２２…半導体チップ
２３…ＭＥＭＳ（素子）
２４…シリコン酸化膜（保護膜）
２５…シリコン窒化膜
２６…Ａｌ_２Ｏ_３膜
３１…レーザヘッド
４１…シート
４２…フレーム
ＤＬ…割断予定ライン
Ｋ…改質領域
Ｌ…レーザ光
Ｐ…集光点

Claims (5)

1. 基板面に素子が形成された半導体基板をその厚さ方向に割断するための割断予定ラインに沿って、レーザ光を照射するレーザヘッドを前記半導体基板に対して相対移動させながら、前記半導体基板の内部に集光点を合わせてレーザ光を照射し、前記集光点に多光子吸収による改質領域を形成する改質領域形成工程と、
   この改質領域形成工程を経た前記半導体基板を、前記改質領域を起点にして、前記割断予定ラインに沿って厚さ方向に割断して半導体チップを得る割断工程と、
   前記割断工程により前記半導体チップに形成された割断面を化学気相成長法により成膜する成膜工程と、
   を備えることを特徴とする半導体チップの製造方法。
2. 前記成膜工程は、前記割断面を原子層成長法により成膜することを特徴とする請求項１に記載の半導体チップの製造方法。
3. 前記改質領域形成工程を行う前に、前記基板面に形成された素子の表面に当該素子を前記成膜工程による成膜から保護する保護膜を形成する保護膜形成工程を更に備えることを特徴とする請求項１または２に記載の半導体チップの製造方法。
4. 前記基板面に形成された素子は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術により形成された可動部を有する素子であることを特徴とする請求項１〜３のいずれか１項に記載の半導体チップの製造方法。
5. 請求項１〜４のいずれか１項に記載の半導体チップの製造方法によって作製された半導体チップであって、前記割断面が成膜されていることを特徴とする半導体チップ。

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