JP2009145319A - 両面統合処理及び感知チップ - Google Patents

Abstract

【課題】単一チップの一方側面上に統合信号処理回路と、他方側面上に磁気センサ素子とを有する高密度統合処理及び感知チップを提供する。
【解決手段】統合処理及び感知ウェハー１００は、基板層１０６の第一の表面１０４に近接して配置された信号処理回路又は信号処理層１０２と、基板層１０６の反対の表面１１０上に配置された磁気感知素子１０８とを有する。信号処理回路１０２及び磁気感知素子１０８は、金属層１１２及びバイア１１６を通じて電気的に接続されている。
【選択図】図１

Description

半導体デバイスとも呼ばれる従来の統合処理チップは、一般に、チップの片面に配置された信号処理回路で製造される。最近、信号処理回路は、チップの両面を用いて形成されており、ウェーハ貫通バイア及び裏面相互接続が一方のデバイス又は回路素子から他方への電気的通信を提供する。一部の統合処理チップでは、ウェーハの表側面に感知素子と制御回路とを統合して作製することが開始されている。他の統合処理チップでは、感知素子と信号処理回路とがチップの同じ面上で互いに隣接して配置されている点で、より分離されている。

本発明は、単一チップの一方側面上に統合信号処理回路と他方側面上に磁気センサ素子とを有する高密度統合処理及び感知チップを提供する。１つの実施形態では、統合信号処理回路及び磁気センサは、バイア又は金属トレース素子或いはパッケージ組立体を通って互いに電気的に接続される。

本発明の１つの態様において、統合チップは、基板と、基板の第１の側面上に支持可能に配置された信号処理制御回路と、基板の反対側面上に支持可能に位置付けられた磁気センサ素子とを含む。

本発明の別の態様において、両面統合チップを製造するための方法は、基板の第１の表面上に信号処理制御回路を配置する段階と、基板の反対表面上に磁気センサ素子を配置する段階と、信号処理制御回路を磁気センサ素子と電気的に接続する段階とを含む。

本発明の更に別の態様において、両面統合チップを製造するための方法は、第１のウェーハ上に信号処理制御回路を配置する段階と、第２のウェーハ上に磁気センサ素子を配置する段階と、第１及び第２のウェーハを基板に取り付け、信号処理制御回路が磁気センサ素子とは反対側の基板上に位置付けられようにする段階と、を含む。

本発明の好ましい実施形態及び代替の実施形態が添付図面を参照しながら以下で詳細に説明される。

少なくとも１つの実施形態は、一般に、既知の半導体製造技術を用いてサイズ及び重量の点でできる限り小さくされる統合処理及び感知チップに関する。多くの磁気センサ応用では、単一基板上に統合された小型の磁気感知素子及び信号処理回路を必要とする。基板は、シリコン又はガリウムヒ素、ゲルマニウム、又はリン化インジウム、その他などの等化半導体材料とすることができる。

好ましい実施形態では、統合処理及び感知チップは、高密度の多機能チップであり、基板の片面に磁気センサと基板の反対の面に制御回路とを支持するシリコン基板構造を有する。基板の両面に磁気センサ素子と制御回路とを備えたチップを形成することにより、有利には、チップ全体のサイズが縮小されると共に、チップ全体の機能性の向上が達成される。例えば、出願人は、基板の片面に制御回路と他方の面に磁気センサ素子とを配置することで、チップ全体のサイズが約５０％低減できることが本発明の開発中に見いだした。加えて、チップの両面に接続部を形成することによっても、チップ全体のサイズを縮小することの一助とすることができる。統合処理及び感知チップは、処理機能及び感知機能の両方の統合を簡単にし、チップの前面及び裏面が工場の別の区画又は異なる工場ででも製造することができるので、チップの製造時の柔軟性をより高めることを可能にする。その結果、統合処理及び感知チップは、製造、機能性、サイズ、重量、及び経済上の利点を提供することができる。

図１は、本発明の１つの実施形態に従って、基板層１０６の第１の表面１０４に近接して配置された信号処理回路又は信号処理層１０２と、基板層１０６の反対側の表面１１０上に配置された磁気感知素子１０８とを有する統合処理及び感知ウェーハ１００の概略断面図を示している。１つの実施形態において、信号処理回路１０２及び磁気感知素子１０８は、金属層（１１２）及びバイア（１１６）を通じて互いに電気的に接続されている。

図示の実施形態では、信号処理回路１０２は、第１のオプション層１０３上に位置付けられ、該第１のオプション層は、基板層１０６の第１の表面１０４に隣接して配置されたシリコン層とすることができる。加えて、二酸化ケイ素で作ることができる誘電層１１２は、信号処理回路１０２の保護を助け、該信号処理回路１０２の外部表面１１４上に少なくとも部分的に配置される。他方、磁気センサ素子１０８は、基板層１０６の反対側面１１０に当接する。層１０７は、二酸化ケイ素で作ることができる別の誘電層であり、磁気センサ素子１０８を保護するのを助ける。層１０７は、基板層１０６の反対側面１１０に隣接して配置される。

１つの実施形態において、バイア１１６は、基板層１０６を貫通して形成される。アルミニウム合金又は他の導電素子などの金属トレース要素１１８は、バイア１１６に隣接して設けられ、回路相互接続層１２０とセンサ相互接続層１２２との間の電気通信路を提供する。回路相互接続層１２０は、回路保護層１１２を通って延びる中間にある回路接続要素１２４を用いてトレース要素１１８に結合することができる。センサ相互接続層１２２は、該センサ相互接続層１２２の大半が誘電層１０７に当接し且つ他の部分１２６が磁気センサ素子１０８と直接接触した状態にあるように配置される。

統合処理及び感知ウェーハ１００は更に、回路相互接続層１２０上に配置された第１のスクラッチ傷保護層１２８と、センサ相互接続層１２２上に配置された第２のスクラッチ傷保護層１３０とを含む。スクラッチ傷保護層は、窒化ケイ素又は他の類似の耐スクラッチ性材料とすることができる。加えて、開口１３２が、ワイヤボンディング又は半田バンプ接続部用に少なくとも第１のスクラッチ傷保護層１２８にエッチング処理され、第２のスクラッチ傷保護層１３０内に同様の開口をエッチング処理又は形成してもよい点は理解されるであろう。

例として、ウェーハ１００形成に関する幾つかの教示がある。１つの実施形態において、信号処理回路１０２及び磁気センサ素子１０８は別個に製造され、次いでその後に、組み合わされてウェーハ１００を完成する。例として、信号処理回路１０２は、第１の層として製造することができ、１又はそれ以上の小型磁気センサ素子を含むことができる磁気センサ素子１０８は、第２の層として製造することができる。層１０２と１０３、及び１０７と１０８から構成される組立体は、例えば、接着層又はスピンオングラス層を用いて基板層１０６にボンディングすることができる。この技術を用いると、信号処理回路１０２と磁気センサ素子１０８との間の電気接続部は、外部導電性フレーム（図示せず）に結合されるワイヤボンディング又は半田バンプ接続部を用いて提供することができる。

別の実施形態として、信号処理回路１０２及び磁気センサ素子１０８は、単一ユニットとして製造される。この実施形態において、信号処理回路１０２と磁気センサ素子１０８との間の電気接続部は、上述のようにバイア１１６及び金属トレース要素１１８を提供することができる。

図２は、本発明の別の実施形態に従って、基板層２０６の第１の表面２０４に近接して配置された信号処理回路又は信号処理層２０２と、基板層２０６の反対側の表面２１０上に配置された磁気感知素子又は磁気感知層２０８とを有する統合処理及び感知ウェーハ２００の概略断面図を示している。回路相互接続層２２０は、第１の相互接続層２１２上に配置され、信号処理回路２０２と電気的接続を形成する金属充填バイア２２４を含むことができる。加えて、第１のスクラッチ傷保護層２２８が、回路相互接続層２２０上に配置される。第２のスクラッチ傷保護層２３０が、磁気感知素子２０８の上で且つ基板層２０６に隣接して配置される。開口２３２は、以下で説明するワイヤ接続用に少なくとも第１のスクラッチ傷保護層２２８に設けられる。

本実施形態２００と上述の実施形態１００との間の主な差違は、本実施形態２００があらゆるバイア（図１）を含まない点である。代わりに、センサ相互接続バンプ２４０は、磁気感知素子２０８との直接接触部から第２のスクラッチ傷保護層２３０を通って延びる。例として、磁気センサ素子１０８と信号処理層２０２との間の電気接続は、ワイヤを種々のバンプ位置及び接続要素に配線するためのセンサ相互接続システム１０８を用いて達成することができる。

図３は、回路層２２０とセンサ相互接続バンプ２４０との間の電気接続性がパッケージ２４２内の統合処理及び感知ウェーハ２００を取り付けることによって提供されることを示している。パッケージ２４２は、信号処理層２０２（図２）と磁気感知素子層２０８（図２）との間の電気接続を確立するためのパッケージ導電体又は金属トレース２４６、２４８を含む。ワイヤ２５０は、パッケージ導電体２４８と回路相互接続層２２０（図２）との間に電気導電体経路を設けることによって電気接続を完成する。ワイヤ２５０は、回路相互接続層２２０（図２）にボンディングされ、第１のスクラッチ傷保護層２２８（図２）でエッチング処理された開口２３２（図２）から延びる。

磁気センサ素子１０８、２０８は、Ｈａｌｌ、異方性磁気抵抗（ＡＭＲ）、巨大磁気抵抗（ＧＭＲ）、及び巨大磁気インピーダンス（ＧＭＩ）など、一般に集積回路製造と適合性の良い薄膜技術である既知の技術を用いて形成することができる。

本発明の好ましい実施形態を図示し説明してきたが、上述のように、本発明の制振及び範囲から逸脱することなく多くの変更を行うことができる。従って、本発明の範囲は、好ましい実施形態の開示により限定されるものでない。代わりに、本発明は、添付の請求項を参照することにより明らかになるであろう。

本発明の実施形態による、基板の両側面上に配置された制御回路と磁気センサとを備えた統合処理及び感知チップの概略断面図である。 本発明の別の実施形態による、基板の両側面上に配置された制御回路と磁気センサとを備え、且つ磁気センサから延びる半田バンプを備えた統合処理及び感知チップの概略断面図である。 本発明の１つの例示的な実施形態による、パッケージフレーム内に置かれた図２の統合処理及び感知チップの概略図であり、パッケージフレームは、制御回路と磁気センサとの間の電気接続性を提供する。

符号の説明

１００ 統合処理及び感知ウェーハ
１０２ 信号処理回路又は信号処理層
１０６ 基板層
１０８ 磁気感知素子
１１２ 金属層
１１６ バイア

Claims (3)

1. 基板と、
   前記基板の第１の側面上に支持可能に配置された信号処理制御回路と、
   前記基板の反対側面上に支持可能に位置付けられた磁気センサ素子と、
   を備える統合チップ。
2. 回路相互接続層上に配置され、電気導電素子を受けるように開口をエッチング処理したスクラッチ傷保護層を更に備える、
   請求項１に記載の統合チップ。
3. 両面統合チップを製造するための方法であって、
   基板の第１の表面上に信号処理制御回路を配置する段階と、
   前記基板の反対表面上に磁気センサ素子を配置する段階と、
   前記信号処理制御回路を前記磁気センサ素子と電気的に接続する段階と、
   を含む方法。

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