JP2009135423A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2009135423A
JP2009135423A JP2008231833A JP2008231833A JP2009135423A JP 2009135423 A JP2009135423 A JP 2009135423A JP 2008231833 A JP2008231833 A JP 2008231833A JP 2008231833 A JP2008231833 A JP 2008231833A JP 2009135423 A JP2009135423 A JP 2009135423A
Authority
JP
Japan
Prior art keywords
conductivity type
wiring
type layer
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008231833A
Other languages
Japanese (ja)
Other versions
JP4788749B2 (en
Inventor
Akira Yamada
山田　　明
Nozomi Akagi
望 赤木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2008231833A priority Critical patent/JP4788749B2/en
Priority to CN 200810170454 priority patent/CN101431102B/en
Priority to US12/289,853 priority patent/US8097921B2/en
Priority to DE102008056389A priority patent/DE102008056389A1/en
Publication of JP2009135423A publication Critical patent/JP2009135423A/en
Application granted granted Critical
Publication of JP4788749B2 publication Critical patent/JP4788749B2/en
Priority to US13/291,162 priority patent/US8436419B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

<P>PROBLEM TO BE SOLVED: To enable leading out of drain wiring lines to outside of source wiring lines while eliminating the need for thickening an interlayer insulating film and also enable prevention of an insulating film such as a LOCOS oxide film or an interlayer insulating film from being subjected to dielectric breakdown. <P>SOLUTION: A rear surface electrode 19 is provided on the rear surface of an n<SP>-</SP>type drift layer 4 so as to be extended from an element zone 8 to a wiring lead-out zone 9. That is, such a structure is made that a current flows between the rear surface electrode 19 and a source wiring line 18, that is, the current is passed through the front and rear surfaces of the n<SP>-</SP>type drift layer 4 to flow in a vertical direction. The rear surface electrode 19 is extended up to the wiring lead-out zone 9 to be connected with a drain wiring line 23 through an n<SP>+</SP>type contact region 21, the n<SP>-</SP>type drift layer 4 of the wiring lead-out zone 9, an n well region 20, and an n<SP>+</SP>type contact region 21. That is, since the current flows through the rear surface electrode 19, the drain wiring line 23 is located outside of the element zone 8. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、高耐圧トランジスタ、特にレベルシフト用の高耐圧ＭＯＳＦＥＴを備えた半導体装置に関するものである。   The present invention relates to a semiconductor device provided with a high voltage transistor, particularly a high voltage MOSFET for level shift.

従来より、フォトカプラレスのレベルシフト（電力変換）回路部を実現するものとして、高耐圧ＬＤＭＯＳを備えたＨＶＩＣ（High Voltage Integrated Circuit）がある。ＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳでは、特異点を無くして偏り無く電流が流れるようにして耐圧を確保するために、ドレインを中心に配置し、その外周にドレインと同心円構造となるようにソースを配置した構造とされる（例えば、特許文献１参照）。   Conventionally, there is an HVIC (High Voltage Integrated Circuit) having a high breakdown voltage LDMOS as a means for realizing a level shift (power conversion) circuit unit without a photocoupler. In the high-voltage LDMOS for level shift provided in the HVIC, in order to ensure a withstand voltage by eliminating the singularity and allowing the current to flow without bias, the drain is arranged at the center and the outer periphery thereof has a concentric structure with the drain. (See, for example, Patent Document 1).

図１６は、このＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳの断面構成を示した図である。この図に示すように、ｎ-型ドリフト層Ｊ１内には、ドレイン領域を構成するｎウェル領域Ｊ２およびｎ+型コンタクト領域Ｊ３を中心として、ｐ型チャネル領域Ｊ４およびｎ+型ソース領域Ｊ５が形成されており、ｎ+型コンタクト領域Ｊ３の表面にドレイン配線Ｊ６が形成され、ｎ+型ソース領域Ｊ５の表面にソース配線Ｊ７が形成されている。そして、ドレイン領域がｎ+型ソース領域Ｊ５に囲まれた構造となっているため、ドレイン配線Ｊ６をソース配線Ｊ７の外に引き出すために、層間絶縁膜Ｊ８を介してソース配線Ｊ７の上部を横切るようにドレイン配線Ｊ６が配置される。
特開２００１−３１３８２８号公報 FIG. 16 is a diagram showing a cross-sectional structure of a level shift high breakdown voltage LDMOS provided in the HVIC. As shown in this figure, in the n − type drift layer J1, a p type channel region J4 and an n + type source region J5 are centered on an n well region J2 and an n + type contact region J3 constituting the drain region. The drain wiring J6 is formed on the surface of the n + -type contact region J3, and the source wiring J7 is formed on the surface of the n + -type source region J5. Since the drain region is surrounded by the n + -type source region J5, the drain wiring J6 crosses the upper portion of the source wiring J7 via the interlayer insulating film J8 in order to draw the drain wiring J6 out of the source wiring J7. Thus, the drain wiring J6 is arranged.
JP 2001-313828 A

しかしながら、上述したようにソース配線Ｊ７の上部を横切るようにドレイン配線Ｊ６を配置しているため、ドレイン配線Ｊ６とソース配線Ｊ７との間に挟まれる層間絶縁膜Ｊ８が絶縁破壊されてしまう可能性があり、それを防ぐために層間絶縁膜Ｊ８を相応の膜質・膜厚にする必要があった。すなわち、レベルシフト用の高耐圧ＬＤＭＯＳでは、一般的に、ソース配線Ｊ７が０Ｖとされ、ドレイン配線Ｊ６が６００〜１２００Ｖとされるが、この電位差に対応できるように層間絶縁膜Ｊ８を厚膜にしなければならない。このため、層間絶縁膜Ｊ８の形成工程の長時間化を招くことになる。   However, since the drain wiring J6 is disposed across the upper portion of the source wiring J7 as described above, the interlayer insulating film J8 sandwiched between the drain wiring J6 and the source wiring J7 may be broken down. In order to prevent this, the interlayer insulating film J8 needs to have a suitable film quality and film thickness. That is, in the high voltage LDMOS for level shift, the source wiring J7 is generally set to 0V and the drain wiring J6 is set to 600 to 1200V. The interlayer insulating film J8 is made thick so as to cope with this potential difference. There must be. For this reason, the process for forming the interlayer insulating film J8 takes a long time.

また、ドレイン配線Ｊ６の下方において、ドレイン領域を構成するｎウェル領域Ｊ２およびｎ+型コンタクト領域Ｊ３とｐ型チャネル領域Ｊ４の間のＬＯＣＯＳ酸化膜Ｊ９や層間絶縁膜Ｊ８が絶縁破壊されてしまうこともある。これについて、図１７を参照して説明する。 In addition, the LOCOS oxide film J9 and the interlayer insulating film J8 between the n-type well region J2 and the n + -type contact region J3 and the p-type channel region J4 constituting the drain region are broken down below the drain wiring J6. There is also. This will be described with reference to FIG.

図１７は、図１６に示した高耐圧ＬＤＭＯＳ内の電位分布を示した図である。この図に示すように、ｎ-型ドリフト層Ｊ１内ではｎウェル領域Ｊ２の周囲に偏り無く電位が分布しているが、ドレイン配線Ｊ６の下方において、ＬＯＣＯＳ酸化膜Ｊ９や層間絶縁膜Ｊ８中の電位分布が崩れた状態となっている。これは、ドレイン配線Ｊ６の高電位が影響し、この場所に電界集中が生じていることを示している。このような電界集中により、電界集中が生じているＬＯＣＯＳ酸化膜Ｊ９や層間絶縁膜Ｊ８が絶縁破壊されてしまうのである。さらに、ｎ-型ドリフト層Ｊ１内での電位分布が不均一になるため、素子の耐圧が低下してしまう。 FIG. 17 is a diagram showing a potential distribution in the high voltage LDMOS shown in FIG. As shown in this figure, the potential is distributed evenly around the n-well region J2 in the n − type drift layer J1, but in the LOCOS oxide film J9 and the interlayer insulating film J8 below the drain wiring J6. The potential distribution is broken. This indicates that the high potential of the drain wiring J6 has an effect, and electric field concentration occurs at this location. Such electric field concentration causes dielectric breakdown of the LOCOS oxide film J9 and the interlayer insulating film J8 where electric field concentration occurs. Furthermore, since the potential distribution in the n − -type drift layer J1 becomes non-uniform, the breakdown voltage of the element is lowered.

なお、ここでは高耐圧トランジスタの一例として、レベルシフト用の高耐圧ＭＯＳＦＥＴを例に挙げて説明したが、他の高耐圧トランジスタ、例えば絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴという）やバイポーラトランジスタに関しても上記と同様の問題が発生する。また、レベルシフト用に限らず、高耐圧トランジスタに関して、上記と同様の問題が発生し得る。   Here, as an example of a high breakdown voltage transistor, a high voltage MOSFET for level shift has been described as an example. However, other high breakdown voltage transistors such as an insulated gate field effect transistor (hereinafter referred to as IGBT) and a bipolar transistor are described. However, the same problem as described above occurs. Further, the problem similar to the above may occur not only for level shift but also for a high voltage transistor.

本発明は上記点に鑑みて、層間絶縁膜を厚くしなくても第１配線（例えばソース配線等）の外に第２配線（例えばドレイン配線等）を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止でき、電界集中による素子の耐圧低下を防止できる構造のレベルシフト用の高耐圧トランジスタを備えた半導体装置を提供することを目的とする。   In view of the above, the present invention can lead out a second wiring (for example, a drain wiring) out of the first wiring (for example, a source wiring) without increasing the thickness of the interlayer insulating film, and can provide a LOCOS oxide film or an interlayer insulating film. An object of the present invention is to provide a semiconductor device including a high-voltage transistor for level shift having a structure capable of preventing a dielectric breakdown of an insulating film such as a film and preventing a decrease in breakdown voltage of an element due to electric field concentration.

上記目的を達成するため、請求項１に記載の発明では、低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧トランジスタ（３）を備えた半導体装置であって、高耐圧トランジスタ（３）は、第１導電型層（４）を有し、該第１導電型層（４）に互いにトレンチ分離部（６）にて絶縁分離された素子部（８）と配線引出し部（９）とを備えた構成とされ、素子部（８）は、第１導電型層（４）の表面側に第１配線（１８）を備えていると共に、第１導電型層（４）の裏面側に裏面電極（１９）を備え、第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、配線引出し部（９）は、素子部（８）から延設された裏面電極（１９）と、第１導電型層（４）の表面側に形成された第２配線（２３）とを有し、裏面電極（１９）および第２配線（２３）を素子部（８）に流す電流の引出し配線としていることを特徴としている。   In order to achieve the above object, the invention described in claim 1 includes a high voltage transistor (3) for performing power conversion between the low voltage circuit island (1) and the high voltage circuit island (2). The high breakdown voltage transistor (3) has a first conductivity type layer (4), and is insulated from the first conductivity type layer (4) by a trench isolation part (6). The element portion (8) and the wiring lead-out portion (9) are configured, and the element portion (8) includes the first wiring (18) on the surface side of the first conductivity type layer (4). The first conductivity type layer (4) is provided with a back surface electrode (19) on the back surface side, and is composed of a vertical transistor that allows current to pass through the front and back surfaces of the first conductivity type layer (4). The lead-out part (9) was formed on the surface side of the back electrode (19) extending from the element part (8) and the first conductivity type layer (4). 2 has wiring and (23), is characterized in that as a lead wiring of the current flowing through the back surface electrode (19) and a second wiring (23) to the element portion (8).

このような半導体装置によれば、第２配線（２３）が第１配線（１８）の上部を横切るような配置にならないため、第２配線（２３）と第１配線（１８）の間に層間絶縁膜（１７）が挟まれることはなく、第２配線（２３）と第１配線（１８）との電位差によって層間絶縁膜（１７）が絶縁破壊されることもない。さらに、電界集中による絶縁破壊を防ぐことが可能となるため、電界集中による素子の耐圧低下を防止でき、より高耐圧な半導体装置とすることが可能となる。   According to such a semiconductor device, since the second wiring (23) is not arranged so as to cross over the first wiring (18), there is no interlayer between the second wiring (23) and the first wiring (18). The insulating film (17) is not sandwiched, and the dielectric breakdown of the interlayer insulating film (17) is not caused by the potential difference between the second wiring (23) and the first wiring (18). Furthermore, since it is possible to prevent dielectric breakdown due to electric field concentration, it is possible to prevent a reduction in the breakdown voltage of the element due to the electric field concentration, and a higher breakdown voltage semiconductor device can be obtained.

例えば、請求項２に記載したように、第１導電型層（４）と第２配線（２３）とをボンディングワイヤ（６０）を通じて電気的に接続することで、該ボンディングワイヤ（６０）が配線引出し部（９）の一部を構成することができる。   For example, as described in claim 2, by electrically connecting the first conductivity type layer (4) and the second wiring (23) through the bonding wire (60), the bonding wire (60) is wired. A part of the drawer (9) can be configured.

また、請求項３に記載したように、第１導電型層（４）にビアホール（７１）を形成すると共に、該ビアホール（７１）内に導体材料（７０）を配置し、該導体材料（７０）が裏面電極（１９）および第２配線（２３）と電気的に接続されるようにすることで、該導体材料（７０）にて配線引出し部（９）の一部を構成することもできる。   According to a third aspect of the present invention, a via hole (71) is formed in the first conductivity type layer (4), a conductor material (70) is disposed in the via hole (71), and the conductor material (70 ) Can be electrically connected to the back electrode (19) and the second wiring (23), so that the conductor material (70) can constitute a part of the wiring lead-out portion (9). .

また、請求項４に記載したように、素子部（８）に備えられた第１導電型層（４）よりも不純物濃度が高濃度とされた高濃度層（８０）を備え、該高濃度層（８０）が裏面電極（１９）および第２配線（２３）と電気的に接続されるようにすることで、該高濃度層（８０）にて配線引出し部（９）の一部を構成することもできる。   According to a fourth aspect of the present invention, the high-concentration layer (80) having an impurity concentration higher than that of the first conductivity type layer (4) provided in the element portion (8) is provided. By making the layer (80) electrically connected to the back electrode (19) and the second wiring (23), a part of the wiring lead-out portion (9) is constituted by the high concentration layer (80). You can also

さらに、請求項５に記載したように、第１導電型層（４）にビアホール（９２）を形成すると共に、該ビアホール（９２）内に絶縁膜（９０）を介して導体材料（９１）を配置し、該導体材料（９１）が裏面電極（１９）および第２配線（２３）と電気的に接続されるようにすることで、該導体材料（９１）にて配線引出し部（９）の一部を構成することもできる。   Furthermore, as described in claim 5, a via hole (92) is formed in the first conductivity type layer (4), and a conductor material (91) is placed in the via hole (92) via an insulating film (90). The conductive material (91) is electrically connected to the back electrode (19) and the second wiring (23), so that the conductive material (91) Part of it can also be configured.

なお、請求項６に記載したように、高耐圧トランジスタ（３）としては、低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧ＭＯＳＦＥＴ、ＩＧＢＴもしくはバイポーラトランジスタのいずれかを挙げることができる。   In addition, as described in claim 6, the high voltage transistor (3) includes a high voltage MOSFET for performing power conversion between the low voltage circuit island (1) and the high voltage circuit island (2), Either an IGBT or a bipolar transistor can be mentioned.

請求項７に記載の発明は、高耐圧トランジスタ（３）を、第１導電型層（４）に互いにトレンチ分離部（６）にて絶縁分離された素子部（８）と配線引出し部（９）とを備えた構成とする。そして、素子部（８）には、第１導電型層（４）に形成された第２導電型のチャネル層（１０）と、チャネル層（１０）内に形成され、第１導電型層（４）よりも高濃度とされた第１導電型の半導体領域（１１）と、チャネル層（１０）のうち半導体領域（１１）と第１導電型層（４）との間に挟まれた領域の表面に形成されたゲート絶縁膜（１５）と、ゲート絶縁膜（１５）の表面に形成されたゲート電極（１６）と、半導体領域（１１）およびチャネル層（１０）のコンタクト領域（１１）に電気的に接続された第１配線（１８）と、第１導電型層（４）の裏面側に形成された第１導電型層（４）よりも高濃度とされた第１導電型のドレインコンタクト領域（１３）とを備える。また、配線引出し部（９）には、第１導電型層（４）の表面側および裏面側に形成されたコンタクト領域（２１、２２）と、第１導電型層（４）の表面側のコンタクト領域（２１）と電気的に接続された第２配線（２３）とを備える。さらに、素子部（８）のドレインコンタクト領域（１３）と配線引出し部（９）におけるドリフト領域（４）の裏面側のコンタクト領域（２２）とを電気的に接続する裏面電極（１９）を備えると共に、素子部（８）および配線引出し部（９）における第１導電型層（４）の上部に層間絶縁膜（１７）を形成し、該層間絶縁膜（１７）に形成されたコンタクトホールを通じて、第１配線（１８）が半導体領域（１１）およびチャネル層（１０）のコンタクト領域（１１）に電気的に接続され、第２配線（２３）が第１導電型層（４）の表面側のコンタクト領域（２１）と電気的に接続されるようにすることを特徴としている。   According to the seventh aspect of the present invention, the high breakdown voltage transistor (3) is separated from the first conductivity type layer (4) by the trench isolation portion (6) and the element portion (8) and the wiring lead portion (9). ). In the element portion (8), the second conductivity type channel layer (10) formed in the first conductivity type layer (4) and the channel layer (10) are formed, and the first conductivity type layer ( 4) The region of the first conductivity type semiconductor region (11) having a higher concentration than that of 4) and the channel layer (10) sandwiched between the semiconductor region (11) and the first conductivity type layer (4). A gate insulating film (15) formed on the surface of the gate insulating film, a gate electrode (16) formed on the surface of the gate insulating film (15), and a contact region (11) of the semiconductor region (11) and the channel layer (10). A first wiring (18) electrically connected to the first conductive type layer and a first conductive type layer having a higher concentration than the first conductive type layer (4) formed on the back side of the first conductive type layer (4). And a drain contact region (13). In addition, the wiring lead-out portion (9) has contact regions (21, 22) formed on the front side and the back side of the first conductivity type layer (4), and the surface side of the first conductivity type layer (4). A second wiring (23) electrically connected to the contact region (21) is provided. Further, a back electrode (19) is provided for electrically connecting the drain contact region (13) of the element portion (8) and the contact region (22) on the back side of the drift region (4) in the wiring lead portion (9). At the same time, an interlayer insulating film (17) is formed above the first conductivity type layer (4) in the element portion (8) and the wiring lead-out portion (9), and through the contact hole formed in the interlayer insulating film (17). The first wiring (18) is electrically connected to the contact region (11) of the semiconductor region (11) and the channel layer (10), and the second wiring (23) is on the surface side of the first conductivity type layer (4). It is characterized in that it is electrically connected to the contact region (21).

このような半導体装置によれば、第２配線（２３）が第１配線（１８）の上部を横切るような配置にならないため、第２配線（２３）と第１配線（１８）の間に層間絶縁膜（１７）が挟まれることはなく、第２配線（２３）と第１配線（１８）との電位差によって層間絶縁膜（１７）が絶縁破壊されることもない。さらに、電界集中による絶縁破壊を防ぐことが可能となるため、電界集中による素子の耐圧低下を防止でき、より高耐圧な半導体装置とすることが可能となる。   According to such a semiconductor device, since the second wiring (23) is not arranged so as to cross over the first wiring (18), there is no interlayer between the second wiring (23) and the first wiring (18). The insulating film (17) is not sandwiched, and the dielectric breakdown of the interlayer insulating film (17) is not caused by the potential difference between the second wiring (23) and the first wiring (18). Furthermore, since it is possible to prevent dielectric breakdown due to electric field concentration, it is possible to prevent a reduction in the breakdown voltage of the element due to the electric field concentration, and a higher breakdown voltage semiconductor device can be obtained.

例えば、請求項８に示すように、第１配線（１８）および第２配線（２３）を層間絶縁膜（１７）の上に形成し、互いに逆方向に引き出さすことができる。   For example, as shown in claim 8, the first wiring (18) and the second wiring (23) can be formed on the interlayer insulating film (17) and drawn out in directions opposite to each other.

請求項９に記載の発明では、高電圧回路島（２）を囲むトレンチ分離部（６）と高電圧回路島（２）および低電圧回路島（１）の双方を囲むトレンチ分離部（５）が備えられていることを特徴としている。   In the invention according to claim 9, the trench isolation portion (6) surrounding the high voltage circuit island (2) and the trench isolation portion (5) surrounding both the high voltage circuit island (2) and the low voltage circuit island (1). It is characterized by being equipped.

これにより、高電圧基準とされる高電圧回路島（２）を２つのトレンチ分離部（５、６）にて囲める構造にできる。   As a result, the high voltage circuit island (2), which is a high voltage reference, can be surrounded by the two trench isolation parts (5, 6).

請求項１０に記載の発明では、高電圧回路島（２）を囲むトレンチ分離部（６）が多重トレンチにて構成されていることを特徴としている。   The invention according to claim 10 is characterized in that the trench isolation portion (6) surrounding the high-voltage circuit island (2) is formed of multiple trenches.

このような多重トレンチによってトレンチ分離部（６）を構成することにより、より低電圧回路島（１）と高電圧回路島（２）との間の絶縁耐圧を高めることが可能となる。   By forming the trench isolation part (6) with such multiple trenches, it is possible to increase the dielectric strength between the low voltage circuit island (1) and the high voltage circuit island (2).

また、請求項１１に示すように、素子部（８）と配線引出し部（９）は共にトレンチ分離部（７）にて囲み、該トレンチ分離部（７）内にのみ裏面電極（１９）が形成されるようにすると好ましい。このようにすれば、低電圧回路島（１）内の他の部分と短絡してしまわないようにできる。   Further, as shown in claim 11, both the element portion (8) and the wiring lead portion (9) are surrounded by the trench isolation portion (7), and the back electrode (19) is provided only in the trench isolation portion (7). Preferably, it is formed. In this way, it is possible to prevent short-circuiting with other parts in the low-voltage circuit island (1).

請求項１２に記載の発明では、素子部（８）と配線引出し部（９）において、第１導電型層（４）の裏面には絶縁膜（４０）が形成され、該絶縁膜（４０）には、素子部（８）におけるドレインコンタクト領域（１３）に繋がるコンタクトホールと配線引出し部（９）における第１導電型層（４）の裏面側のコンタクト領域（２２）に繋がるコンタクトホールが形成されており、裏面電極（１９）は、絶縁膜（４０）の裏面に形成されたコンタクトホールを通じて、素子部（８）におけるドレインコンタクト領域（１３）と配線引出し部（９）における第１導電型層（４）の裏面側のコンタクト領域（２２）とに電気的に接続されていることを特徴としている。   In the invention according to claim 12, in the element portion (8) and the wiring lead portion (9), an insulating film (40) is formed on the back surface of the first conductivity type layer (4), and the insulating film (40) The contact hole connected to the drain contact region (13) in the element portion (8) and the contact hole connected to the contact region (22) on the back surface side of the first conductivity type layer (4) in the wiring lead portion (9) are formed. The back electrode (19) is connected to the drain contact region (13) in the element part (8) and the first conductivity type in the wiring lead part (9) through a contact hole formed in the back surface of the insulating film (40). It is electrically connected to the contact region (22) on the back side of the layer (4).

このように、層間絶縁膜（４０）を介して裏面電極（１９）を形成すると、第１導電型層（４）の表面に直接裏面電極（１９）を形成する場合のように、裏面電極（１９）以外の部分におて電極層の残渣が残ることによる低電圧回路島（１）と高電圧回路島（２）との短絡などを防止することが可能となる。   As described above, when the back electrode (19) is formed via the interlayer insulating film (40), the back electrode (19) is formed directly on the surface of the first conductivity type layer (4). It becomes possible to prevent a short circuit between the low-voltage circuit island (1) and the high-voltage circuit island (2) due to the residue of the electrode layer remaining in a portion other than 19).

請求項１３に記載の発明では、素子部（８）は、第１導電型層（４）の表面側に第１配線（１８）を備えていると共に、第１導電型層（４）の裏面側に裏面電極となるリードフレーム（５０）を有し、第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、リードフレーム（５０）は、第１導電型層（４）の端部よりも突き出すように配置され、該突き出した部分において、第１導電型層（４）の表面側に形成された高電圧回路島（２）に対して電圧印加を行う電源配線（５２）とボンディングワイヤ（５３）にて電気的に接続されていることを特徴としている。   In the invention according to claim 13, the element portion (8) includes the first wiring (18) on the surface side of the first conductivity type layer (4) and the back surface of the first conductivity type layer (4). It has a lead frame (50) serving as a back electrode on the side, and is composed of a vertical transistor that allows current to pass through the front and back surfaces of the first conductivity type layer (4). The lead frame (50) It arrange | positions so that it may protrude rather than the edge part of a 1st conductivity type layer (4), In this protrusion part, it is with respect to the high voltage circuit island (2) formed in the surface side of the 1st conductivity type layer (4) The power supply wiring (52) for applying voltage is electrically connected to the bonding wire (53).

このような半導体装置によれば、ドレイン配線に相当する電源配線（５２）およびボンディング（５３）が第１配線（１８）の上部を横切るような配置にならないため、ドレイン配線と第１配線（１８）の間に層間絶縁膜（１７）が挟まれることはなく、ドレイン配線と第１配線（１８）との電位差によって層間絶縁膜（１７）が絶縁破壊されることもない。さらに、電界集中による絶縁破壊を防ぐことが可能となるため、電界集中による素子の耐圧低下を防止でき、より高耐圧な半導体装置とすることが可能となる。   According to such a semiconductor device, since the power supply wiring (52) and the bonding (53) corresponding to the drain wiring are not arranged so as to cross over the first wiring (18), the drain wiring and the first wiring (18 ) Between the drain wiring and the first wiring (18), and the dielectric breakdown of the interlayer insulating film (17) is not caused by the potential difference between the drain wiring and the first wiring (18). Furthermore, since it is possible to prevent dielectric breakdown due to electric field concentration, it is possible to prevent a reduction in the breakdown voltage of the element due to the electric field concentration, and a higher breakdown voltage semiconductor device can be obtained.

請求項１４に記載の発明では、素子部（８）には、第１導電型層（４）に形成された第２導電型のチャネル層（１０）と、チャネル層（１０）内に形成され、第１導電型層（４）よりも高濃度とされた第１導電型の半導体領域（１１）と、チャネル層（１０）のうち半導体領域（１１）と第１導電型層（４）との間に挟まれた領域の表面に形成されたゲート絶縁膜（１５）と、ゲート絶縁膜（１５）の表面に形成されたゲート電極（１６）と、半導体領域（１１）およびチャネル層（１０）のコンタクト領域（１１）に電気的に接続された第１配線（１８）と、第１導電型層（４）の裏面側に形成された第１導電型層（４）よりも高濃度とされた第１導電型のドレインコンタクト領域（１３）と、第１導電型層（４）の裏面側にドレインコンタクト領域（１３）に接続される裏面電極となるリードフレーム（５０）が備えられし、第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、リードフレーム（５０）は、第１導電型層（４）の端部よりも突き出すように配置され、該突き出した部分において、第１導電型層（４）の表面側に形成された高電圧回路島（２）に対して電圧印加を行う電源配線（５２）とボンディングワイヤ（５３）にて電気的に接続されていることを特徴としている。   In the invention according to claim 14, the element portion (8) is formed in the channel layer (10) and the channel layer (10) of the second conductivity type formed in the first conductivity type layer (4). The first conductivity type semiconductor region (11) having a higher concentration than the first conductivity type layer (4), the semiconductor region (11) of the channel layer (10), the first conductivity type layer (4), A gate insulating film (15) formed on the surface of the region sandwiched between the gate insulating film (15), a gate electrode (16) formed on the surface of the gate insulating film (15), the semiconductor region (11) and the channel layer (10 ) And the first wiring (18) electrically connected to the contact region (11), and a higher concentration than the first conductivity type layer (4) formed on the back side of the first conductivity type layer (4). The drain contact region (13) of the first conductivity type and the back surface of the first conductivity type layer (4) A lead frame (50) serving as a back electrode connected to the first region (13) is provided, and is configured by a vertical transistor that allows current to pass through the front and back surfaces of the first conductivity type layer (4). The lead frame (50) is arranged so as to protrude from the end portion of the first conductivity type layer (4), and the high voltage formed on the surface side of the first conductivity type layer (4) at the protruding portion. The circuit island (2) is electrically connected to the power supply wiring (52) for applying voltage to the circuit island (2) by a bonding wire (53).

このような半導体装置によれば、ドレイン配線に相当する電源配線（５２）およびボンディング（５３）が第１配線（１８）の上部を横切るような配置にならないため、ドレイン配線と第１配線（１８）の間に層間絶縁膜（１７）が挟まれることはなく、ドレイン配線と第１配線（１８）との電位差によって層間絶縁膜（１７）が絶縁破壊されることもない。さらに、電界集中による絶縁破壊を防ぐことが可能となるため、電界集中による素子の耐圧低下を防止でき、より高耐圧な半導体装置とすることが可能となる。   According to such a semiconductor device, since the power supply wiring (52) and the bonding (53) corresponding to the drain wiring are not arranged so as to cross over the first wiring (18), the drain wiring and the first wiring (18 ) Between the drain wiring and the first wiring (18), and the dielectric breakdown of the interlayer insulating film (17) is not caused by the potential difference between the drain wiring and the first wiring (18). Furthermore, since it is possible to prevent dielectric breakdown due to electric field concentration, it is possible to prevent a reduction in the breakdown voltage of the element due to the electric field concentration, and a higher breakdown voltage semiconductor device can be obtained.

これらの場合、請求項１５に示すように、素子部（８）を除く第１導電型層（４）の裏面側に絶縁膜（５１）を形成し、該絶縁膜（５１）にリードフレーム（５０）が貼り付けられるようにすると好ましい。これにより、リードフレーム（５０）を通じてドレインコンタクト領域（１３）が第１導電型層（４）の他の部分と短絡することを防止できる。   In these cases, as shown in claim 15, an insulating film (51) is formed on the back surface side of the first conductivity type layer (4) excluding the element portion (8), and a lead frame (51) is formed on the insulating film (51). 50) is preferably pasted. Thereby, it is possible to prevent the drain contact region (13) from being short-circuited with the other part of the first conductivity type layer (4) through the lead frame (50).

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図であり、図２は、図１に示す半導体装置の上面レイアウトを示した模式図である。以下、これらの図を参照して、本実施形態の半導体装置について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view of a chip on which a semiconductor device having a high voltage MOSFET according to the present embodiment is formed, and FIG. 2 is a schematic view showing a top layout of the semiconductor device shown in FIG. Hereinafter, the semiconductor device of this embodiment will be described with reference to these drawings.

図１に示す半導体装置は、０Ｖ基準回路を構成する低電圧（以下、ＬＶ（Low Voltage）という）回路島１と、例えば６００〜１２００Ｖ基準回路を構成する高電圧（以下、ＨＶ（High Voltage）という）回路島２とを有した構成とされており、図示しないＩＧＢＴの駆動等に用いられる。   The semiconductor device shown in FIG. 1 includes a low voltage (hereinafter referred to as LV) circuit island 1 constituting a 0 V reference circuit and a high voltage (hereinafter referred to as HV) constituting a 600 to 1200 V reference circuit, for example. And is used for driving an IGBT (not shown).

半導体装置には、レベルシフト用の高耐圧ＭＯＳＦＥＴ３が備えられており、この高耐圧ＭＯＳＦＥＴ３がＬＶ回路島１とＨＶ回路島２の境界位置に配置され、ＬＶ回路島１やＨＶ回路島２のうち高耐圧ＭＯＳＦＥＴ３以外の領域に、図示しないが、ＩＧＢＴの駆動を制御するためのパワーＭＯＳＦＥＴやバイポーラトランジスタおよびＣＭＯＳなどが備えられた周知の駆動回路部が設けられている。   The semiconductor device is provided with a high-voltage MOSFET 3 for level shift, and this high-voltage MOSFET 3 is arranged at the boundary position between the LV circuit island 1 and the HV circuit island 2. In a region other than the high breakdown voltage MOSFET 3, a well-known drive circuit section provided with a power MOSFET, a bipolar transistor, a CMOS, and the like for controlling the drive of the IGBT is provided, although not shown.

図１に示すように、半導体装置が形成されたチップのうち紙面上方側の面を表面、紙面下方の面を裏面とすると、第１導電型層に相当するｎ-型ドリフト層４には、ＬＶ回路島１およびＨＶ回路島２を囲むトレンチ分離部５とＨＶ回路島２を囲むトレンチ分離部６がｎ-型ドリフト層４の表裏を貫通するように備えられ、これらによりＬＶ回路島１とＨＶ回路島２とが素子分離されている。また、ＬＶ回路島１の一部とＨＶ回路島２の一部を囲むようにｎ-型ドリフト層４の表裏を貫通するトレンチ分離部７が備えられており、このトレンチ分離部７内に高耐圧ＭＯＳＦＥＴ３が形成されている。各トレンチ分離部５〜７は、ｎ-型ドリフト層４を貫通するように形成されたトレンチ内を熱酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ周知の素子分離構造とされている。 As shown in FIG. 1, when the surface on the upper side of the paper surface of the chip on which the semiconductor device is formed is the front surface and the lower surface of the paper surface is the back surface, the n − type drift layer 4 corresponding to the first conductivity type layer has A trench isolation portion 5 surrounding the LV circuit island 1 and the HV circuit island 2 and a trench isolation portion 6 surrounding the HV circuit island 2 are provided so as to penetrate the front and back of the n − -type drift layer 4. The element is separated from the HV circuit island 2. Further, a trench isolation portion 7 penetrating the front and back of the n − type drift layer 4 is provided so as to surround a part of the LV circuit island 1 and a part of the HV circuit island 2. A breakdown voltage MOSFET 3 is formed. Each of the trench isolation portions 5 to 7 has a known element isolation structure in which a trench formed so as to penetrate the n − type drift layer 4 is filled with a thermal oxide film and Poly-Si.

高耐圧ＭＯＳＦＥＴ３は、トレンチ分離部７内に構成されている。トレンチ分離部７内のｎ-型ドリフト層４はＬＶ回路島１とＨＶ回路島２とを分離するトレンチ分離部６にて２つに分離されており、そのうちの一方が高耐圧ＭＯＳＦＥＴの素子部８とされ、他方が配線引出し部９とされている。 The high voltage MOSFET 3 is configured in the trench isolation portion 7. The n − type drift layer 4 in the trench isolation portion 7 is separated into two by a trench isolation portion 6 that separates the LV circuit island 1 and the HV circuit island 2, one of which is an element portion of a high voltage MOSFET. 8 and the other is the wiring lead-out portion 9.

高耐圧ＭＯＳＦＥＴ３の素子部８には、ｎ-型ドリフト層４の表層部にｐ型チャネル領域１０が形成されていると共に、このｐ型チャネル領域１０内にｎ-型ドリフト層４よりもｎ型不純物濃度が高濃度とされた第１導電型の半導体領域に相当するｎ+型ソース領域１１およびｐ型チャネル領域１０よりもｐ型不純物濃度が高濃度とされたｐ+型コンタクト領域１２が形成されている。また、ｎ-型ドリフト層４の裏面にはｎ-型ドリフト層４よりもｎ型不純物濃度が高濃度とされたｎ+型ドレインコンタクト領域１３が形成されている。 The element portion 8 of the high-voltage MOSFET 3, n - with p-type channel region 10 in a surface portion of the type drift layer 4 is formed, n to the p-type channel region 10 - n-type than type drift layer 4 A p + -type contact region 12 having a higher p-type impurity concentration than the n + -type source region 11 and the p-type channel region 10 corresponding to the first conductivity type semiconductor region having a high impurity concentration is formed. Has been. Further, n - is the rear surface of the type drift layer 4 n - -type n-type impurity concentration than the drift layer 4 is n + -type drain contact region 13, which is a high concentration are formed.

ｎ-型ドリフト層４の表面には、ｐ型チャネル領域１０やｎ+型ソース領域１１およびｐ+型コンタクト領域１２を露出させる開口部が形成されたＬＯＣＯＳ酸化膜１４が形成されてることで素子分離が為されている。また、露出したｐ型チャネル領域１０の表面、つまりｐ型チャネル領域１０のうちｎ-型ドリフト層４とｎ+型ソース領域１１との間に挟まれた領域の表面にゲート絶縁膜１５を介してゲート電極１６が形成されている。さらに、ｎ-型ドリフト層４の表面側において、ゲート電極１６やゲート絶縁膜１５およびＬＯＣＯＳ酸化膜１４を覆うように層間絶縁膜１７が形成されている。そして、この層間絶縁膜１７に形成されたコンタクトホールを通じてｎ+型ソース領域１１およびｐ+型コンタクト領域１２にオーミック接触するようにアルミニウム等により構成されたソース配線１８が形成されている。このソース配線１８は、層間絶縁膜１７の表面上においてＬＶ回路島１側、つまりＨＶ回路島２から離れる方向に向かって延設されている。 On the surface of the n − type drift layer 4, a LOCOS oxide film 14 in which openings for exposing the p type channel region 10, the n + type source region 11 and the p + type contact region 12 are formed is formed. Separation has been made. Further, the gate insulating film 15 is interposed on the exposed surface of the p-type channel region 10, that is, the surface of the p-type channel region 10 sandwiched between the n − -type drift layer 4 and the n + -type source region 11. Thus, the gate electrode 16 is formed. Further, an interlayer insulating film 17 is formed on the surface side of the n − -type drift layer 4 so as to cover the gate electrode 16, the gate insulating film 15 and the LOCOS oxide film 14. A source wiring 18 made of aluminum or the like is formed so as to be in ohmic contact with the n + type source region 11 and the p + type contact region 12 through a contact hole formed in the interlayer insulating film 17. The source wiring 18 is extended on the surface of the interlayer insulating film 17 toward the LV circuit island 1 side, that is, in a direction away from the HV circuit island 2.

さらに、ｎ-型ドリフト層４の裏面側には、ｎ+型ドレインコンタクト領域１３とオーミック接触するように例えば１μｍ程度の厚みの裏面電極１９が形成されている。この裏面電極１９も例えばアルミニウムなどにより形成されており、トレンチ分離部７内に収まるように形成されており、ＬＶ回路島１内の他の部分と短絡してしまわないようにされている。 Further, on the back surface side of the n − type drift layer 4, a back surface electrode 19 having a thickness of, for example, about 1 μm is formed so as to make ohmic contact with the n + type drain contact region 13. The back electrode 19 is also made of, for example, aluminum, and is formed so as to be accommodated in the trench isolation portion 7 so as not to be short-circuited with other portions in the LV circuit island 1.

一方、高耐圧ＭＯＳＦＥＴ３の配線引出し部９には、ｎ-型ドリフト層４の表層部に形成されたｎウェル領域２０およびｎウェル領域２０の表層部に形成されたｎ+型コンタクト領域２１が形成されていると共に、ｎ-型ドリフト層４の裏面側に形成されたｎ+型コンタクト領域２２が形成されている。また、配線引出し部９にも層間絶縁膜１７が成膜されており、この層間絶縁膜１７に形成されたコンタクトホールを通じてｎ+型コンタクト領域２１とオーミック接触するようにアルミニウム等により構成されたドレイン配線２３が形成されている。このドレイン配線２３は、層間絶縁膜１７の表面上においてソース配線１８と反対方向となるＨＶ回路島２側、つまりＬＶ回路島１から離れる方向に向かって延設されている。 On the other hand, an n well region 20 formed in the surface layer portion of the n − type drift layer 4 and an n + type contact region 21 formed in the surface layer portion of the n well region 20 are formed in the wiring lead portion 9 of the high breakdown voltage MOSFET 3. In addition, an n + type contact region 22 formed on the back surface side of the n − type drift layer 4 is formed. An interlayer insulating film 17 is also formed on the wiring lead-out portion 9, and a drain made of aluminum or the like so as to make ohmic contact with the n + -type contact region 21 through a contact hole formed in the interlayer insulating film 17. A wiring 23 is formed. The drain wiring 23 extends on the surface of the interlayer insulating film 17 toward the HV circuit island 2 side opposite to the source wiring 18, that is, in a direction away from the LV circuit island 1.

さらに、素子部８に形成された裏面電極１９が配線引出し部９まで延設され、ｎ+型コンタクト領域２２とオーミック接触させられている。裏面電極１９は、この配線引出し部９においてもトレンチ分離部７内に収まるように形成されており、ＨＶ回路島２内の他の部分と短絡してしまわないようにされている。 Further, the back electrode 19 formed in the element portion 8 extends to the wiring lead portion 9 and is in ohmic contact with the n + -type contact region 22. The back electrode 19 is formed so as to be accommodated in the trench isolation portion 7 also in the wiring lead-out portion 9 and is not short-circuited with other portions in the HV circuit island 2.

そして、高耐圧ＭＯＳＦＥＴ３を含めたＬＶ回路島１およびＨＶ回路島２など全域を覆うように、半導体装置の表面側に必要に応じて層間絶縁膜２４や他の配線層（図示せず）等が成膜され、さらにこの上面および半導体装置の裏面が保護膜２５、２６で覆われている。このようにして、本実施形態にかかる半導体装置が構成されている。   Then, if necessary, an interlayer insulating film 24 or other wiring layers (not shown) are provided on the surface side of the semiconductor device so as to cover the entire region such as the LV circuit island 1 and the HV circuit island 2 including the high voltage MOSFET 3. A film is formed, and the upper surface and the back surface of the semiconductor device are covered with protective films 25 and 26. Thus, the semiconductor device according to the present embodiment is configured.

このように構成された本実施形態の半導体装置は、ゲート電極１６に所望の電位が掛けられると、ゲート絶縁膜１５の直下のｐ型チャネル領域１０の表層部にチャネルが設定され、ｎ+型ソース領域１１、ｐ型チャネル領域１０のチャネル、素子部８のｎ-型ドリフト層４、ｎ+型ドレインコンタクト領域１３、裏面電極１９、ｎ+型コンタクト領域２１、配線引出し部９のｎ-型ドリフト層４、ｎウェル領域２０およびｎ+型コンタクト領域２１を通じて、ソース配線１８とドレイン配線２３との間に電流が流される。このとき、ＩＧＢＴの駆動状態に応じて各部の電位が変化するが、例えばソース配線１８が０Ｖ、ドレイン配線２３に６００〜１２００Ｖとされ、ソース配線１８とドレイン配線２３との間に大きな電位差が発生することになる。 In the semiconductor device of this embodiment configured as described above, when a desired potential is applied to the gate electrode 16, a channel is set in the surface layer portion of the p-type channel region 10 immediately below the gate insulating film 15, and an n + type is formed. The source region 11, the channel of the p-type channel region 10, the n − type drift layer 4 of the element portion 8, the n + type drain contact region 13, the back surface electrode 19, the n + type contact region 21, and the n − type of the wiring lead portion 9. A current flows between the source wiring 18 and the drain wiring 23 through the drift layer 4, the n-well region 20 and the n + -type contact region 21. At this time, the potential of each part changes depending on the driving state of the IGBT. For example, the source wiring 18 is set to 0 V and the drain wiring 23 is set to 600 to 1200 V, and a large potential difference is generated between the source wiring 18 and the drain wiring 23. Will do.

しかしながら、本実施形態の高耐圧ＭＯＳＦＥＴ３では、素子部８から配線引出し部９に延設されるようにｎ-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にしている。そして、裏面電極１９を配線引出し部９まで延設し、ｎ+型コンタクト領域２１、配線引出し部９のｎ-型ドリフト層４、ｎウェル領域２０およびｎ+型コンタクト領域２１を通じてドレイン配線２３と接続している。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とし、裏面電極１９や配線引出し部９およびドレイン配線２３にて引き出し配線を構成している。 However, in the high breakdown voltage MOSFET 3 of the present embodiment, the back surface electrode 19 is provided on the back surface of the n − type drift layer 4 so as to extend from the element portion 8 to the wiring lead portion 9. In this structure, a current flows between them, that is, a structure in which a current flows in the vertical direction through the front and back of the n − type drift layer 4. Then, the back electrode 19 is extended to the wiring lead portion 9, and is connected to the drain wiring 23 through the n + type contact region 21, the n − type drift layer 4 of the wiring lead portion 9, the n well region 20 and the n + type contact region 21. Connected. That is, by allowing current to flow through the back electrode 19, the drain wiring 23 is drawn out of the element portion 8, and the lead wiring is configured by the back electrode 19, the wiring lead-out portion 9, and the drain wiring 23. Yes.

このため、ドレイン配線２３がソース配線１８の上部を横切るような配置にならない。このため、ドレイン配線２３とソース配線１８の間に層間絶縁膜１７が挟まれることはなく、ドレイン配線２３とソース配線１８との電位差によって層間絶縁膜１７が絶縁破壊されることもない。   For this reason, the drain wiring 23 is not arranged so as to cross over the source wiring 18. Therefore, the interlayer insulating film 17 is not sandwiched between the drain wiring 23 and the source wiring 18, and the interlayer insulating film 17 is not broken down due to a potential difference between the drain wiring 23 and the source wiring 18.

さらに、このようにソース配線１８と裏面電極１９との間に縦方向に電流が流れる構成とされていることから、電界集中によるＬＯＣＯＳ酸化膜１４や層間絶縁膜１７の絶縁破壊を防ぐことが可能となり、より高耐圧な半導体装置とすることが可能となる。すなわち、素子部８内での電位分布を示すと図３のように示され、電位分布がｎ-型ドリフト層４の表面とほぼ平行になり、偏りない分布になる。このため、電界集中が生じず、半導体装置をより高耐圧にすることが可能となる。 Furthermore, since the current flows in the vertical direction between the source wiring 18 and the back surface electrode 19 in this way, it is possible to prevent dielectric breakdown of the LOCOS oxide film 14 and the interlayer insulating film 17 due to electric field concentration. Thus, a semiconductor device with a higher breakdown voltage can be obtained. That is, the potential distribution in the element portion 8 is shown in FIG. 3, and the potential distribution is almost parallel to the surface of the n − -type drift layer 4, so that the distribution is not biased. For this reason, electric field concentration does not occur, and the semiconductor device can have a higher breakdown voltage.

続いて、本実施形態にかかる半導体装置の製造方法について説明する。図４〜図６は、本実施形態の半導体装置の製造工程を示した図である。ただし、半導体装置のうち高耐圧ＭＯＳＦＥＴ３以外の部分に関しては従来と同様であるため、ここでは高耐圧ＭＯＳＦＥＴ３の製造工程についてのみ説明する。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described. 4 to 6 are views showing manufacturing steps of the semiconductor device of this embodiment. However, since parts other than the high voltage MOSFET 3 in the semiconductor device are the same as the conventional one, only the manufacturing process of the high voltage MOSFET 3 will be described here.

〔図４（ａ）に示す工程〕
まず、ｎ-型ドリフト層４を構成するシリコン基板３０を用意する。このとき、シリコン基板３０として、上述したトレンチ分離部５〜７を構成するためのトレンチの深さよりも大きい厚みのものを用意している。 [Step shown in FIG. 4 (a)]
First, a silicon substrate 30 constituting the n − type drift layer 4 is prepared. At this time, a silicon substrate 30 having a thickness larger than the depth of the trench for forming the trench isolation portions 5 to 7 described above is prepared.

〔図４（ｂ）に示す工程〕
次に、フォトリソグラフィ・エッチングによりトレンチ分離部５〜７の形成予定領域にトレンチ３１を形成したのち、熱酸化等によりトレンチ３１の内壁面に酸化膜を形成し、さらにＰｏｌｙ−Ｓｉ層を成膜することでトレンチ３１内を酸化膜およびＰｏｌｙ−Ｓｉ層からなる絶縁層３２にて埋め込む。そして、シリコン基板３０の表面に形成された酸化膜およびＰｏｌｙ−Ｓｉ層を除去し、トレンチ３１内にのみ絶縁層３２を残す。 [Step shown in FIG. 4B]
Next, after forming the trench 31 in the region where the trench isolation portions 5 to 7 are to be formed by photolithography and etching, an oxide film is formed on the inner wall surface of the trench 31 by thermal oxidation or the like, and a Poly-Si layer is further formed. Thus, the trench 31 is filled with an insulating layer 32 made of an oxide film and a Poly-Si layer. Then, the oxide film and the Poly-Si layer formed on the surface of the silicon substrate 30 are removed, and the insulating layer 32 is left only in the trench 31.

〔図４（ｃ）に示す工程〕
次に、シリコン基板３０の表面にＬＯＣＯＳ酸化膜１４を形成する。具体的には、シリコン基板３０の表面に酸化膜や窒化膜（図示せず）を形成したのち、これらをパターニングしてＬＯＣＯＳ酸化膜１４の形成予定領域を開口させ、ＬＯＣＯＳ酸化を行う。これにより、酸化膜や窒化膜が開口させられた部分にＬＯＣＯＳ酸化膜１４が形成され、素子分離が行われる。その後、酸化膜や窒化膜を除去する。 [Step shown in FIG. 4 (c)]
Next, the LOCOS oxide film 14 is formed on the surface of the silicon substrate 30. Specifically, after an oxide film or a nitride film (not shown) is formed on the surface of the silicon substrate 30, these are patterned to open a region where the LOCOS oxide film 14 is to be formed, and LOCOS oxidation is performed. As a result, the LOCOS oxide film 14 is formed in the portion where the oxide film or nitride film is opened, and element isolation is performed. Thereafter, the oxide film and nitride film are removed.

〔図５（ａ）に示す工程〕
ＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｐ型チャネル領域１０の形成予定位置が開口するマスクを配置したのち、ｐ型不純物のイオン注入を行うことにより、ｐ型チャネル領域１０を形成する位置にｐ型不純物を注入する。また、マスクを除去した後、再びＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｎウェル領域２０の形成予定位置が開口するマスクを配置し、ｎ型不純物のイオン注入を行うことにより、ｎウェル領域２０を形成する位置にｎ型不純物を注入する。そして、熱処理を行うことによりｐ型不純物やｎ型不純物を拡散させ、ｐ型チャネル領域１０やｎウェル領域２０を形成する。 [Step shown in FIG. 5A]
A position where the p-type channel region 10 is to be formed is disposed on the surface of the silicon substrate 30 including the LOCOS oxide film 14, and then a p-type impurity is ion-implanted, whereby the p-type channel region 10 is formed. A p-type impurity is implanted into. Further, after removing the mask, a mask having an opening where the n-well region 20 is to be formed is disposed on the surface of the silicon substrate 30 including the LOCOS oxide film 14 again, and ion implantation of n-type impurities is performed to thereby form an n-well. An n-type impurity is implanted at a position where the region 20 is to be formed. Then, p-type impurities and n-type impurities are diffused by performing heat treatment, and the p-type channel region 10 and the n-well region 20 are formed.

続いて、ＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｎ+型ソース領域１１やｎ+型コンタクト領域２１の形成予定領域が開口するマスクを配置した後、ｎ型不純物のイオン注入を行うことにより、ｎ+型ソース領域１１やｎ+型コンタクト領域２１を形成する位置にｎ型不純物を注入する。さらに、ＬＯＣＯＳ酸化膜１４を含むシリコン基板３０の表面にｐ+型コンタクト領域１２の形成予定領域が開口するマスクを配置した後、ｐ型不純物のイオン注入を行うことにより、ｐ+型コンタクト領域１２を形成する位置にｐ型不純物を注入する。そして、そして、熱処理を行うことによりｐ型不純物やｎ型不純物を拡散させ、ｎ+型ソース領域１１やｎ+型コンタクト領域２１およびｐ+型コンタクト領域１２を形成する。 Subsequently, after placing a mask in which the n + -type source region 11 and the n + -type contact region 21 are to be formed on the surface of the silicon substrate 30 including the LOCOS oxide film 14, n-type impurity ions are implanted. Thus, an n-type impurity is implanted into a position where the n + -type source region 11 and the n + -type contact region 21 are formed. Further, after placing a mask in which a region where the p + -type contact region 12 is to be formed is opened on the surface of the silicon substrate 30 including the LOCOS oxide film 14, ion implantation of p-type impurities is performed, whereby the p + -type contact region 12. A p-type impurity is implanted at a position where the film is formed. Then, p-type impurities and n-type impurities are diffused by performing heat treatment to form the n + -type source region 11, the n + -type contact region 21 and the p + -type contact region 12.

〔図５（ｂ）に示す工程〕
熱酸化等によりゲート絶縁膜１５を形成したのち、このゲート絶縁膜１５の表面に不純物がドーピングされたＰｏｌｙ−Ｓｉ層を成膜する。そして、Ｐｏｌｙ−Ｓｉ層をパターニングしてゲート電極１６を形成する。 [Step shown in FIG. 5B]
After forming the gate insulating film 15 by thermal oxidation or the like, a Poly-Si layer doped with impurities is formed on the surface of the gate insulating film 15. Then, the gate electrode 16 is formed by patterning the Poly-Si layer.

〔図５（ｃ）に示す工程〕
ゲート電極１６上を含むシリコン基板３０の上面全面を覆うように層間絶縁膜１７を配置した後、これをパターニングし、ｎ+型ソース領域１１およびｐ+型コンタクト領域１２に繋がるコンタクトホールやｎ+型コンタクト領域２１に繋がるコンタクトホールを形成する。 [Step shown in FIG. 5 (c)]
After the interlayer insulating film 17 is disposed so as to cover the entire upper surface of the silicon substrate 30 including the gate electrode 16, the interlayer insulating film 17 is patterned, and contact holes and n + connected to the n + type source region 11 and the p + type contact region 12 are formed. A contact hole connected to the mold contact region 21 is formed.

〔図６（ａ）に示す工程〕
コンタクトホール内を含め層間絶縁膜１７を覆うようにＡｌ等の配線層を成膜下のち、この配線層をパターニングしてソース配線１８およびドレイン配線２３を形成する。そして、必要に応じてさらに層間絶縁膜２４を積んだり他の配線層等を成膜する。 [Step shown in FIG. 6A]
After forming a wiring layer such as Al so as to cover the interlayer insulating film 17 including the inside of the contact hole, the wiring layer is patterned to form the source wiring 18 and the drain wiring 23. Then, if necessary, an interlayer insulating film 24 is further stacked or another wiring layer or the like is formed.

〔図６（ｂ）に示す工程〕
シリコン基板３０を裏面からＣＭＰなどにより研磨し、所望の厚みにする。これにより、ｎ-型ドリフト層４が構成されると共に、トレンチ分離部５〜７がｎ-型ドリフト層４を貫通した状態となり、完全な素子分離が為される。 [Step shown in FIG. 6B]
The silicon substrate 30 is polished from the back surface by CMP or the like to have a desired thickness. As a result, the n − type drift layer 4 is formed, and the trench isolation portions 5 to 7 penetrate the n − type drift layer 4, so that complete element isolation is achieved.

〔図６（ｃ）に示す工程〕
ｎ-型ドリフト層４の裏面にｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２の形成予定領域が開口するマスクを配置したのち、ｎ型不純物のイオン注入を行い、さらに熱処理を行って注入されたイオンを拡散させることでｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２を形成する。その後、ｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２を含めたｎ-型ドリフト層４の裏面にアルミニウム等による電極層を成膜したのち、パターニングして裏面電極１９を形成する。 [Step shown in FIG. 6 (c)]
After placing a mask in which the n + -type drain contact region 13 and the n + -type contact region 22 are to be formed on the back surface of the n − -type drift layer 4, n-type impurity ions are implanted and heat treatment is performed. By diffusing the implanted ions, n + -type drain contact region 13 and n + -type contact region 22 are formed. Thereafter, an electrode layer made of aluminum or the like is formed on the back surface of the n − type drift layer 4 including the n + type drain contact region 13 and the n + type contact region 22, and then patterned to form the back electrode 19.

この後、層間絶縁膜１７などの上面および裏面電極１９を含めたｎ-型ドリフト層４の裏面に樹脂等で構成される保護膜２５、２６を成膜し、本実施形態の半導体装置が完成する。 Thereafter, protective films 25 and 26 made of a resin or the like are formed on the upper surface of the interlayer insulating film 17 and the like and the back surface of the n − type drift layer 4 including the back surface electrode 19 to complete the semiconductor device of this embodiment. To do.

以上説明したように、本実施形態の半導体装置によれば、ドレイン配線２３がソース配線１８の上部を横切るような配置にならないため、ドレイン配線２３とソース配線１８の間に層間絶縁膜１７が挟まれることはなく、ドレイン配線２３とソース配線１８との電位差によって層間絶縁膜１７が絶縁破壊されることもない。さらに、電界集中によるＬＯＣＯＳ酸化膜１４や層間絶縁膜１７の絶縁破壊を防ぐことが可能となり、より高耐圧な半導体装置とすることが可能となる。   As described above, according to the semiconductor device of the present embodiment, since the drain wiring 23 is not arranged so as to cross over the source wiring 18, the interlayer insulating film 17 is sandwiched between the drain wiring 23 and the source wiring 18. The interlayer insulating film 17 is not broken down by the potential difference between the drain wiring 23 and the source wiring 18. Further, it becomes possible to prevent the dielectric breakdown of the LOCOS oxide film 14 and the interlayer insulating film 17 due to the electric field concentration, and a higher breakdown voltage semiconductor device can be obtained.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して裏面電極１９の配置構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In this embodiment, the arrangement configuration of the back surface electrode 19 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only different portions from the first embodiment will be described.

図７は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。この図に示すように、ｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２と繋がるコンタクトホールが形成された層間絶縁膜４０がｎ-型ドリフト層４の裏面に形成されており、この層間絶縁膜４０のコンタクトホールを介して裏面電極１９がｎ+型ドレインコンタクト領域１３およびｎ+型コンタクト領域２２と接続された構造とされている。 FIG. 7 is a cross-sectional view of a chip on which a semiconductor device having a high voltage MOSFET according to the present embodiment is formed. As shown in this figure, an interlayer insulating film 40 having contact holes connected to the n + type drain contact region 13 and the n + type contact region 22 is formed on the back surface of the n − type drift layer 4. The back electrode 19 is connected to the n + -type drain contact region 13 and the n + -type contact region 22 through a contact hole in the insulating film 40.

このように、層間絶縁膜４０を介して裏面電極１９を形成すると、ｎ-型ドリフト層４の表面に直接裏面電極１９を形成する場合のように、裏面電極１９以外の部分におて電極層の残渣が残ることによるＬＶ回路島１とＨＶ回路島２との短絡などを防止することが可能となる。 As described above, when the back electrode 19 is formed via the interlayer insulating film 40, the electrode layer is formed on a portion other than the back electrode 19 as in the case where the back electrode 19 is directly formed on the surface of the n − type drift layer 4. It is possible to prevent a short circuit between the LV circuit island 1 and the HV circuit island 2 due to the residue remaining.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the configuration of the trench isolation structure is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only different portions from the first embodiment will be described.

図８は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴ３を有する半導体装置が形成されたチップの断面図であり、図９は、図８に示す半導体装置の上面レイアウトを示した模式図である。   FIG. 8 is a cross-sectional view of a chip on which a semiconductor device having the level shift high voltage MOSFET 3 according to the present embodiment is formed, and FIG. 9 is a schematic diagram showing a top layout of the semiconductor device shown in FIG. is there.

図８および図９に示すように、本実施形態の半導体装置では、ＨＶ回路島２を囲むトレンチ分離部６を複数本にして多重トレンチとしている。このような多重トレンチによってトレンチ分離部６を構成することにより、よりＬＶ回路島１とＨＶ回路島２との間の絶縁耐圧を高めることが可能となる。   As shown in FIGS. 8 and 9, in the semiconductor device of the present embodiment, a plurality of trench isolation parts 6 surrounding the HV circuit island 2 are used to form multiple trenches. By configuring the trench isolation portion 6 with such multiple trenches, it is possible to further increase the dielectric strength between the LV circuit island 1 and the HV circuit island 2.

なお、このような構造の場合、多重とレンチによって構成されたトレンチ分離部６の各トレンチ間にも素子部８と配線引出し部９とを囲むトレンチ分離部７が形成されるようにしても良いが、図９に示すように特に形成する必要はない。   In the case of such a structure, a trench isolation portion 7 that surrounds the element portion 8 and the wiring lead-out portion 9 may also be formed between the trenches of the trench isolation portion 6 constituted by multiple and wrench. However, it is not necessary to form it as shown in FIG.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, the configuration of the trench isolation structure is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only different portions from the first embodiment will be described.

図１０は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図であり、図１１は、図１０に示す半導体装置の上面レイアウトを示した模式図である。   FIG. 10 is a cross-sectional view of a chip on which a semiconductor device having a high-voltage MOSFET for level shift according to this embodiment is formed. FIG. 11 is a schematic diagram showing a top layout of the semiconductor device shown in FIG. is there.

本実施形態では、上記各実施形態で使用していた裏面電極１９の代わりにリードフレーム５０を用いている。リードフレーム５０は、ｎ-型ドリフト層４の裏面側に配置されており、ｎ+型ドレインコンタクト領域１３やｎ-型ドリフト層４の裏面に備えられた絶縁膜５１等に貼り付けられている。上記各実施形態のような配線引出し部９は備えられておらず、リードフレーム５０をチップの端面（ｎ-型ドリフト層４の端面）よりも突き出すように配置し、ＨＶ回路島２側の他の駆動回路に対して電圧印加を行う電源配線５２の一部が層間絶縁膜２４や保護膜２５から露出させられてパッドとされており、このパッドとリードフレーム５０のうちチップの端面から突き出された部分とがボンディングワイヤ５３を介して電気的に接続してある。すなわち、リードフレーム５０およびボンディングワイヤ５３を引き出し配線としている。 In the present embodiment, a lead frame 50 is used instead of the back electrode 19 used in the above embodiments. Lead frame 50, n - are arranged on the back side of the type drift layer 4, n + -type drain contact region 13 and the n - attached to the mold insulating film 51 provided on the back surface of the drift layer 4 and the like . The wiring lead-out portion 9 as in each of the above embodiments is not provided, and the lead frame 50 is arranged so as to protrude from the end face of the chip (end face of the n − -type drift layer 4), and the other side of the HV circuit island 2 side. A part of the power supply wiring 52 for applying a voltage to the drive circuit is exposed from the interlayer insulating film 24 and the protective film 25 to be a pad, and the pad and the lead frame 50 protrude from the end face of the chip. The portion is electrically connected via a bonding wire 53. That is, the lead frame 50 and the bonding wire 53 are used as the lead wiring.

絶縁膜５１は、リードフレーム５０とＬＶ回路島１やＨＶ回路島２のｎ-型ドリフト層４との電気的接続を避けるべく設けられている。すなわち、ｎ+型ドレインコンタクト領域１３がリードフレーム５０を通じてｎ-型ドリフト層４の他の部分と短絡することを防止できる。具体的には、ＬＶ回路島１やＨＶ回路島２のｎ-型ドリフト層４の裏面を所定厚分除去したのち絶縁膜５１を配置し、その後、絶縁膜５１をＣＭＰなどにより研磨することでｎ+型ドレインコンタクト領域１３を露出させる。そして、リードフレーム５０をチップ裏面に貼り付けることにより、ｎ+型ドレインコンタクト領域１３やｎ-型ドリフト層４の裏面に備えられた絶縁膜５１等に貼り付けられる。 The insulating film 51 is provided to avoid electrical connection between the lead frame 50 and the n − type drift layer 4 of the LV circuit island 1 or the HV circuit island 2. That is, it is possible to prevent the n + -type drain contact region 13 from being short-circuited with the other part of the n − -type drift layer 4 through the lead frame 50. Specifically, after removing the back surface of the n − type drift layer 4 of the LV circuit island 1 and the HV circuit island 2 by a predetermined thickness, the insulating film 51 is disposed, and then the insulating film 51 is polished by CMP or the like. The n + type drain contact region 13 is exposed. Then, by attaching the lead frame 50 to the back surface of the chip, the lead frame 50 is attached to the n + -type drain contact region 13 or the insulating film 51 provided on the back surface of the n − -type drift layer 4.

このように、チップ裏面側にリードフレーム５０を配置し、このリードフレーム５０およびボンディングワイヤ５３をドレイン配線としてチップ表面側にドレイン配線を引き回すようにしている。このようにしても、第１実施形態と同様の効果を得ることができる。ただし、本実施形態の場合、リードフレーム５０やボンディングワイヤ５３などチップ以外の構成部品が必要になる。   In this way, the lead frame 50 is arranged on the back side of the chip, and the lead frame 50 and the bonding wire 53 are used as drain wirings so that the drain wiring is routed to the chip surface side. Even if it does in this way, the effect similar to 1st Embodiment can be acquired. However, in the case of this embodiment, components other than the chip such as the lead frame 50 and the bonding wire 53 are required.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. In the present embodiment, the configuration of the wiring lead-out portion 9 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図１２は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。   FIG. 12 is a cross-sectional view of a chip on which a semiconductor device having a high voltage MOSFET for level shift according to this embodiment is formed.

この図に示されるように、本実施形態では、配線引出し部９の一部をボンディングワイヤ６０にて構成している。ボンディングワイヤ６０は、裏面電極１９やｎ-型ドリフト層４まで達するように形成された貫通穴６１ａ、６１ｂ内を通じて、裏面電極１９やｎ-型ドリフト層４と電気的に接続されている。 As shown in this figure, in this embodiment, a part of the wiring lead-out portion 9 is constituted by a bonding wire 60. Bonding wires 60, the back surface electrode 19 and the n - through hole 61a formed so as to reach -type drift layer 4, through the 61b, the back surface electrode 19 and the n - is type drift layer 4 and electrically connected.

このように、チップに貫通穴６１ａ、６１ｂを開け、ボンディングワイヤ６０にて配線引出し部９の一部を構成しても構わない。   In this manner, through holes 61 a and 61 b may be formed in the chip, and a part of the wiring lead-out portion 9 may be configured by the bonding wire 60.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態も、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. In this embodiment, the configuration of the wiring lead-out portion 9 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only different portions from the first embodiment will be described.

図１３は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。   FIG. 13 is a cross-sectional view of a chip on which a semiconductor device having a high voltage MOSFET for level shift according to this embodiment is formed.

この図に示されるように、配線引出し部９の一部をｎ-型ドリフト層４の表面から裏面まで達するように配置された伝導材料７０にて構成している。伝導材料７０は、ｎ-型ドリフト層４の表面側においてドレイン配線２３と電気的に接続されると共にｎ-型ドリフト層４の裏面側において裏面電極１９と電気的に接続された構造とされている。このような伝導材料７０は、ｎ-型ドリフト層４内にビアホール７１を開けたのち、そのビアホール７１内を埋め込むように配置される。伝導材料７０は、低抵抗材料であればどのような材料で構成されていても良いが、例えば不純物が高濃度に注入されたドープトＰｏｌｙ−Ｓｉや金属等で構成される。 As shown in this figure, a part of the wiring lead-out portion 9 is constituted by a conductive material 70 arranged so as to reach from the front surface to the back surface of the n − type drift layer 4. Conductive material 70, n - the surface side of the type drift layer 4 with the drain wire 23 electrically connected to n - the back surface side of the type drift layer 4 is a back surface electrode 19 and electrically connected to the structure Yes. Such a conductive material 70 is disposed so as to fill the via hole 71 after the via hole 71 is opened in the n − type drift layer 4. The conductive material 70 may be made of any material as long as it is a low-resistance material. For example, the conductive material 70 is made of doped Poly-Si or metal in which impurities are implanted at a high concentration.

このように、ｎ-型ドリフト層４の表面から裏面に至るように伝導材料７０を配置することにより配線引出し部９の一部を構成しても構わない。 In this way, a part of the wiring lead portion 9 may be configured by disposing the conductive material 70 so as to extend from the front surface to the back surface of the n − type drift layer 4.

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態も、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described. In this embodiment, the configuration of the wiring lead-out portion 9 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only different portions from the first embodiment will be described.

図１４は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。   FIG. 14 is a cross-sectional view of a chip on which a semiconductor device having a high voltage MOSFET for level shift according to the present embodiment is formed.

この図に示されるように、配線引出し部９の一部をｎ-型ドリフト層４にｎ型不純物（もしくはｐ型不純物）を高濃度にドーピングした高濃度シリコン層８０によって構成している。この高濃度シリコン層８０を介して、裏面電極１９とドレイン配線２３とが電気的に接続されている。 As shown in this figure, a part of the wiring lead portion 9 is constituted by a high-concentration silicon layer 80 in which an n - type drift layer 4 is doped with an n-type impurity (or p-type impurity) at a high concentration. The back electrode 19 and the drain wiring 23 are electrically connected through the high concentration silicon layer 80.

このように、ｎ-型ドリフト層４に不純物を高濃度にドーピングした高濃度シリコン層８０を配置することにより配線引出し部９の一部を構成しても構わない。 In this way, a part of the wiring lead portion 9 may be configured by disposing the high concentration silicon layer 80 doped with impurities at a high concentration in the n − type drift layer 4.

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態も、第１実施形態に対して配線引出し部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Eighth embodiment)
An eighth embodiment of the present invention will be described. In this embodiment, the configuration of the wiring lead-out portion 9 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only different portions from the first embodiment will be described.

図１５は、本実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。   FIG. 15 is a cross-sectional view of a chip on which a semiconductor device having a high voltage MOSFET for level shift according to this embodiment is formed.

この図に示されるように、配線引出し部９の一部をｎ-型ドリフト層４を貫通するように備えられた絶縁膜９０内に配置した伝導材料９１によって構成している。伝導材料９１は、ｎ-型ドリフト層４の表面側においてドレイン配線２３と電気的に接続されると共にｎ-型ドリフト層４の裏面側において裏面電極１９と電気的に接続された構造とされている。このような構造は、ｎ-型ドリフト層４内にビアホール９２を開けたのち、そのビアホール９２の内壁を例えば熱酸化することで絶縁膜９０を形成し、その後、絶縁膜９０内を埋め込むように導体材料９１を配置することにより構成される。伝導材料９１は、低抵抗材料であればどのような材料で構成されていても良いが、例えば不純物が高濃度に注入されたドープトＰｏｌｙ−Ｓｉや金属等で構成される。 As shown in this figure, a part of the wiring lead-out portion 9 is constituted by a conductive material 91 disposed in an insulating film 90 provided so as to penetrate the n − type drift layer 4. Conductive material 91, n - the surface side of the type drift layer 4 with the drain wire 23 electrically connected to n - the back surface side of the type drift layer 4 is a back surface electrode 19 and electrically connected to the structure Yes. In such a structure, after the via hole 92 is opened in the n − type drift layer 4, the insulating film 90 is formed by, for example, thermally oxidizing the inner wall of the via hole 92, and then the insulating film 90 is embedded. The conductive material 91 is arranged. The conductive material 91 may be made of any material as long as it is a low-resistance material. For example, the conductive material 91 is made of doped Poly-Si or metal in which impurities are implanted at a high concentration.

このように、ｎ-型ドリフト層４に備えた絶縁膜９０内に伝導材料９１を配置することにより、配線引出し部９の一部を構成しても構わない。 As described above, by disposing the conductive material 91 in the insulating film 90 provided in the n − type drift layer 4, a part of the wiring lead portion 9 may be configured.

（他の実施形態）
上記各実施形態では、ＬＶ回路島１とＨＶ回路島２とをトレンチ分離部５で囲むと共に、ＨＶ回路島２をトレンチ分離部６にて囲む構造としている。これにより、高電圧基準とされるＨＶ回路島２を２つのトレンチ分離部５、６にて囲める構造にできるが、単に、ＬＶ回路島１とＨＶ回路島２を１つずつ異なるトレンチ分離部にて囲むようにしても良い。 (Other embodiments)
In each of the above embodiments, the LV circuit island 1 and the HV circuit island 2 are surrounded by the trench isolation part 5 and the HV circuit island 2 is surrounded by the trench isolation part 6. As a result, the HV circuit island 2 to be a high voltage reference can be surrounded by the two trench isolation parts 5 and 6, but the LV circuit island 1 and the HV circuit island 2 are simply made into different trench isolation parts one by one. You may make it surround.

また、ＨＶ回路島２を多重トレンチにした場合において、上記第３実施形態ではトレンチ数を４つ（図９参照）、第４実施形態では３つ（図１１参照）としているが、これも単なる一例であり、要求される耐圧に応じてトレンチ数を変更しても構わない。   Further, when the HV circuit island 2 is a multiple trench, the number of trenches is four in the third embodiment (see FIG. 9) and three in the fourth embodiment (see FIG. 11). It is an example, and the number of trenches may be changed according to the required breakdown voltage.

また、上記第１〜第３実施形態では、ｎ-型ドリフト層４の表層部にｎウェル層２０を形成したが、ｎ-型ドリフト層４内の内部抵抗を減少させるためであり、ｎウェル層２０を設けなくても構わない。 In the above-mentioned first to third embodiments, n - -type surface layer portion of the drift layer 4 has formed the n-well layer 20, n - and in order to reduce the internal resistance of the type drift layer 4, the n-well The layer 20 may not be provided.

また、上記各実施形態では第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプの高耐圧ＭＯＳＦＥＴ３を例に挙げて説明しているが、第１導電型をｐ型、第２導電型をｎ型とするｐチャネルタイプの高耐圧ＭＯＳＦＥＴとしても構わない。   In each of the above embodiments, the n-channel type high breakdown voltage MOSFET 3 in which the first conductivity type is n-type and the second conductivity type is p-type is described as an example. However, the first conductivity type is p-type, It may be a p-channel type high voltage MOSFET with the second conductivity type n-type.

また、上記各実施形態では、レベルシフト用のトランジスタとして高耐圧ＭＯＳＦＥＴ３を例に挙げたが、電流が縦方向に、つまりｎ-型ドリフト層の表裏面を貫通するように流れる縦型ＭＯＳＦＥＴであれば何でも良く、プレーナ型ＭＯＳＦＥＴ（例えば、特開平１１−２３８７４２号公報参照）、トレンチゲート構造のＭＯＳＦＥＴ（例えば、特開２００４−２６６１４０号公報参照）、コンケーブ構造のＭＯＳＦＥＴ（例えば、特開平０９−２９３８６１号公報参照）であっても構わない。勿論、これらの場合にも、ｎチャネルタイプとｐチャネルタイプいずれであっても構わない。 In each of the above embodiments, the high breakdown voltage MOSFET 3 is exemplified as the level shift transistor. However, it may be a vertical MOSFET in which current flows in the vertical direction, that is, through the front and back surfaces of the n − type drift layer. Any planar type MOSFET (for example, see JP-A-11-238742), trench gate structure MOSFET (for example, see JP-A-2004-266140), concave structure MOSFET (for example, JP-A-09-293861) May be used). Of course, in these cases, either the n-channel type or the p-channel type may be used.

さらに、ここでは高耐圧トランジスタの一例として、レベルシフト用の高耐圧ＭＯＳＦＥＴを例に挙げて説明したが、他の高耐圧トランジスタ、例えばＩＧＢＴやバイポーラトランジスタに関しても上記と同様の構造を採用することができる。また、レベルシフト用に限らず、高耐圧トランジスタに関しても、上記と同様の構造を採用することができる。なお、上記各実施形態では、第１配線がソース配線、第２配線がドレイン配線となるような場合について説明したが、ＩＧＢＴやバイポーラトランジスタの場合には、第１配線がエミッタ配線、第２配線がコレクタ配線となる。   Further, here, as an example of the high breakdown voltage transistor, a level shift high breakdown voltage MOSFET has been described as an example, but other high breakdown voltage transistors, for example, IGBTs and bipolar transistors, can adopt the same structure as described above. it can. Further, the structure similar to the above can be adopted not only for level shift but also for a high voltage transistor. In each of the above embodiments, the case where the first wiring is the source wiring and the second wiring is the drain wiring has been described. However, in the case of an IGBT or a bipolar transistor, the first wiring is the emitter wiring and the second wiring. Becomes the collector wiring.

本発明の第１実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。1 is a cross-sectional view of a chip on which a semiconductor device having a high breakdown voltage MOSFET according to a first embodiment of the present invention is formed. 図１に示す半導体装置の上面レイアウトを示した模式図である。FIG. 2 is a schematic diagram showing a top layout of the semiconductor device shown in FIG. 1. 素子部８内での電位分布を示した図である。FIG. 6 is a diagram showing a potential distribution in the element unit 8. 図１に示す半導体装置の高耐圧ＭＯＳＦＥＴ部分の製造工程を示した図である。FIG. 2 is a diagram showing a manufacturing process of a high voltage MOSFET portion of the semiconductor device shown in FIG. 1. 図４に続く半導体装置の高耐圧ＭＯＳＦＥＴ部分の製造工程を示した図である。FIG. 5 is a diagram showing a manufacturing process of the high breakdown voltage MOSFET portion of the semiconductor device continued from FIG. 4. 図５に続く半導体装置の高耐圧ＭＯＳＦＥＴ部分の製造工程を示した図である。FIG. 6 is a diagram showing a manufacturing process of the high breakdown voltage MOSFET portion of the semiconductor device continued from FIG. 5. 本発明の第２実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has a high voltage | pressure-resistant MOSFET concerning 2nd Embodiment of this invention was formed. 本発明の第３実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has a high voltage | pressure-resistant MOSFET concerning 3rd Embodiment of this invention was formed. 図８に示す半導体装置の上面レイアウトを示した模式図である。FIG. 9 is a schematic diagram showing a top layout of the semiconductor device shown in FIG. 8. 本発明の第４実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has high voltage | pressure-resistant MOSFET concerning 4th Embodiment of this invention was formed. 図１０に示す半導体装置の上面レイアウトを示した模式図である。It is the schematic diagram which showed the upper surface layout of the semiconductor device shown in FIG. 本発明の第５実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has the high voltage | pressure-resistant MOSFET for level shift concerning 5th Embodiment of this invention was formed. 本発明の第６実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has the high voltage | pressure-resistant MOSFET for level shift concerning 6th Embodiment of this invention was formed. 本発明の第７実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has the high voltage | pressure-resistant MOSFET for level shift concerning 7th Embodiment of this invention was formed. 本発明の第８実施形態にかかるレベルシフト用の高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。It is sectional drawing of the chip | tip in which the semiconductor device which has the high voltage | pressure-resistant MOSFET for level shift concerning 8th Embodiment of this invention was formed. 従来のＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳの断面構成を示した図である。It is the figure which showed the cross-sectional structure of the high voltage | pressure-resistant LDMOS for level shifts with which the conventional HVIC is equipped. 図１６に示した高耐圧ＬＤＭＯＳ内の電位分布を示した図である。It is the figure which showed the electric potential distribution in the high voltage | pressure-resistant LDMOS shown in FIG.

符号の説明Explanation of symbols

１…ＬＶ回路島、２…ＨＶ回路島、３…高耐圧ＭＯＳＦＥＴ、４…ｎ-型ドリフト層、５〜７…トレンチ分離部、８…素子部、９…配線引出し部、１０…ｐ型チャネル領域、１１…ｎ+型ソース領域、１２…ｐ+型コンタクト領域、１３…ｎ+型ドレインコンタクト領域、１４…ＬＯＣＯＳ酸化膜、１５…ゲート絶縁膜、１６…ゲート電極、１７…層間絶縁膜、１８…ソース配線、１９…裏面電極、２０…ｎウェル領域、２１、２２…ｎ+型コンタクト領域、２３…ドレイン配線、２４…層間絶縁膜、２５、２６…保護膜、３０…シリコン基板、３１…トレンチ、３２…絶縁層、４０…層間絶縁膜、５０…リードフレーム、５１…絶縁膜、５２…電源配線、５３…ボンディングワイヤ DESCRIPTION OF SYMBOLS 1 ... LV circuit island, 2 ... HV circuit island, 3 ... High breakdown voltage MOSFET, 4 ... n < - > type drift layer, 5-7 ... Trench isolation | separation part, 8 ... Element part, 9 ... Wiring extraction part, 10 ... p-type channel 11 ... n + type source region, 12 ... p + type contact region, 13 ... n + type drain contact region, 14 ... LOCOS oxide film, 15 ... gate insulating film, 16 ... gate electrode, 17 ... interlayer insulating film, DESCRIPTION OF SYMBOLS 18 ... Source wiring, 19 ... Back electrode, 20 ... N well area | region, 21, 22 ... n + type contact area | region, 23 ... Drain wiring, 24 ... Interlayer insulation film, 25, 26 ... Protective film, 30 ... Silicon substrate, 31 ... Trench, 32 ... Insulating layer, 40 ... Interlayer insulating film, 50 ... Lead frame, 51 ... Insulating film, 52 ... Power supply wiring, 53 ... Bonding wire

Claims (15)

高耐圧トランジスタ（３）を備えた半導体装置であって、
前記高耐圧トランジスタ（３）は、第１導電型層（４）を有し、該第１導電型層（４）に互いにトレンチ分離部（６）にて絶縁分離された素子部（８）と配線引出し部（９）とを備えた構成とされ、
前記素子部（８）は、前記第１導電型層（４）の表面側に第１配線（１８）を備えていると共に、前記第１導電型層（４）の裏面側に裏面電極（１９）を備え、前記第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記配線引出し部（９）は、前記素子部（８）から延設された前記裏面電極（１９）と、前記第１導電型層（４）の表面側に形成された第２配線（２３）とを有し、前記裏面電極（１９）および前記第２配線（２３）を前記素子部（８）に流す電流の引出し配線としていることを特徴とする半導体装置。 A semiconductor device comprising a high voltage transistor (3),
The high breakdown voltage transistor (3) includes a first conductivity type layer (4), and an element portion (8) insulated from the first conductivity type layer (4) by a trench isolation portion (6). It is configured to have a wiring lead-out part (9),
The element portion (8) includes a first wiring (18) on the surface side of the first conductivity type layer (4), and a back electrode (19) on the back surface side of the first conductivity type layer (4). And a vertical transistor that allows current to pass through the front and back surfaces of the first conductivity type layer (4),
The wiring lead-out part (9) includes the back electrode (19) extending from the element part (8) and a second wiring (23) formed on the surface side of the first conductivity type layer (4). A semiconductor device characterized in that the back electrode (19) and the second wiring (23) serve as a lead-out wiring for a current flowing through the element portion (8). 前記第１導電型層（４）と前記第２配線（２３）とはボンディングワイヤ（６０）を通じて電気的に接続されており、該ボンディングワイヤ（６０）が前記配線引出し部（９）の一部を構成していることを特徴とする請求項１に記載の半導体装置。   The first conductivity type layer (4) and the second wiring (23) are electrically connected through a bonding wire (60), and the bonding wire (60) is a part of the wiring lead portion (9). The semiconductor device according to claim 1, comprising: 前記第１導電型層（４）にはビアホール（７１）が形成されていると共に、該ビアホール（７１）内には導体材料（７０）が配置されており、該導体材料（７０）が前記裏面電極（１９）および前記第２配線（２３）と電気的に接続されることで、該導体材料（７０）にて前記配線引出し部（９）の一部を構成していることを特徴とする請求項１に記載の半導体装置。   A via hole (71) is formed in the first conductivity type layer (4), and a conductor material (70) is disposed in the via hole (71), and the conductor material (70) is disposed on the back surface. A part of the wiring lead-out portion (9) is constituted by the conductor material (70) by being electrically connected to the electrode (19) and the second wiring (23). The semiconductor device according to claim 1. 前記素子部（８）に備えられた前記第１導電型層（４）よりも不純物濃度が高濃度とされた高濃度層（８０）が備えられ、該高濃度層（８０）が前記裏面電極（１９）および前記第２配線（２３）と電気的に接続されることで、該高濃度層（８０）にて前記配線引出し部（９）の一部を構成していることを特徴とする請求項１に記載の半導体装置。   A high concentration layer (80) having an impurity concentration higher than that of the first conductivity type layer (4) provided in the element portion (8) is provided, and the high concentration layer (80) is provided on the back electrode. (19) and the second wiring (23) are electrically connected so that the high concentration layer (80) constitutes a part of the wiring lead-out portion (9). The semiconductor device according to claim 1. 前記第１導電型層（４）にはビアホール（９２）が形成されていると共に、該ビアホール（９２）内には絶縁膜（９０）を介して導体材料（９１）が配置されており、該導体材料（９１）が前記裏面電極（１９）および前記第２配線（２３）と電気的に接続されることで、該導体材料（９１）にて前記配線引出し部（９）の一部を構成していることを特徴とする請求項１に記載の半導体装置。   A via hole (92) is formed in the first conductivity type layer (4), and a conductor material (91) is disposed in the via hole (92) through an insulating film (90), A conductor material (91) is electrically connected to the back electrode (19) and the second wiring (23), so that the conductor material (91) constitutes a part of the wiring lead portion (9). The semiconductor device according to claim 1, wherein: 前記高耐圧トランジスタ（３）は、低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧ＭＯＳＦＥＴ、ＩＧＢＴもしくはバイポーラトランジスタのいずれかであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。   The high breakdown voltage transistor (3) is one of a high breakdown voltage MOSFET, IGBT or bipolar transistor for performing power conversion between the low voltage circuit island (1) and the high voltage circuit island (2). 6. The semiconductor device according to claim 1, wherein the semiconductor device is characterized in that: 高耐圧トランジスタ（３）を備えた半導体装置であって、
前記高耐圧トランジスタ（３）は、第１導電型の第１導電型層（４）を有し、該第１導電型層（４）に互いにトレンチ分離部（６）にて絶縁分離された素子部（８）と配線引出し部（９）とを備えた構成とされ、
前記素子部（８）には、
前記第１導電型層（４）に形成された第２導電型のチャネル層（１０）と、
前記チャネル層（１０）内に形成され、前記第１導電型層（４）よりも高濃度とされた第１導電型の半導体領域（１１）と、
前記チャネル層（１０）のうち前記半導体領域（１１）と前記第１導電型層（４）との間に挟まれた領域の表面に形成されたゲート絶縁膜（１５）と、
前記ゲート絶縁膜（１５）の表面に形成されたゲート電極（１６）と、
前記半導体領域（１１）および前記チャネル層（１０）のコンタクト領域（１１）に電気的に接続された第１配線（１８）と、
前記第１導電型層（４）の裏面側に形成された前記第１導電型層（４）よりも高濃度とされた第１導電型のドレインコンタクト領域（１３）とが備えられ、
前記配線引出し部（９）には、
前記第１導電型層（４）の表面側および裏面側に形成されたコンタクト領域（２１、２２）と、
前記第１導電型層（４）の表面側の前記コンタクト領域（２１）と電気的に接続された第２配線（２３）とが備えられ、
前記素子部（８）の前記ドレインコンタクト領域（１３）と前記配線引出し部（９）における前記ドリフト領域（４）の裏面側のコンタクト領域（２２）とを電気的に接続する裏面電極（１９）が備えられていると共に、
前記素子部（８）および前記配線引出し部（９）における前記第１導電型層（４）の上部に層間絶縁膜（１７）が形成され、該層間絶縁膜（１７）に形成されたコンタクトホールを通じて、前記第１配線（１８）が前記半導体領域（１１）および前記チャネル層（１０）のコンタクト領域（１１）に電気的に接続され、前記第２配線（２３）が前記第１導電型層（４）の表面側の前記コンタクト領域（２１）と電気的に接続されていることを特徴とする半導体装置。 A semiconductor device comprising a high voltage transistor (3),
The high breakdown voltage transistor (3) has a first conductivity type layer (4) of a first conductivity type, and is isolated from the first conductivity type layer (4) by a trench isolation part (6). A portion (8) and a wiring lead-out portion (9),
In the element part (8),
A second conductivity type channel layer (10) formed in the first conductivity type layer (4);
A first conductivity type semiconductor region (11) formed in the channel layer (10) and having a higher concentration than the first conductivity type layer (4);
A gate insulating film (15) formed on a surface of a region sandwiched between the semiconductor region (11) and the first conductivity type layer (4) in the channel layer (10);
A gate electrode (16) formed on the surface of the gate insulating film (15);
A first wiring (18) electrically connected to the contact region (11) of the semiconductor region (11) and the channel layer (10);
A drain contact region (13) of the first conductivity type having a higher concentration than the first conductivity type layer (4) formed on the back surface side of the first conductivity type layer (4);
In the wiring lead-out part (9),
Contact regions (21, 22) formed on the front and back sides of the first conductivity type layer (4);
A second wiring (23) electrically connected to the contact region (21) on the surface side of the first conductivity type layer (4);
A back electrode (19) for electrically connecting the drain contact region (13) of the element portion (8) and a contact region (22) on the back surface side of the drift region (4) in the wiring lead portion (9). Is provided,
An interlayer insulating film (17) is formed on the first conductive type layer (4) in the element section (8) and the wiring lead-out section (9), and a contact hole is formed in the interlayer insulating film (17). The first wiring (18) is electrically connected to the semiconductor region (11) and the contact region (11) of the channel layer (10), and the second wiring (23) is connected to the first conductivity type layer. A semiconductor device characterized in that it is electrically connected to the contact region (21) on the surface side of (4). 前記第１配線（１８）および前記第２配線（２３）は、前記層間絶縁膜（１７）の上に形成されており、互いに逆方向に引き出されていることを特徴とする請求項７に記載の半導体装置。   The said 1st wiring (18) and the said 2nd wiring (23) are formed on the said interlayer insulation film (17), and are pulled out in the mutually reverse direction, The said 7th aspect is characterized by the above-mentioned. Semiconductor device. 前記高電圧回路島（２）を囲むトレンチ分離部（６）と前記高電圧回路島（２）および前記低電圧回路島（１）の双方を囲むトレンチ分離部（５）が備えられていることを特徴とする請求項６ないし８のいずれか１つに記載の半導体装置。   A trench isolation portion (6) surrounding the high voltage circuit island (2) and a trench isolation portion (5) surrounding both the high voltage circuit island (2) and the low voltage circuit island (1) are provided. A semiconductor device according to claim 6, wherein: 前記高電圧回路島（２）を囲む前記トレンチ分離部（６）が多重トレンチにて構成されていることを特徴とする請求項９に記載の半導体装置。   10. The semiconductor device according to claim 9, wherein the trench isolation part (6) surrounding the high-voltage circuit island (2) is formed of multiple trenches. 前記素子部（８）と前記配線引出し部（９）は共にトレンチ分離部（７）にて囲まれており、該トレンチ分離部（７）内にのみ前記裏面電極（１９）が形成されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。   The element part (8) and the wiring lead part (9) are both surrounded by a trench isolation part (7), and the back electrode (19) is formed only in the trench isolation part (7). The semiconductor device according to claim 1, wherein: 前記素子部（８）と前記配線引出し部（９）において、前記第１導電型層（４）の裏面には絶縁膜（４０）が形成され、
該絶縁膜（４０）には、前記素子部（８）における前記ドレインコンタクト領域（１３）に繋がるコンタクトホールと前記配線引出し部（９）における前記第１導電型層（４）の裏面側の前記コンタクト領域（２２）に繋がるコンタクトホールが形成されており、
前記裏面電極（１９）は、前記絶縁膜（４０）の裏面に形成されたコンタクトホールを通じて、前記素子部（８）における前記ドレインコンタクト領域（１３）と前記配線引出し部（９）における前記第１導電型層（４）の裏面側の前記コンタクト領域（２２）とに電気的に接続されていることを特徴とする請求項９ないし１１のいずれか１つに記載の半導体装置。 In the element part (8) and the wiring lead part (9), an insulating film (40) is formed on the back surface of the first conductivity type layer (4).
The insulating film (40) includes a contact hole connected to the drain contact region (13) in the element portion (8) and the back surface side of the first conductivity type layer (4) in the wiring lead portion (9). A contact hole connected to the contact region (22) is formed;
The back electrode (19) is connected to the drain contact region (13) in the element portion (8) and the first in the wiring lead portion (9) through a contact hole formed in the back surface of the insulating film (40). 12. The semiconductor device according to claim 9, wherein the semiconductor device is electrically connected to the contact region (22) on the back surface side of the conductive type layer (4). 低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧トランジスタ（３）を備えた半導体装置であって、
前記高耐圧トランジスタ（３）は、第１導電型層（４）を有し、該第１導電型層（４）に互いにトレンチ分離部（６）にて絶縁分離された素子部（８）を備え、
前記素子部（８）は、前記第１導電型層（４）の表面側に第１配線（１８）を備えていると共に、前記第１導電型層（４）の裏面側に裏面電極となるリードフレーム（５０）を有し、前記第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記リードフレーム（５０）は、前記第１導電型層（４）の端部よりも突き出すように配置され、該突き出した部分において、前記第１導電型層（４）の表面側に形成された前記高電圧回路島（２）に対して電圧印加を行う電源配線（５２）とボンディングワイヤ（５３）にて電気的に接続されていることを特徴とする半導体装置。 A semiconductor device comprising a high voltage transistor (3) for power conversion between a low voltage circuit island (1) and a high voltage circuit island (2),
The high breakdown voltage transistor (3) has a first conductivity type layer (4), and an element portion (8) insulated from each other by a trench isolation portion (6) on the first conductivity type layer (4). Prepared,
The element portion (8) includes a first wiring (18) on the surface side of the first conductivity type layer (4) and serves as a back electrode on the back surface side of the first conductivity type layer (4). A vertical frame having a lead frame (50) and passing a current so as to penetrate the front and back surfaces of the first conductivity type layer (4);
The lead frame (50) is disposed so as to protrude from an end portion of the first conductivity type layer (4), and is formed on the surface side of the first conductivity type layer (4) in the protruding portion. A semiconductor device characterized in that the high-voltage circuit island (2) is electrically connected to a power supply wiring (52) for applying voltage to the high-voltage circuit island (2) by a bonding wire (53). 低電圧回路島（１）と高電圧回路島（２）との間での電力変換を行うための高耐圧トランジスタ（３）を備えた半導体装置であって、
前記高耐圧トランジスタ（３）は、第１導電型層（４）を有し、該第１導電型層（４）に互いにトレンチ分離部（６）にて絶縁分離された素子部（８）を備え、
前記素子部（８）には、
前記第１導電型層（４）に形成された第２導電型のチャネル層（１０）と、
前記チャネル層（１０）内に形成され、前記第１導電型層（４）よりも高濃度とされた第１導電型の半導体領域（１１）と、
前記チャネル層（１０）のうち前記半導体領域（１１）と前記第１導電型層（４）との間に挟まれた領域の表面に形成されたゲート絶縁膜（１５）と、
前記ゲート絶縁膜（１５）の表面に形成されたゲート電極（１６）と、
前記半導体領域（１１）および前記チャネル層（１０）のコンタクト領域（１１）に電気的に接続された第１配線（１８）と、
前記第１導電型層（４）の裏面側に形成された前記第１導電型層（４）よりも高濃度とされた第１導電型のドレインコンタクト領域（１３）と、
前記第１導電型層（４）の裏面側に前記ドレインコンタクト領域（１３）に接続される裏面電極となるリードフレーム（５０）が備えられ、
前記第１導電型層（４）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記リードフレーム（５０）は、前記第１導電型層（４）の端部よりも突き出すように配置され、該突き出した部分において、前記第１導電型層（４）の表面側に形成された前記高電圧回路島（２）に対して電圧印加を行う電源配線（５２）とボンディングワイヤ（５３）にて電気的に接続されていることを特徴とする半導体装置。 A semiconductor device comprising a high voltage transistor (3) for power conversion between a low voltage circuit island (1) and a high voltage circuit island (2),
The high breakdown voltage transistor (3) has a first conductivity type layer (4), and an element portion (8) insulated from each other by a trench isolation portion (6) on the first conductivity type layer (4). Prepared,
In the element part (8),
A second conductivity type channel layer (10) formed in the first conductivity type layer (4);
A first conductivity type semiconductor region (11) formed in the channel layer (10) and having a higher concentration than the first conductivity type layer (4);
A gate insulating film (15) formed on a surface of a region sandwiched between the semiconductor region (11) and the first conductivity type layer (4) in the channel layer (10);
A gate electrode (16) formed on the surface of the gate insulating film (15);
A first wiring (18) electrically connected to the contact region (11) of the semiconductor region (11) and the channel layer (10);
A drain contact region (13) of the first conductivity type having a higher concentration than the first conductivity type layer (4) formed on the back side of the first conductivity type layer (4);
A lead frame (50) serving as a back electrode connected to the drain contact region (13) is provided on the back side of the first conductivity type layer (4),
A vertical transistor that allows current to pass through the front and back surfaces of the first conductivity type layer (4);
The lead frame (50) is disposed so as to protrude from an end portion of the first conductivity type layer (4), and is formed on the surface side of the first conductivity type layer (4) in the protruding portion. A semiconductor device characterized in that the high-voltage circuit island (2) is electrically connected to a power supply wiring (52) for applying voltage to the high-voltage circuit island (2) by a bonding wire (53). 前記素子部（８）を除く前記第１導電型層（４）の裏面側には絶縁膜（５１）が形成されており、該絶縁膜（５１）に前記リードフレーム（５０）が貼り付けられていることを特徴とする請求項１３または１４に記載の半導体装置。   An insulating film (51) is formed on the back surface side of the first conductivity type layer (4) excluding the element portion (8), and the lead frame (50) is attached to the insulating film (51). The semiconductor device according to claim 13 or 14,
JP2008231833A 2007-11-09 2008-09-10 Semiconductor device Expired - Fee Related JP4788749B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008231833A JP4788749B2 (en) 2007-11-09 2008-09-10 Semiconductor device
CN 200810170454 CN101431102B (en) 2007-11-09 2008-11-06 Semiconductor device with high-breakdown-voltage transistor
US12/289,853 US8097921B2 (en) 2007-11-09 2008-11-06 Semiconductor device with high-breakdown-voltage transistor
DE102008056389A DE102008056389A1 (en) 2007-11-09 2008-11-07 Semiconductor device with high breakdown voltage transistor
US13/291,162 US8436419B2 (en) 2007-11-09 2011-11-08 Semiconductor device with high-breakdown-voltage transistor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007292047 2007-11-09
JP2007292047 2007-11-09
JP2008231833A JP4788749B2 (en) 2007-11-09 2008-09-10 Semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010144150A Division JP4835773B2 (en) 2007-11-09 2010-06-24 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2009135423A true JP2009135423A (en) 2009-06-18
JP4788749B2 JP4788749B2 (en) 2011-10-05

Family

ID=40646353

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008231833A Expired - Fee Related JP4788749B2 (en) 2007-11-09 2008-09-10 Semiconductor device
JP2010144150A Expired - Fee Related JP4835773B2 (en) 2007-11-09 2010-06-24 Semiconductor device

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2010144150A Expired - Fee Related JP4835773B2 (en) 2007-11-09 2010-06-24 Semiconductor device

Country Status (2)

Country Link
JP (2) JP4788749B2 (en)
CN (1) CN101431102B (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054346A (en) * 2010-08-31 2012-03-15 Denso Corp Semiconductor device
CN111933640A (en) * 2020-07-28 2020-11-13 杭州士兰微电子股份有限公司 High voltage integrated circuit and manufacturing method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE536530C2 (en) * 2011-04-21 2014-02-04 Silex Microsystems Ab Starting substrate for semiconductor technology with substrate through connections and a method for manufacturing them
EP3051592A1 (en) * 2015-01-27 2016-08-03 Nxp B.V. Semiconductor device
CN106129108B (en) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 Semiconductor wafer with three-dimensional structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04171765A (en) * 1990-11-05 1992-06-18 Nissan Motor Co Ltd Semiconductor device
JP2001044357A (en) * 1999-07-26 2001-02-16 Seiko Epson Corp Semiconductor device and manufacture thereof
JP2006121041A (en) * 2004-09-24 2006-05-11 Toshiba Corp Semiconductor device and manufacturing method of semiconductor device
JP2006148058A (en) * 2004-10-22 2006-06-08 Denso Corp Semiconductor device
JP2006156436A (en) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2007184553A (en) * 2005-12-06 2007-07-19 Sanyo Electric Co Ltd Semiconductor device and its fabrication process
JP2007317839A (en) * 2006-05-25 2007-12-06 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method
JP2008166705A (en) * 2006-12-06 2008-07-17 Denso Corp Semiconductor device and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396703B1 (en) * 2001-04-28 2003-09-02 주식회사 하이닉스반도체 High Voltage Device and Method for the Same
JP3824310B2 (en) * 2002-01-18 2006-09-20 ローム株式会社 Double diffusion MOSFET and semiconductor device using the same
JP2005005446A (en) * 2003-06-11 2005-01-06 Renesas Technology Corp Semiconductor device and its manufacturing method
JP2007221024A (en) * 2006-02-20 2007-08-30 Toshiba Corp Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04171765A (en) * 1990-11-05 1992-06-18 Nissan Motor Co Ltd Semiconductor device
JP2001044357A (en) * 1999-07-26 2001-02-16 Seiko Epson Corp Semiconductor device and manufacture thereof
JP2006121041A (en) * 2004-09-24 2006-05-11 Toshiba Corp Semiconductor device and manufacturing method of semiconductor device
JP2006148058A (en) * 2004-10-22 2006-06-08 Denso Corp Semiconductor device
JP2006156436A (en) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2007184553A (en) * 2005-12-06 2007-07-19 Sanyo Electric Co Ltd Semiconductor device and its fabrication process
JP2007317839A (en) * 2006-05-25 2007-12-06 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method
JP2008166705A (en) * 2006-12-06 2008-07-17 Denso Corp Semiconductor device and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054346A (en) * 2010-08-31 2012-03-15 Denso Corp Semiconductor device
CN111933640A (en) * 2020-07-28 2020-11-13 杭州士兰微电子股份有限公司 High voltage integrated circuit and manufacturing method thereof
CN111933640B (en) * 2020-07-28 2023-03-17 杭州士兰微电子股份有限公司 High voltage integrated circuit and manufacturing method thereof

Also Published As

Publication number Publication date
CN101431102A (en) 2009-05-13
CN101431102B (en) 2010-12-22
JP4835773B2 (en) 2011-12-14
JP2010206235A (en) 2010-09-16
JP4788749B2 (en) 2011-10-05

Similar Documents

Publication Publication Date Title
JP5754558B2 (en) Semiconductor integrated circuit device
JP2009176814A (en) Semiconductor device
US8097921B2 (en) Semiconductor device with high-breakdown-voltage transistor
JP4835773B2 (en) Semiconductor device
WO2016046900A1 (en) Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and method for designing silicon carbide semiconductor device
JP5432750B2 (en) Semiconductor device and manufacturing method of semiconductor device
TWI384621B (en) High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor
JP2006324412A (en) Semiconductor device
JP2005136150A (en) Semiconductor device and its manufacturing method
JP2007019200A (en) Semiconductor device and its manufacturing method
JP7147703B2 (en) semiconductor equipment
JP4487481B2 (en) Semiconductor device and manufacturing method thereof
JP2012238741A (en) Semiconductor device and manufacturing method for the same
JP3543508B2 (en) Semiconductor device
JP3951815B2 (en) Semiconductor device
JP6056243B2 (en) Semiconductor device and manufacturing method thereof
JP6132539B2 (en) Semiconductor device
JP5636827B2 (en) Semiconductor device
JP5132481B2 (en) Semiconductor integrated circuit device
JP2008270367A (en) Semiconductor device
JP2022038239A (en) Semiconductor device
JP2010010264A (en) Semiconductor device
JP6149603B2 (en) Semiconductor device
JP3719642B2 (en) Semiconductor device
JP5455005B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110621

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110704

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees