JP3951815B2

JP3951815B2 - Semiconductor device

Info

Publication number: JP3951815B2
Application number: JP2002168131A
Authority: JP
Inventors: 信一神保; 順齋藤
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-06-11
Filing date: 2002-06-10
Publication date: 2007-08-01
Anticipated expiration: 2022-06-10
Also published as: JP2004006555A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源装置等の制御駆動用に高耐圧ドライバとして使用される集積回路の半導体装置に関する。
【０００２】
【従来の技術】
従来、電源装置等の制御駆動用に高耐圧ドライバとして使用される集積回路では、高電位部と低電位部を分離する構造が採用されている。
上記の分離構造としては、ｐｎ接合を用いる接合分離構造と、ＳｉＯ₂などの誘電体を用いる誘電体分離構造が一般的である。
【０００３】
上記の接合分離構造では、例えば、ｐ型基板を用いる場合に、その表面に低濃度のｎ型のエピタキシャル層を形成したウエハを用い、そのエピタキシャル層に深いｐ型層の拡散をなさしめてｐｎ接合によって３次元的にｎ層の島を形成し、その中にＣＭＯＳにより構成するドライバ回路などを造り込む。このｎ層の島（ｎ層領域）とｐ型基板に逆バイアス電圧を印加することで、接合容量によってｎ層の島を電気的に分離して、高耐圧を実現することができる。
【０００４】
また、上記の誘電体分離構造では、例えば、シリコン基板上に選択的に形成したＳｉＯ₂によって電気的に分離されたシリコン領域に回路を構成するもので、分離されたシリコン領域毎に異なる基準電位で動作をさせて、高耐圧を実現することができる。
特許出願を遡及調査すると、特開平９−５５４９８号公報には、従来の接合分離構造で用いていたエピタキシャルウエハを使用せずに、通常のシリコンウエハを用い、プレーナ接合のみによって接合分離を行う方法、即ち、一種の自己分離構造とも見なせる分離構造が開示されている。
【０００５】
また、特開２０００-５８６７３号公報には、接合分離とトレンチ分離との組み合わせ構造が開示されている
さらに、トレンチの表面に沿って絶縁層が形成されるタイプのトレンチ分離構造も開示されている。
なお、上記の接合分離構造においては、基板表面に現れるｐｎ接合の電界集中を緩和する必要があるが、そのための一般的な構成として、ＲＥＳＵＲＦ（REduced SURface electric field）構造が用いられている。
【０００６】
この構造は、分離されたｎ型領域とｐ型基板との間に逆バイアスが加わると、プレーナ接合の底部に当たる平行平板接合は、基板面に対して平行に空乏層が広がるのに対して、この領域の端部では、一般的に空乏層が広がりにくく、電界が集中し易いため、このｎ型領域の濃度を低めに設定することにより、該端部を空乏化し易くするものである。
【０００７】
また、他の構造として、ダブルＲＥＳＵＲＦ構造も用いられている。この構造は、単純なシングルＲＥＳＵＲＦ構造と比べて、ｎ型領域端部の表面に低濃度のｐ^-領域が追加されていることが特徴である。この構造で、分離されたｎ型領域と基板との間に逆バイアスが加わると、このｎ型領域端部では表面側のｐ^-領域及びｐ^-基板の両方の界面から空乏層が広がっていく。
【０００８】
以下、上記のダブルＲＥＳＵＲＦ構造を有する集積回路の具体的な構造例と、その動作について説明する。
図９は、従来の集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
図９に示す高耐圧ドライバは、ダブルＲＥＳＵＲＦ構造を有する。
高耐圧ＩＣチップ９０上には、３相の上アーム（Ｕ，Ｖ，Ｗ）分の浮遊電位基準回路形成領域901と、ＧＮＤ基準回路形成領域902が形成されている。
【０００９】
また、浮遊電位基準回路形成領域９０１は、高耐圧接合終端構造903でそれぞれ囲まれている。
図１０は、従来の集積回路（図９）の線分Ｂ−Ｂ‘で示す箇所での断面の構造を示す断面図である。
図１１は、従来の集積回路（図９）の線分Ｃ−Ｃ‘で示す箇所での断面の構造を示す断面図である。
【００１０】
図１０,１１に示す従来の集積回路では、ｐ^-基板９１０の表面層のｎ領域９２（Ｕ相）に浮遊電位基準回路を構成するための浮遊電位基準回路形成領域９０１を形成しており、また、ｎ領域７０２にＧＮＤ基準回路を構成するためのＧＮＤ基準回路形成領域９０２を形成している。
ｎ領域９２，７０２には、それぞれ、制御回路を構成するための種々の半導体装置を含んでいる。このような半導体装置として、図１０，１１では、１個のＰ−ＭＯＳ（ＰチャネルＭＯＳトランジスタ）と、１個のＮ−ＭＯＳ（ＮチャネルＭＯＳトランジスタ）を、それぞれの領域に例示している。
【００１１】
ｎ領域７０２の符号Ｖｃｃは、図示しない下アーム電源の配線を示し、ＧＮＤ（接地）に対する配線Ｖｃｃの電位は、任意であるが、例えば、１０〜２０（Ｖ）程度に設定されることもある。
ｎ領域９２の周囲には、高耐圧接合終端構造９０３が形成されているが、該高耐圧接合終端構造９０３は、ｎ領域９２に接しているｎ領域９８に形成される。
【００１２】
上記のｎ領域９８は、ｎ領域９２と同一プロセスで同時に形成されることもある。
ｎ領域９２において、符号Ｖ_ULは、浮遊電位基準回路の基準電位を示し、符号Ｖ_UHは、浮遊電位基準回路の電源電位を示す。電源（上アーム電源）の電圧は、電位Ｖ_UHと電位Ｖ_ULとの電位差、即ち、（Ｖ_UH−Ｖ_UL）で与えられ、任意の例えば、１０〜２０（Ｖ）程度に設定される。
【００１３】
基準電位Ｖ_ULを有する配線は、この高耐圧ドライバが駆動する図示しない上下アームの２個のＩＧＢＴ（Insulator Gate Bipolar Transistor）の中点（より具体的には、上アームＩＧＢＴのエミッタと下アームＩＧＢＴのコレクタの接続点）に配線で接続されており、これらのＩＧＢＴのスイッチングに応じて、６００（Ｖ）仕様では、０〜６００（Ｖ）、１２００（Ｖ）仕様では、０〜１２００（Ｖ）程度まで激しく変動する。この際の電圧Ｖ_ULの変化率ｄＶ／ｄｔは、１万〜２万（Ｖ／μｓ）程度にまで達することがある。
【００１４】
なお、図９は、３相ドライバＩＣの場合を示しているが、この場合、ｐ^-基板９１０上に、ｎ領域９２（Ｕ相）と同様の浮遊電位基準回路を有するｎ型の領域（Ｖ相、Ｗ相）が、他に２つ存在するが、これらのｎ領域においても、ｎ領域９２と同様に、基準電位Ｖ_VL、Ｖ_WLは、ＩＧＢＴのスイッチングに応じて激しく変動する。
【００１５】
【発明が解決しようとする課題】
ところで、上記従来の集積回路に形成されているｐｎ接合の各々には、接合容量が存在するので、一種のコンデンサが形成されていることになる。
この一つのコンデンサの容量値をＣとすると、そのコンデンサに急峻な変化（ｄＶ／ｄｔ）波形を伴う電圧を印加する時、Ｃ×ｄＶ／ｄｔなる充電電流（変位電流）がｐｎ接合の接合面全面に流れることになり、該充電電流が、後述する図１０，１１の符号９１１，９１２で例示するような寄生トランジスタを動作させ、回路の誤動作や素子破壊を引き起こす場合が有るといった問題点が有った。
【００１６】
図１２は、従来の集積回路（図９）の線分Ｂ−Ｂ’で示す断面の構造にラッチアップ電流の１例を加えた断面図である。
図１３は、図９に示す従来の集積回路の線分Ｃ−Ｃ’で示す箇所の断面の構造にラッチアップ電流の１例を加えた断面図である。
従来、自己分離構造の場合、図１２，１３に例示するような寄生サイリスタ（ｐ領域９３、ｎ領域９２、ｐ^-基板９１０およびｎ領域７０２）のラッチアップ電流（太い矢印部分）が流れる可能性があった。
【００１７】
図１４は、ラッチアップ電流を防止する手段を備えた従来の集積回路の線分Ｂ−Ｂ’で示す箇所での構造を示す断面図である。
これまでは、図１４に示すように、デバイスを形成している拡散層の周囲に深いガードリングを、イオン注入と熱拡散の手段により形成していたが、深いガードリングを得るには、横方向にも拡散層が広がることを考慮し、デバイスを形成している拡散層の間隔を広げておく必要があった。
【００１８】
このような事情は、チップサイズの拡大を招くので、好ましい対策ではなかった。
また、誘電体分離構造の場合は、寄生サイリスタや寄生トランジスタが存在しないので、上記の寄生動作は生じないが、ウエハのプロセスコストが高くなるといった欠点を有していた。
【００１９】
さらに、接合分離構造の場合は、エピタキシャルウエハを使用するため、不純物濃度や分離領域の深さの調整が自己分離構造の場合よりも容易であり、これにより、寄生動作が生じない構造にすることも可能であるが、やはり、ウエハのプロセスコストが自己分離構造よりも高くなるといった欠点を有していた。
なお、特開２０００−５８６７３号公報により開示されている接合分離とトレンチ分離との組合せ構造については、１チップ上で、高電位部と低電位部の間で６００〜１２００（Ｖ）クラスの分離が必要な高耐圧ＩＣに適用可能な技術ではなかった。
【００２０】
また、従来のトレンチ分離では、トレンチの表面に沿って絶縁層が形成されたタイプのみが開示されているが、本発明に係る半導体装置のように、トレンチ表面の導電膜またはトレンチに埋め込まれたポリシリコンが、トレンチ周辺のＰ^-基板と電気的な接触を有するタイプについては開示されていない。
本発明は、以上のような従来の集積回路における問題点に鑑みてなされたものであり、誤動作や素子破壊が生じ難い高耐圧ドライバとして使用することができる半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明では上記の課題を解決するために、２種類の集積回路構造を用意している。即ち、「自己分離構造とトレンチ分離（トレンチ構造に依る電気的な分離）との組合せによる集積回路構造」と、「接合分離構造とトレンチ分離との組合せによる集積回路構造」との２種類である。
【００２２】
最初に、上記の「自己分離構造とトレンチ分離との組合せによる集積回路構造」について説明する。
この構造では、まず、異なる電位を持つ可能性のある拡散層の周囲（例えば、高耐圧接合終端構造とＧＮＤ基準回路形成領域の周囲）のｐ^-基板の表面層に深いトレンチ（溝）を形成する。
【００２３】
その後、上記のトレンチに関し、下記の（１）または（２）の手段を実行する。
（１）ｐ^-基板の表面層に形成した上記トレンチの内壁に、高濃度のｐ⁺型領域を形成する。また、その領域の表面に金属膜などの導電膜（一種の電極）を形成すると共に、該導電膜の電位を上記トレンチ周辺のｐ^-基板の電位（即ち、ＧＮＤの電位）と同電位となるように該導電膜を接地している。これにより、上記導電膜の電位（即ち、上記高濃度のｐ⁺型拡散層の電位）が、例えばＧＮＤ基準回路形成領域のような領域のＶｃｃ電位よりも低いＧＮＤ電位に保たれるようにしている。
【００２４】
（２）上記トレンチに高濃度のｐ⁺型シリコンを埋め込んだ後に熱処理を行うことによって電気抵抗を下げてｐ^-基板と上記の高濃度のｐ⁺型シリコンの電気的な接続を高めている。かつ上記の高濃度のｐ⁺型シリコンの表面に電極を配し、該電極の電位を上記トレンチ周辺のｐ^-基板の電位（即ち、ＧＮＤの電位）と同電位となるように該電極を接地している。これにより、上記高濃度のｐ⁺型シリコンの電位が、例えばＧＮＤ基準回路形成領域を構成しているｎ型の領域２０２の電位よりも低く保たれるようにしている。
【００２５】
次に、上記の「接合分離構造とトレンチ分離との組み合わせによる集積回路構造」について説明する。
【００２６】
この構造では、エピタキシャル層にトレンチを形成して領域分離を行う。
その後、上記のトレンチに関し、上記の（１）または（２）の手段と同様の手段を実行する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
【００２８】
高耐圧ＩＣチップ１０上には、３相の上アーム（Ｕ，Ｖ，Ｗ）分の浮遊電位基準回路形成領域２１と、ＧＮＤ基準回路形成領域２２が形成されている。
また、浮遊電位基準回路形成領域２１は、高耐圧接合終端構造２３でそれぞれ囲まれている。
図１に示す高耐圧ドライバは、高耐圧接合終端構造２３をダブルＲＥＳＵＲＦ構造とすることが可能である。
【００２９】
図２は、本発明の第１の実施の形態に係る集積回路（図１）の線分Ａ−Ａ’で示す箇所での断面の構造を示す断面図である。
図２に示す集積回路では、ｐ^-基板１の表面層にｎ領域２（Ｕ相）を形成し、該ｎ領域２に、浮遊電位基準回路を構成するための浮遊電位基準回路形成領域２１を形成しており、また、ｎ領域２０２に、ＧＮＤ基準回路を構成するためのＧＮＤ基準回路形成領域２２を形成している。
【００３０】
また、ｎ領域２の周囲には、高耐圧接合終端構造２３を形成しているが、該高耐圧接合終端構造２３は、ｎ領域２に接しているｎ領域８に形成している。
図２では、このｎ領域２，２０２に、制御回路を構成するための半導体素子として、１個のＰ−ＭＯＳと、１個のＮ−ＭＯＳを、それぞれの領域に例示している（より具体的には、ｎ領域２に直接に上記１個のＰ−ＭＯＳを設け、かつｎ領域２に第４の領域となるｐ領域３を形成した上で、該ｐ領域３上に上記１個のＮ−ＭＯＳを設けている）が、本発明に係る集積回路では、ｎ領域２，２０２には、それぞれ、任意個数のＮ−ＭＯＳ、Ｐ−ＭＯＳトランジスタを含めることが可能である。
【００３１】
なお、図２において、符号Ｄ，Ｇ，Ｓは、それぞれ、Ｐ−ＭＯＳまたはＮ−ＭＯＳのドレイン電極、ゲート電極、ソース電極を示すものとする。各ゲート電極Ｇは、それぞれ所定の領域の表面上に絶縁膜を介して形成している。
また、図２ではｎ領域２０２における各領域の導電型の図示を省略しているが、ｎ領域２のそれぞれの領域に示した導電型と同じである。
【００３２】
本実施の形態に係る集積回路では、図１に示す浮遊電位基準回路形成領域２１に隣接する高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２との周囲のトレンチ構造７として、上記高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２の周囲にトレンチを形成した後、その側壁に、高濃度ｐ⁺型領域であるトレンチ壁ｐ⁺領域５１を形成し、その後、アルミ等の金属を材料に含む電極１６をスパッタリング又はＣＶＤで形成して該トレンチ壁ｐ⁺領域５１とのコンタクトをとる。該トレンチ壁ｐ⁺領域５１をｐ^-基板１に接続した構造としているので、該トレンチ壁ｐ⁺領域５１がｐ^-基板１と同電位となっている。
【００３３】
なお、これにより、該トレンチ壁ｐ⁺領域５１の電位は、ｎ領域２０２の電位よりも低く保たれる。
ｎ領域２０２の符号Ｖｃｃは、図示しない下アーム電源の配線を示し、ＧＮＤ（接地）に対する配線Ｖｃｃの電位は、任意であるが、例えば、＋１０〜２０（Ｖ）程度に設定する。
【００３４】
このトレンチ壁ｐ⁺領域５１の効果について説明する。図２の構造においても、ｐ領域３、ｎ領域２、ｐ^-基板１およびｎ領域２０２からなるｐｎｐｎ構造の寄生サイリスタが存在している。このため、ｐ領域３に急峻な電圧が印加された場合に、ｎ領域２とｐ^-基板１との接合部には接合容量Ｃに比例した変位電流Ｃ×（ｄＶ／ｄｔ）が流れることとなる。このときにｐ^-基板１中には上記変位電流に対応する充電電流が流れ、これによって、ｐ^-基板１の電位がＧＮＤレベル以上となる部分が発生する。ｄＶ／ｄｔが大きくなると、上記充電電流が大きくなるため、ｐ^-基板１の電位上昇は増加する。ｐ^-基板１の電位が高くなり、ｐ^-基板１とｎ領域２０２の間が順バイアス状態になると、寄生サイリスタのゲート電流が流れることとなる。このゲート電流値が増加して所定の値に達すると、寄生サイリスタのアノードに相当するｐ領域３とカソードに相当するｎ領域２０２間の電位差が、寄生サイリスタのブレークオーバ電圧より低くてもサイリスタがオン状態となってラッチアップする。このラッチアップ現象により過電流が流れ半導体装置は破壊にいたる。しかし、トレンチ壁ｐ⁺領域５１上に形成した電極１６がゲート電極の役目を果たすこととなる。この電極１６をＧＮＤに接続して電位をＧＮＤレベルに固定することにより、上記充電電流のうちトレンチへ流れ込む電流の割合が増加し、ｎ領域２０２周辺のｐ^-基板１に流れる電流を減らすことができる。このため、ｎ領域２０２周辺のｐ^-基板１の電位上昇を小さくできるため、ｐ^-基板１とｎ領域２０２との間が順バイアスされて寄生サイリスタのゲート電流が流れるのを抑えることができる。こうして寄生サイリスタがラッチアップしにくい構造とすることができる。
【００３５】
ｎ領域２において、符号Ｖ_ULは、浮遊電位基準回路形成領域２１に含まれる浮遊電位基準回路の基準電位を示し、符号Ｖ_UHは、該浮遊電位基準回路の電源電位を示す。通常使用時の電源（上アーム電源）の電圧は、電位Ｖ_UHと電位Ｖ_ULとの電位差、即ち、（Ｖ_UH−Ｖ_UL）で与えられ、任意であるが、例えば、＋１０〜２０（Ｖ）程度に設定する。
【００３６】
基準電位Ｖ_ULを有する配線は、この高耐圧ドライバが駆動する図示しない上下アームの２個のＩＧＢＴの中点（より具体的には、上アームＩＧＢＴのエミッタと下アームＩＧＢＴのコレクタの接続点）に配線で接続することが可能である。
なお、図１は、３相ドライバＩＣの場合を示しているが、この場合、ｐ^-基板１上に、ｎ領域２（Ｕ相）と同様の浮遊電位基準回路を有するｎ型の領域（Ｖ相、Ｗ相）が、他に２つ存在する。
【００３７】
高耐圧接合終端構造２３の構造は、ｎ領域２に接してｎ領域８を形成し、さらにｐ^-型とｐ型が隣接する領域を該ｎ領域８の表面層に形成している。このｎ領域８は、ｎ領域２と同一プロセスで同時に形成することも可能である。
さらに、ｎ領域８の表面層においてｐ^-型とｐ型が隣接する上記の領域を形成するに際しては、ｐ^-基板１とｎ領域８との間の第１のｐｎ接合と、該ｐ^-型とｐ型の接続領域とｎ領域８との間の第２のｐｎ接合とが共に逆バイアスされた時に、第１のｐｎ接合の両側に広がる第１の空乏層と、第２のｐｎ接合の両側に広がる第２の空乏層とがｎ領域８で結合し、かつ該第２の空乏層が該ｐ^-型とｐ型の接続領域の表面まで達するようにするのがよい。
【００３８】
なお、高耐圧接合終端構造２３の構造は、上記の他にも種々の構造に変形が可能である。また、このｐ^-型とｐ型の接続領域を挟んで、一方の側に第３のドレイン電極を備え、他方に第３のソース電極及び第３のゲート電極を備えて成る横型の高耐圧ＭＩＳ（Metal Insulator Semiconductor）トランジスタを配する変形例とすることも可能である。この変形例を示したのが図３であり、図３は、図１のＤ−Ｄ‘で示す箇所での断面図である。図３において、ｎ領域８のｐ^-領域９に囲まれた部分にｎ型の高濃度領域が設けられ、これが第３のドレイン領域となる。そして、ｐ^-領域９の外側（トレンチ構造側）に第３のゲート電極と、ソース領域、第３のソース電極が設けられている。
【００３９】
以下、本実施の形態に係る集積回路の構造を形成するに際しての様々な可能性について、さらに詳しく説明する。
まず、上記のｐ^-基板１とｎ領域２との間の第３のｐｎ接合に逆バイアス電圧を印加した時、該ｎ領域２に形成される第３の空乏層の先端がｐ領域３に達しないように上記のｎ領域２の厚さと不純物濃度を選定することが望ましい。
【００４０】
また、該トレンチ壁ｐ⁺領域５１の電位をｎ領域２０２の電位よりも低く保つ方法については上述したが、上記のｐ^-基板１とｎ領域２０２との間の内蔵電位をＶｂｉとするとき、該ｐ^-基板１と該ｎ領域２０２との間の第４のｐｎ接合の間に電圧値Ｖｃｃの逆バイアス電圧を印加した状態で、該ｐ^-基板１に広がる第４の空乏層の先端における該ｐ^-基板１の電位Ｖ１が、動作時において常にＶ１＜Ｖｃｃ＋Ｖｂｉなる不等式を成立させるように上記トレンチ構造を形成することが望ましい。
【００４１】
さらに、上記トレンチ構造が上記ｎ領域２の周囲を取り囲むように上記トレンチ構造を形成することがよい。
また、上記トレンチ構造が上記ｎ領域２０２の周囲を取り囲むように上記トレンチ構造を形成することがよい。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【００４２】
本実施の形態に係る集積回路の構造は、図１，２に示す本発明の第１の実施の形態に係る集積回路の構造に比べて、トレンチ構造７のみが変わっており、その他の構造、及びその形成方法については本発明の第１の実施の形態に係る集積回路と同じである。
本実施の形態に係る集積回路では、図１に示す浮遊電位基準回路形成領域２１に隣接する高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２との周囲のトレンチ構造７として、上記の周囲にトレンチを形成した後、該トレンチ内部にｐ⁺型にドープしたポリシリコンをＣＶＤで埋め込んで、埋め込みｐ⁺領域４１を形成する。その後、金属電極１７を用いて該埋め込みｐ⁺領域４１とのコンタクトをとり、該埋め込みｐ⁺領域４１をＧＮＤに接続した構造とし、該埋め込みｐ⁺領域４１がｐ^-基板１と同じＧＮＤ電位となるようにしている。第１の実施の形態の場合、トレンチ内に金属の電極をスパッタリングで形成するため、金属膜の被覆性を考慮してトレンチの幅を５μｍ以上の深さと同程度の５μｍとしているが、第２の実施の形態では、トレンチ内部をポリシリコンで埋めるため、そのトレンチの幅は２μｍ程度とすることができ、より半導体装置の小型化が達成できる。
【００４３】
なお、これにより、該埋め込みｐ⁺領域４１の電位は、ｎ領域２０２の電位よりも低いＧＮＤ電位に保たれる。
ここで、上記ポリシリコンに接する上記ｐ^-基板１の表面層に、高濃度にドープしたｐ型の領域を形成することも可能である。
図５は、本発明の参考例１に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【００４４】
本参考例１に係る集積回路の構造は、図１，２に示す本発明の第１の実施の形態に係る集積回路の構造に比べて、トレンチ構造７のみが変わっており、その他の構造、及びその形成方法については本発明の第１の実施の形態に係る集積回路と同じである。本参考例１に係る集積回路のトレンチ構造は、図１に示す浮遊電位基準回路形成領域２１に隣接する高耐圧接合終端構造２３とＧＮＤ基準回路形成領域２２との周囲のトレンチ構造７として、上記の周囲にトレンチを形成した後、該トレンチ内部に絶縁物６１を埋め込む。そして、絶縁物６１を埋め込んだトレンチの両側のｐ^-領域１の表面に高濃度のｐ⁺領域を形成して電極１７によりＧＮＤ電位に接続する。この構造によりｐ^-領域１の電位上昇を防ぎ、寄生サイリスタがラッチアップしにくくしている。
【００４５】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
本実施の形態に係る集積回路の構造は、図１，２に示す本発明の第１の実施の形態に係る集積回路のトレンチ構造７を接合分離構造に取り入れたものである。
【００４６】
従って、ｎ領域８とｎ領域２０２は、エピタキシャル成長で形成された層を分割したものであるので、共にトレンチ構造７に隣接している。トレンチ構造７の形状は図２の構造と同じである。また、この実施の形態では、ｎ領域８において、ＧＮＤ電位に接続されている金属電極１７とトレンチとの間にｐ^-領域９ｂが設けられており、金属電極１７と浮遊電位基準回路形成領域２１との間にｐ^-領域９ａが設けられている。このうちのｐ^-領域９ｂによりｐ^-領域９ｂ下のｎ領域８を空乏化しやすくしている。なお、高い電位がかかるのは、浮遊電位基準回路形成領域２１に近いｐ^-領域９ａ側であるので、ｐ^-領域９ｂの幅よりもｐ^-領域９ａの幅を大きくしておく。
【００４７】
（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
本実施の形態に係る集積回路の構造は、図４に示す本発明の第２の実施の形態に係る集積回路のトレンチ構造７を接合分離構造に取り入れたものである。従って、ｎ領域８とｎ領域２０２は、エピタキシャル成長で形成された層を分割したものであるので、共にトレンチ構造７に隣接している。
【００４８】
図８は、本発明の参考例２に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
本参考例２に係る集積回路の構造は、図５に示す参考例１の形態に係る集積回路のトレンチ構造７を接合分離構造に取り入れたものである。
従って、ｎ領域８とｎ領域２０２は、エピタキシャル成長で形成された層を分割したものであるので、共にトレンチ構造７に隣接している。
【００４９】
なお、上記の各実施の形態で説明したＭＯＳの各領域の導電型（ｐ型またはｎ型）は、一斉に反転させることが可能である。
【００５０】
【発明の効果】
以上に説明したとおり、本発明では、トレンチによって浮遊電位を基準とする回路領域と最低電位を基準とする回路領域とに分離された半導体装置において、トレンチ内に高濃度で基板と同導電型の領域又は埋め込みのポリシリコンを形成し、最低電位を基準とする回路領域の最低電位に電気的に接続されているので、半導体装置内に寄生的に形成されている寄生トランジスや寄生サイリスタが、ＩＧＢＴ等の大容量電源半導体のスイッチング動作による急峻な電圧変化によって寄生動作（バイポーラ動作やラッチアップ動作）を引き起こしていた従来の現象を抑制することが可能となり、よって、誤動作や素子破壊が生じ難い高耐圧ドライバを実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
【図２】本発明の第１の実施の形態に係る集積回路（図１）の線分Ａ−Ａ’で示す箇所での断面の構造を示す断面図である。
【図３】本発明の第１の実施の形態に係る集積回路（図１）の線分Ｄ−Ｄ`で示す箇所での変形例の構造を示す断面図である。
【図４】本発明の第２の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図５】本発明の参考例１に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図６】本発明の第３の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図７】本発明の第４の実施の形態に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図８】本発明の参考例２に係る集積回路（高耐圧ドライバ）の１構造例を示す断面図である。
【図９】従来の集積回路（高耐圧ドライバ）の１構造例を示す平面図である。
【図１０】従来の集積回路（図９）の線分Ｂ−Ｂ’で示す箇所での断面の構造を示す断面図である。
【図１１】従来の集積回路（図９）の線分Ｃ−Ｃ’で示す箇所での断面の構造を示す断面図である。
【図１２】従来の集積回路（図９）の線分Ｂ−Ｂ’で示す箇所での断面の構造にラッチアップ電流の１例を加えた断面図である。
【図１３】図９に示す従来の集積回路の線分Ｃ−Ｃ’で示す箇所での断面の構造にラッチアップ電流の１例を加えた断面図である。
【図１４】ラッチアップ電流を防止する手段を備えた従来の集積回路（図９）の線分Ｂ−Ｂ’で示す箇所での断面の構造を示す断面図である。
【符号の説明】
１ｐ^-基板
２ｎ領域（Ｕ相）
３ｐ領域
７トレンチ構造
１０高耐圧ＩＣチップ
２１浮遊電位基準回路形成領域
２２ＧＮＤ基準回路形成領域
２３高耐圧接合終端構造
１６電極
１７金属電極
４１埋め込みｐ⁺領域
５１トレンチ壁ｐ⁺領域
６１絶縁物
７１埋め込みｐ⁺領域
９０高耐圧ＩＣチップ
９１絶縁物[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrated circuit semiconductor device used as a high voltage driver for control driving of a power supply device or the like.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, an integrated circuit used as a high breakdown voltage driver for control driving of a power supply device or the like employs a structure that separates a high potential portion and a low potential portion.
As the isolation structure, a junction isolation structure using a pn junction, and SiO ₂ A dielectric separation structure using a dielectric such as is generally used.
[0003]
In the above-described junction isolation structure, for example, when a p-type substrate is used, a wafer having a low-concentration n-type epitaxial layer formed on the surface thereof is used, and a deep p-type layer is diffused in the epitaxial layer. In this way, an n-layer island is formed in a three-dimensional manner, and a driver circuit constituted by CMOS is built therein. By applying a reverse bias voltage to the n-layer island (n-layer region) and the p-type substrate, the n-layer island is electrically separated by the junction capacitance, and a high breakdown voltage can be realized.
[0004]
Further, in the above dielectric isolation structure, for example, SiO selectively formed on a silicon substrate ₂ The circuit is formed in the silicon region electrically isolated by the above, and a high breakdown voltage can be realized by operating at different reference potentials for each separated silicon region.
A retrospective investigation of patent applications reveals a method of performing junction separation only by planar bonding using an ordinary silicon wafer without using an epitaxial wafer used in a conventional bonding separation structure. That is, a separation structure that can be regarded as a kind of self-separation structure is disclosed.
[0005]
Japanese Unexamined Patent Publication No. 2000-58673 discloses a combined structure of junction isolation and trench isolation.
Furthermore, a trench isolation structure of a type in which an insulating layer is formed along the surface of the trench is also disclosed.
In the above junction isolation structure, it is necessary to alleviate the electric field concentration of the pn junction that appears on the substrate surface. As a general configuration for that purpose, a RESURF (REduced SURface electric field) structure is used.
[0006]
In this structure, when a reverse bias is applied between the separated n-type region and the p-type substrate, the parallel plate junction corresponding to the bottom of the planar junction has a depletion layer extending in parallel to the substrate surface. At the end of this region, the depletion layer is generally difficult to spread and the electric field tends to concentrate. Therefore, by setting the concentration of this n-type region low, the end is easily depleted.
[0007]
As another structure, a double RESURF structure is also used. Compared to a simple single RESURF structure, this structure has a low concentration of p on the surface of the end of the n-type region. ^- A feature is that an area is added. With this structure, when a reverse bias is applied between the separated n-type region and the substrate, the p-side on the surface side is formed at the end of the n-type region. ^- Region and p ^- A depletion layer spreads from both interfaces of the substrate.
[0008]
Hereinafter, a specific structural example of the integrated circuit having the double RESURF structure and its operation will be described.
FIG. 9 is a plan view showing one structural example of a conventional integrated circuit (high voltage driver).
The high voltage driver shown in FIG. 9 has a double RESURF structure.
On the high voltage IC chip 90, a floating potential reference circuit formation region 901 and a GND reference circuit formation region 902 for the upper arms (U, V, W) of three phases are formed.
[0009]
Further, the floating potential reference circuit forming region 901 is surrounded by a high voltage junction termination structure 903, respectively.
FIG. 10 is a cross-sectional view showing the structure of a cross section taken along line BB ′ of a conventional integrated circuit (FIG. 9).
FIG. 11 is a cross-sectional view showing the structure of a cross section taken along line CC ′ of a conventional integrated circuit (FIG. 9).
[0010]
In the conventional integrated circuit shown in FIGS. ^- A floating potential reference circuit forming region 901 for forming a floating potential reference circuit is formed in an n region 92 (U phase) on the surface layer of the substrate 910, and a GND reference circuit is configured in the n region 702. A GND reference circuit formation region 902 is formed.
Each of the n regions 92 and 702 includes various semiconductor devices for forming a control circuit. As such a semiconductor device, in FIGS. 10 and 11, one P-MOS (P channel MOS transistor) and one N-MOS (N channel MOS transistor) are illustrated in respective regions.
[0011]
Reference numeral Vcc of the n region 702 indicates a wiring of a lower arm power supply (not shown), and the potential of the wiring Vcc with respect to GND (ground) is arbitrary, but may be set to about 10 to 20 (V), for example. .
A high breakdown voltage junction termination structure 903 is formed around the n region 92, and the high breakdown voltage junction termination structure 903 is formed in the n region 98 in contact with the n region 92.
[0012]
The n region 98 may be formed at the same time in the same process as the n region 92.
In the n region 92, the symbol V _UL Indicates the reference potential of the floating potential reference circuit, and the symbol V _UH Indicates the power supply potential of the floating potential reference circuit. The voltage of the power supply (upper arm power supply) is the potential V _UH And potential V _UL Difference in voltage, that is, (V _UH -V _UL ) And is set to an arbitrary value, for example, about 10 to 20 (V).
[0013]
Reference potential V _UL The wiring having the upper and lower arm IGBTs (insulator gate bipolar transistors) (not shown) driven by the high breakdown voltage driver is connected to the middle point (more specifically, the connection between the emitter of the upper arm IGBT and the collector of the lower arm IGBT). Are connected to each other by wiring, and depending on the switching of these IGBTs, it varies drastically from 0 to 600 (V) in the 600 (V) specification and from 0 to 1200 (V) in the 1200 (V) specification. To do. Voltage V at this time _UL The rate of change dV / dt may reach about 10,000 to 20,000 (V / μs).
[0014]
FIG. 9 shows the case of a three-phase driver IC. In this case, p ^- There are two other n-type regions (V-phase and W-phase) having a floating potential reference circuit similar to that of the n-region 92 (U-phase) on the substrate 910. Similar to the region 92, the reference potential V _VL , V _WL Varies drastically according to the switching of the IGBT.
[0015]
[Problems to be solved by the invention]
By the way, since each of the pn junctions formed in the conventional integrated circuit has a junction capacitance, a kind of capacitor is formed.
When the capacitance value of this one capacitor is C, when a voltage with a steep change (dV / dt) waveform is applied to the capacitor, a charging current (displacement current) of C × dV / dt is a junction surface of the pn junction. The charging current flows over the entire surface, and there is a problem that the parasitic current as exemplified by reference numerals 911 and 912 in FIGS. It was.
[0016]
FIG. 12 is a cross-sectional view in which one example of a latch-up current is added to the cross-sectional structure indicated by line segment BB ′ of the conventional integrated circuit (FIG. 9).
FIG. 13 is a cross-sectional view in which one example of the latch-up current is added to the cross-sectional structure of the portion indicated by line segment CC ′ of the conventional integrated circuit shown in FIG.
Conventionally, in the case of a self-isolation structure, parasitic thyristors (p region 93, n region 92, p ^- There is a possibility that a latch-up current (thick arrow portion) of the substrate 910 and the n region 702) flows.
[0017]
FIG. 14 is a cross-sectional view showing the structure of a conventional integrated circuit provided with means for preventing a latch-up current at a location indicated by line BB ′.
Up to now, as shown in FIG. 14, a deep guard ring has been formed around the diffusion layer forming the device by means of ion implantation and thermal diffusion. Considering that the diffusion layer also spreads in the direction, it is necessary to widen the distance between the diffusion layers forming the device.
[0018]
Such a situation is not a preferable measure because it leads to an increase in chip size.
Further, in the case of the dielectric isolation structure, since the parasitic thyristor and the parasitic transistor do not exist, the above parasitic operation does not occur, but there is a disadvantage that the process cost of the wafer becomes high.
[0019]
Furthermore, in the case of the junction isolation structure, since an epitaxial wafer is used, the impurity concentration and the depth of the isolation region can be adjusted more easily than in the case of the self-isolation structure, thereby making the structure free from parasitic operation. However, it still has the disadvantage that the process cost of the wafer is higher than that of the self-separation structure.
As for the combined structure of junction isolation and trench isolation disclosed in Japanese Unexamined Patent Publication No. 2000-58673, 600-1200 (V) class isolation between a high potential portion and a low potential portion on one chip. However, this is not a technology applicable to high voltage ICs that require high voltage.
[0020]
In addition, in the conventional trench isolation, only the type in which an insulating layer is formed along the surface of the trench is disclosed, but it is embedded in the conductive film or trench on the trench surface as in the semiconductor device according to the present invention. Polysilicon is the P around the trench. ^- A type having electrical contact with the substrate is not disclosed.
The present invention has been made in view of the problems in the conventional integrated circuit as described above, and an object of the present invention is to provide a semiconductor device that can be used as a high breakdown voltage driver that is unlikely to cause malfunction or element destruction. .
[0021]
[Means for Solving the Problems]
In the present invention, two types of integrated circuit structures are prepared in order to solve the above problems. That is, there are two types of "integrated circuit structure by combining self-isolation structure and trench isolation (electrical isolation depending on trench structure)" and "integrated circuit structure by combining junction isolation structure and trench isolation". .
[0022]
First, the above-mentioned “integrated circuit structure by a combination of self-isolation structure and trench isolation” will be described.
In this structure, first, p around the diffusion layer (for example, around the high voltage junction termination structure and the GND reference circuit formation region) that may have different potentials. ^- A deep trench is formed in the surface layer of the substrate.
[0023]
Then, regarding the above trench, the following (1) Or (2) Execute means.
(1) p ^- A high concentration of p is formed on the inner wall of the trench formed in the surface layer of the substrate. ⁺ A mold region is formed. In addition, a conductive film such as a metal film (a kind of electrode) is formed on the surface of the region, and the potential of the conductive film is changed to p around the trench. ^- The conductive film is grounded so as to be the same potential as the substrate potential (that is, the GND potential). As a result, the potential of the conductive film (that is, the high concentration p ⁺ The potential of the type diffusion layer is kept at a GND potential lower than the Vcc potential of a region such as a GND reference circuit formation region.
[0024]
(2) High concentration of p in the trench ⁺ P after reducing the electrical resistance by performing heat treatment after embedding type silicon ^- Substrate and the above high concentration p ⁺ The electrical connection of type silicon is enhanced. And the above high concentration of p ⁺ An electrode is arranged on the surface of the type silicon, and the potential of the electrode is changed to p around the trench. ^- The electrode is grounded so as to be the same potential as the potential of the substrate (that is, the potential of GND). As a result, the high concentration of p ⁺ For example, the potential of the n-type silicon is kept lower than the potential of the n-type region 202 constituting the GND reference circuit formation region.
[0025]
next The above-mentioned “integrated circuit structure by a combination of junction isolation structure and trench isolation” will be described.
[0026]
In this structure, a trench is formed in the epitaxial layer to perform region separation.
Then, regarding the above trench, the above (1) Or (2) Means similar to the means are executed.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a plan view showing one structural example of an integrated circuit (high voltage driver) according to the first embodiment of the present invention.
[0028]
On the high voltage IC chip 10, a floating potential reference circuit forming region 21 and a GND reference circuit forming region 22 corresponding to three-phase upper arms (U, V, W) are formed.
Further, the floating potential reference circuit forming region 21 is surrounded by a high voltage junction termination structure 23.
In the high voltage driver shown in FIG. 1, the high voltage junction termination structure 23 can have a double RESURF structure.
[0029]
FIG. 2 is a cross-sectional view showing a cross-sectional structure of the integrated circuit (FIG. 1) according to the first embodiment of the present invention at a position indicated by a line segment AA ′.
In the integrated circuit shown in FIG. ^- An n region 2 (U phase) is formed on the surface layer of the substrate 1, a floating potential reference circuit forming region 21 for forming a floating potential reference circuit is formed in the n region 2, and an n region 202 is formed. In addition, a GND reference circuit formation region 22 for forming the GND reference circuit is formed.
[0030]
Further, a high breakdown voltage junction termination structure 23 is formed around the n region 2, and the high breakdown voltage junction termination structure 23 is formed in the n region 8 in contact with the n region 2.
In FIG. 2, one P-MOS and one N-MOS are illustrated in the respective regions as semiconductor elements for constituting the control circuit in the n regions 2 and 202 (more specifically, Specifically, the one P-MOS is directly provided in the n region 2 and the p region 3 serving as the fourth region is formed in the n region 2, and then the one region is formed on the p region 3. However, in the integrated circuit according to the present invention, each of the n regions 2 and 202 can include an arbitrary number of N-MOS and P-MOS transistors.
[0031]
In FIG. 2, symbols D, G, and S denote a drain electrode, a gate electrode, and a source electrode of P-MOS or N-MOS, respectively. Each gate electrode G is formed on the surface of a predetermined region via an insulating film.
In FIG. 2, illustration of the conductivity type of each region in the n region 202 is omitted, but it is the same as the conductivity type shown in each region of the n region 2.
[0032]
In the integrated circuit according to the present embodiment, the high breakdown voltage junction is formed as the trench structure 7 around the high breakdown voltage junction termination structure 23 and the GND reference circuit formation region 22 adjacent to the floating potential reference circuit formation region 21 shown in FIG. After the trench is formed around the termination structure 23 and the GND reference circuit formation region 22, a high concentration p is formed on the sidewall thereof. ⁺ Trench wall p, which is a mold region ⁺ The region 51 is formed, and then the electrode 16 containing a metal such as aluminum is formed by sputtering or CVD to form the trench wall p. ⁺ Contact with region 51 is made. Trench wall p ⁺ Region 51 is p ^- Since the structure is connected to the substrate 1, the trench wall p ⁺ Region 51 is p ^- The potential is the same as that of the substrate 1.
[0033]
As a result, the trench wall p ⁺ The potential of the region 51 is kept lower than the potential of the n region 202.
Reference numeral Vcc of the n region 202 indicates a lower arm power supply wiring (not shown), and the potential of the wiring Vcc with respect to GND (ground) is arbitrary, but is set to about +10 to 20 (V), for example.
[0034]
This trench wall p ⁺ The effect of the region 51 will be described. Also in the structure of FIG. 2, p region 3, n region 2, p ^- A parasitic thyristor having a pnpn structure including the substrate 1 and the n region 202 exists. Therefore, when a steep voltage is applied to the p region 3, the n region 2 and the p region 3 ^- A displacement current C × (dV / dt) proportional to the junction capacitance C flows through the junction with the substrate 1. At this time p ^- A charging current corresponding to the displacement current flows in the substrate 1, and thereby, p ^- A portion where the potential of the substrate 1 is equal to or higher than the GND level is generated. As dV / dt increases, the charging current increases. ^- The potential rise of the substrate 1 increases. p ^- The potential of the substrate 1 becomes high and p ^- When a forward bias is applied between the substrate 1 and the n region 202, a gate current of the parasitic thyristor flows. When the gate current value increases and reaches a predetermined value, the thyristor is not affected even if the potential difference between the p region 3 corresponding to the anode of the parasitic thyristor and the n region 202 corresponding to the cathode is lower than the breakover voltage of the parasitic thyristor. Latch up when in the on state. Due to this latch-up phenomenon, an overcurrent flows and the semiconductor device is destroyed. But the trench wall p ⁺ The electrode 16 formed on the region 51 serves as a gate electrode. By connecting this electrode 16 to GND and fixing the potential to the GND level, the ratio of the current flowing into the trench in the charging current increases, and the p around the n region 202 increases. ^- The current flowing through the substrate 1 can be reduced. Therefore, p around the n region 202 ^- Since the potential increase of the substrate 1 can be reduced, p ^- It is possible to prevent the gate current of the parasitic thyristor from flowing due to forward bias between the substrate 1 and the n region 202. Thus, a structure in which the parasitic thyristor is difficult to latch up can be obtained.
[0035]
In the n region 2, the symbol V _UL Indicates the reference potential of the floating potential reference circuit included in the floating potential reference circuit formation region 21, and is denoted by the symbol V _UH Indicates the power supply potential of the floating potential reference circuit. The voltage of the power supply (upper arm power supply) during normal use is the potential V _UH And potential V _UL Difference in voltage, that is, (V _UH -V _UL For example, it is set to about +10 to 20 (V).
[0036]
Reference potential V _UL Is connected to the middle point of two IGBTs of the upper and lower arms (not shown) driven by the high voltage driver (more specifically, the connection point between the emitter of the upper arm IGBT and the collector of the lower arm IGBT). Is possible.
FIG. 1 shows the case of a three-phase driver IC. In this case, p ^- Two other n-type regions (V-phase and W-phase) having the same floating potential reference circuit as the n-region 2 (U-phase) exist on the substrate 1.
[0037]
The structure of the high withstand voltage junction termination structure 23 is that an n region 8 is formed in contact with the n region 2 and p ^- A region where the mold and the p-type are adjacent is formed in the surface layer of the n region 8. The n region 8 can be formed simultaneously by the same process as the n region 2.
Further, in the surface layer of the n region 8, p ^- When forming the above-mentioned region where the mold and the p-type are adjacent, p ^- A first pn junction between the substrate 1 and the n region 8; ^- A first depletion layer extending on both sides of the first pn junction and a second pn junction when the second pn junction between the p-type connection region and the n region 8 is reverse-biased And the second depletion layer spreading on both sides of the n region 8 is coupled with the second depletion layer. ^- It is preferable to reach the surface of the connection region between the mold and the p-type.
[0038]
The structure of the high withstand voltage junction termination structure 23 can be modified to various structures other than the above. This p ^- A lateral high voltage MIS (Metal Insulator Semiconductor) having a third drain electrode on one side and a third source electrode and a third gate electrode on the other side with a p-type connection region sandwiched between It is also possible to adopt a modification in which transistors are arranged. FIG. 3 shows this modification, and FIG. 3 is a cross-sectional view taken along the line DD ′ in FIG. In FIG. 3, p of n region 8 ^- An n-type high concentration region is provided in a portion surrounded by the region 9, and this becomes a third drain region. And p ^- A third gate electrode, a source region, and a third source electrode are provided outside the region 9 (on the trench structure side).
[0039]
Hereinafter, various possibilities for forming the structure of the integrated circuit according to the present embodiment will be described in more detail.
First, p above ^- When a reverse bias voltage is applied to the third pn junction between the substrate 1 and the n region 2, the tip of the third depletion layer formed in the n region 2 is prevented from reaching the p region 3. It is desirable to select the thickness and impurity concentration of n region 2.
[0040]
The trench wall p ⁺ The method for keeping the potential of the region 51 lower than the potential of the n region 202 has been described above. ^- When the built-in potential between the substrate 1 and the n region 202 is Vbi, the p ^- In a state where a reverse bias voltage of Vcc is applied between the fourth pn junction between the substrate 1 and the n region 202, the p ^- The p at the tip of the fourth depletion layer extending over the substrate 1 ^- It is desirable to form the trench structure so that the potential V1 of the substrate 1 always satisfies the inequality V1 <Vcc + Vbi during operation.
[0041]
Further, the trench structure may be formed so that the trench structure surrounds the periphery of the n region 2.
The trench structure may be formed so that the trench structure surrounds the periphery of the n region 202.
(Second Embodiment)
FIG. 4 is a cross-sectional view showing one structural example of an integrated circuit (high voltage driver) according to the second embodiment of the present invention.
[0042]
The structure of the integrated circuit according to the present embodiment is different from the structure of the integrated circuit according to the first embodiment of the present invention shown in FIGS. The formation method thereof is the same as that of the integrated circuit according to the first embodiment of the present invention.
In the integrated circuit according to the present embodiment, the trench structure 7 around the high-voltage junction termination structure 23 and the GND reference circuit formation region 22 adjacent to the floating potential reference circuit formation region 21 shown in FIG. After forming the trench, p is formed inside the trench. ⁺ The polysilicon doped in the mold is buried by CVD, and the buried p ⁺ Region 41 is formed. Thereafter, using the metal electrode 17, the buried p ⁺ Contact with the region 41 and the buried p ⁺ The region 41 is connected to GND and the buried p ⁺ Region 41 is p ^- The same GND potential as that of the substrate 1 is set. In the case of the first embodiment, since the metal electrode is formed in the trench by sputtering, the width of the trench is set to 5 μm, which is about the same as the depth of 5 μm or more in consideration of the coverage of the metal film. In this embodiment, since the trench is filled with polysilicon, the width of the trench can be about 2 μm, and the semiconductor device can be further miniaturized.
[0043]
As a result, the embedded p ⁺ The potential of the region 41 is kept at a GND potential lower than the potential of the n region 202.
Here, the p in contact with the polysilicon ^- It is also possible to form a highly doped p-type region in the surface layer of the substrate 1.
Figure 5 of the present invention Reference example 1 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on.
[0044]
Book Reference example 1 The structure of the integrated circuit according to FIG. 1 is different from the structure of the integrated circuit according to the first embodiment of the present invention shown in FIGS. 1 and 2 in that only the trench structure 7 is changed. Is the same as the integrated circuit according to the first embodiment of the present invention. Book Reference example 1 The trench structure of the integrated circuit according to FIG. 1 is the trench structure 7 around the high-voltage junction termination structure 23 and the GND reference circuit formation region 22 adjacent to the floating potential reference circuit formation region 21 shown in FIG. After forming, an insulator 61 is embedded in the trench. Then, p on both sides of the trench in which the insulator 61 is embedded. ^- High concentration of p on the surface of region 1 ⁺ A region is formed and connected to the GND potential by the electrode 17. This structure allows p ^- The potential increase in the region 1 is prevented and the parasitic thyristor is difficult to latch up.
[0045]
(No. 3 Embodiment)
FIG. 6 shows the first aspect of the present invention. 3 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on this embodiment.
The structure of the integrated circuit according to the present embodiment is obtained by incorporating the trench structure 7 of the integrated circuit according to the first embodiment of the present invention shown in FIGS.
[0046]
Therefore, since the n region 8 and the n region 202 are obtained by dividing a layer formed by epitaxial growth, both are adjacent to the trench structure 7. The shape of the trench structure 7 is the same as that of FIG. Further, in this embodiment, in the n region 8, the p is between the metal electrode 17 connected to the GND potential and the trench. ^- A region 9b is provided, and p between the metal electrode 17 and the floating potential reference circuit forming region 21 is provided. ^- A region 9a is provided. P of these ^- P by region 9b ^- The n region 8 below the region 9b is easily depleted. Note that a high potential is applied to p near the floating potential reference circuit formation region 21. ^- Since it is on the region 9a side, p ^- P rather than the width of the region 9b ^- The width of the region 9a is increased.
[0047]
(No. 4 Embodiment)
FIG. 7 shows the first aspect of the present invention. 4 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on this embodiment.
The structure of the integrated circuit according to the present embodiment is obtained by incorporating the trench structure 7 of the integrated circuit according to the second embodiment of the present invention shown in FIG. 4 into the junction isolation structure. Therefore, since the n region 8 and the n region 202 are obtained by dividing a layer formed by epitaxial growth, both are adjacent to the trench structure 7.
[0048]
Figure 8 of the present invention Reference example 2 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on.
Book Reference example 2 The structure of the integrated circuit according to FIG. 5 is shown in FIG. Reference example 1 The integrated circuit trench structure 7 according to the embodiment is incorporated in the junction isolation structure.
Therefore, since the n region 8 and the n region 202 are obtained by dividing a layer formed by epitaxial growth, both are adjacent to the trench structure 7.
[0049]
Note that the conductivity type (p-type or n-type) of each region of the MOS described in each of the above embodiments can be reversed all at once.
[0050]
【The invention's effect】
As described above, in the present invention, the trench is used. In a semiconductor device separated into a circuit region based on a floating potential and a circuit region based on a minimum potential, a region having the same conductivity type as that of the substrate or a buried polysilicon is formed in the trench at a high concentration. Is electrically connected to the lowest potential in the circuit area with reference to Therefore, parasitic transistors and parasitic thyristors formed parasitically in the semiconductor device cause a parasitic operation (bipolar operation or latch-up operation) due to a steep voltage change due to a switching operation of a large-capacity power semiconductor such as an IGBT. It is possible to suppress the conventional phenomenon, and thus it is possible to realize a high voltage driver that is unlikely to cause malfunction or element destruction.
[Brief description of the drawings]
FIG. 1 is a plan view showing one structural example of an integrated circuit (high voltage driver) according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view showing a cross-sectional structure at a position indicated by a line segment AA ′ of the integrated circuit (FIG. 1) according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a structure of a modified example at a position indicated by a line segment DD ′ of the integrated circuit (FIG. 1) according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view showing one structural example of an integrated circuit (high voltage driver) according to a second embodiment of the present invention.
FIG. 5 shows the present invention. Reference example 1 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on.
FIG. 6 shows the first of the present invention. 3 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on this embodiment.
FIG. 7 shows the first of the present invention. 4 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on this embodiment.
[Fig. 8] of the present invention Reference example 2 It is sectional drawing which shows one structural example of the integrated circuit (high voltage | pressure-resistant driver) which concerns on.
FIG. 9 is a plan view showing a structural example of a conventional integrated circuit (high voltage driver).
FIG. 10 is a cross-sectional view showing the structure of a cross section taken along line BB ′ of a conventional integrated circuit (FIG. 9).
FIG. 11 is a cross-sectional view showing the structure of a cross section taken along line CC ′ of a conventional integrated circuit (FIG. 9).
12 is a cross-sectional view in which one example of a latch-up current is added to the cross-sectional structure taken along line BB ′ of a conventional integrated circuit (FIG. 9).
13 is a cross-sectional view in which one example of a latch-up current is added to the cross-sectional structure taken along line CC ′ of the conventional integrated circuit shown in FIG.
14 is a cross-sectional view showing a cross-sectional structure of a conventional integrated circuit (FIG. 9) provided with means for preventing a latch-up current at a position indicated by a line segment BB ′.
[Explanation of symbols]
1 p ^- substrate
2 n region (U phase)
3 p region
7 Trench structure
10 High voltage IC chip
21 Floating potential reference circuit formation region
22 GND reference circuit formation area
23 High voltage junction termination structure
16 electrodes
17 Metal electrode
41 Embedded p ⁺ region
51 trench wall p ⁺ region
61 Insulator
71 Embedded p ⁺ region
90 High voltage IC chip
91 Insulator

Claims

A semiconductor substrate of a first conductivity type, a second conductivity type semiconductor region on said semiconductor substrate, a train Ji from the semiconductor region of the second conductivity type reach the first conductivity type semiconductor substrate, the train Ji the result, the semiconductor region is separated into first and second regions, at least one of the first and second regions, the first to form a first conductivity type drain region and the first conductivity type source region a conductivity type MOS, have a second conductivity type MOS of forming said second conductivity type drain region and the second conductivity type source region to the first conductivity type region formed in the semiconductor region, and the first In the semiconductor device in which one of the second region and the second region is a circuit region based on a floating potential and the other is a circuit region based on the lowest potential, a high-concentration first conductivity type region or a buried poly Silicon is formed, and the high-concentration first conductivity type region or The semiconductor device is characterized in that electrically connects the Rishirikon the lowest potential of the circuit region as a reference the minimum potential.

A first conductivity type semiconductor substrate; a second conductivity type first and second semiconductor region on the semiconductor substrate; and a first conductivity type between the first conductivity type and the second semiconductor region. deeper than second semiconductor region, and has a train switch formed on a semiconductor substrate of a first conductivity type, at least one of the first and second semiconductor regions, a first conductivity type drain region and the first conductivity type source region And a second conductivity type MOS having a second conductivity type drain region and a second conductivity type source region formed in the first conductivity type region formed in the semiconductor region. Yes and, and a circuit region where one is with respect to the floating potential of the first and second semiconductor regions, in the semiconductor device is a circuit region and the other is based on the lowest potential, a high concentration first in the trench 1 conductivity type region or buried polysilicon is formed and the high concentration is formed. A semiconductor device characterized in that the first conductivity type region or polysilicon is electrically connected to the lowest potential of the circuit region based on the lowest potential .

The semiconductor device according to claim 1, further comprising a high voltage junction termination structure in contact with the trench structure around a circuit region based on the floating potential .

3. The semiconductor device according to claim 2, further comprising a high withstand voltage junction termination structure which is in contact with the circuit region and does not contact the trench structure around the circuit region with respect to the floating potential .