JP6149603B2

JP6149603B2 - Semiconductor device

Info

Publication number: JP6149603B2
Application number: JP2013170558A
Authority: JP
Inventors: 奨悟池浦; 山田　明; 山田　　明
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-08-20
Filing date: 2013-08-20
Publication date: 2017-06-21
Anticipated expiration: 2033-08-20
Also published as: JP2015041637A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、半導体装置の分野では、電子回路の基準電圧生成などの用途を目的として、半導体基板上に、ツェナーダイオードを形成した構成が知られている。このような構成を備えた半導体装置として、例えば、下記特許文献１がある。 2. Description of the Related Art Conventionally, in the field of semiconductor devices, a configuration in which a Zener diode is formed on a semiconductor substrate is known for the purpose of generating a reference voltage for an electronic circuit. As a semiconductor device having such a configuration, for example, there is Patent Document 1 below.

特許文献１の半導体装置では、Ｎ型単結晶シリコン基板（３１）上に、Ｐ型不純物領域（３２）が形成されており、このＰ型不純物領域（３２）上にＮ⁻型不純物領域（１１）が形成され、さらにＮ⁻型不純物領域（１１）上にＮ^＋型不純物領域（３４）が形成されている。そして、Ｐ型不純物領域（３２）とＮ⁻型不純物領域（１１）とによりＰＮ接合が形成され、Ｐ型不純物領域（３２）によりアノードが形成され、Ｎ^＋型不純物領域（３４）によりカソードが形成されており、これらによってツェナーダイオード（１０）が構成されている。 In the semiconductor device of Patent Document 1, a P-type impurity region (32) is formed on an N-type single crystal silicon substrate (31), and an N ⁻ -type impurity region (11) is formed on the P-type impurity region (32). ) And an N ⁺ type impurity region (34) is formed on the N ⁻ type impurity region (11). The P-type impurity region (32) and the N ⁻ -type impurity region (11) form a PN junction, the P-type impurity region (32) forms an anode, and the N ⁺ -type impurity region (34) forms a cathode. The zener diode (10) is formed by these.

特開２００６−１０８２７２号公報JP 2006-108272 A

ところで、ツェナーダイオードとして機能する素子を備えた半導体装置では、素子に付随する寄生バイポーラトランジスタが動作すると、本来の半導体装置の動作に影響を及ぼす虞がある。例えば、寄生バイポーラトランジスタがオンし、スナップバック現象が生じるとツェナー電圧を安定化しにくいという問題がある。特に低電流域では、寄生バイポーラトランジスタの動作が不安定になるため、ツェナー電圧の発振が顕著に発生するといった問題があった。 By the way, in a semiconductor device provided with an element functioning as a Zener diode, if a parasitic bipolar transistor associated with the element operates, there is a risk of affecting the operation of the original semiconductor device. For example, when a parasitic bipolar transistor is turned on and a snapback phenomenon occurs, there is a problem that it is difficult to stabilize the Zener voltage. In particular, in the low current range, the operation of the parasitic bipolar transistor becomes unstable, and there is a problem that oscillation of the Zener voltage occurs remarkably.

本発明は、上述した課題を解決するためになされたものであり、半導体基板上にツェナーダイオードを備えた半導体装置において、寄生バイポーラトランジスタの動作を効果的に抑制し得る構成を提供することにある。 The present invention has been made to solve the above-described problems, and provides a configuration capable of effectively suppressing the operation of a parasitic bipolar transistor in a semiconductor device including a Zener diode on a semiconductor substrate. .

本発明は、半導体基板（５）と、
前記半導体基板（５）内に設けられたＮ型導電型の第１半導体層（２）と、
前記半導体基板（５）の一方面側に形成されたＰ型導電型の第２半導体層（２１）と、
前記半導体基板（５）の前記一方面側において、前記第２半導体層（２１）に隣接して形成されたＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）と、を備え、
前記第２半導体層（２１）及び前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）によりツェナーダイオード（ＺＤ）が構成されており、
前記半導体基板（５）において前記第２半導体層（２１）の外側かつ、少なくとも前記一方面側にはＮ型導電型の第４半導体層（３０）が形成されており、
前記第４半導体層（３０）に接続される導電路の電位は、前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）に接続される導電路の電位よりも高くなっており、
前記第４半導体層（３０）の下端部（３０ａ）は、前記第１半導体層内で、かつ前記第２半導体層（２１）よりも深い位置まで及ぶように構成されており、
前記第２半導体層（２１）に接続される複数のコンタクト（２８）が、前記第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）の周囲を取り囲むように間隔をあけて環状に配置され、
前記ツェナーダイオード（ＺＤ）が設けられた領域と当該領域とは異なる領域とを区画するトレンチ分離部（６）が構成され、
前記第４半導体層（３０）が前記第２半導体層（２１）とトレンチ分離部（６）との間に少なくとも存在することを特徴とする。 The present invention comprises a semiconductor substrate (5),
An N-type conductivity type first semiconductor layer (2) provided in the semiconductor substrate (5);
A P-type conductivity type second semiconductor layer (21) formed on one side of the semiconductor substrate (5);
An N-type third semiconductor layer (24, 64, 70, 74, 80, 85, N) formed adjacent to the second semiconductor layer (21) on the one surface side of the semiconductor substrate (5). 90, 95), and
The second semiconductor layer (21) and the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95) constitute a Zener diode (ZD),
In the semiconductor substrate (5), an N-type fourth semiconductor layer (30) is formed on the outside of the second semiconductor layer (21) and at least on the one surface side,
The potential of the conductive path connected to the fourth semiconductor layer (30) is higher than the potential of the conductive path connected to the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95). It ’s higher,
The lower end (30a) of the fourth semiconductor layer (30) is configured to extend to a position deeper than the second semiconductor layer (21) in the first semiconductor layer,
The plurality of contacts (28) connected to the second semiconductor layer (21) are spaced apart so as to surround the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95). Arranged in a ring,
A trench isolation part ( 6 ) is formed that partitions a region where the Zener diode (ZD) is provided and a region different from the region ,
The fourth semiconductor layer (30) is present at least between the second semiconductor layer (21) and the trench isolation part (6) .

請求項１の発明では、半導体基板（５）内にＮ型導電型の第１半導体層（２）が設けられている。また、半導体基板（５）の一方面側にＰ型導電型の第２半導体層（２１）が形成され、この第２半導体層（２１）に隣接してＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）が形成されている。そして、これら第２半導体層（２１）及び第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）によりツェナーダイオード（ＺＤ）が構成されている。
このように構成される半導体装置では、Ｎ型導電型の第１半導体層（２）と、Ｐ型導電型の第２半導体層（２１）及びＮ型導電型の第３半導体層（２４、６４、７０、７４、８０、８５、９０、９５）により寄生バイポーラトランジスタが形成されることになる。 In the first aspect of the invention, the first semiconductor layer (2) of the N-type conductivity type is provided in the semiconductor substrate (5). Further, a P-type conductivity type second semiconductor layer (21) is formed on one surface side of the semiconductor substrate (5), and an N-type conductivity type third semiconductor layer (adjacent to the second semiconductor layer (21)). 24, 64, 70, 74, 80, 85, 90, 95) are formed. The second semiconductor layer (21) and the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95) constitute a Zener diode (ZD).
In the semiconductor device configured as described above, an N-type conductivity type first semiconductor layer (2), a P-type conductivity type second semiconductor layer (21), and an N-type conductivity type third semiconductor layer (24, 64). , 70, 74, 80, 85, 90, 95), a parasitic bipolar transistor is formed.

更に本構成では、半導体基板（５）において第２半導体層（２１）の外側かつ、少なくとも一方面側にはＮ型導電型の第４半導体層（３０）が形成されており、この第４半導体層（３０）に接続される導電路の電位は、第３半導体層に接続される導電路の電位よりも高くなっている。この構成では、寄生バイポーラトランジスタにおいてエミッタ側となるＮ型導電型の第１半導体層（２）の電位が、ベース側となるＰ型導電型の第２半導体層（２１）よりも高電位となった状態で安定的に維持しやすくなる。つまり、ＮＰＮ型の寄生バイポーラトランジスタにおいて、ベース電流の流れ込みを抑えてオン動作を抑制することができ、寄生バイポーラトランジスタをオフ状態で安定的に維持することができる。従って、ツェナーダイオード（ＺＤ）において、寄生バイポーラトランジスタのオンオフに起因するツェナー電圧の変動を抑えることができる。 Further, in this configuration, an N-type fourth semiconductor layer (30) is formed on the semiconductor substrate (5) outside the second semiconductor layer (21) and at least on one side, and this fourth semiconductor is formed. The potential of the conductive path connected to the layer (30) is higher than the potential of the conductive path connected to the third semiconductor layer. In this configuration, the potential of the N-type conductivity type first semiconductor layer (2) on the emitter side in the parasitic bipolar transistor is higher than that of the P-type conductivity type second semiconductor layer (21) on the base side. It becomes easy to maintain stably in the state. That is, in the NPN-type parasitic bipolar transistor, the on-operation can be suppressed by suppressing the flow of the base current, and the parasitic bipolar transistor can be stably maintained in the off state. Therefore, in the Zener diode (ZD), the fluctuation of the Zener voltage due to the on / off of the parasitic bipolar transistor can be suppressed.

図１は、第１実施形態に係る半導体装置を概略的に示す平面図である。FIG. 1 is a plan view schematically showing the semiconductor device according to the first embodiment. 図２は、図１のＡ−Ａ断面概略図である。2 is a schematic cross-sectional view taken along the line AA of FIG. 図３は、第１実施形態に係る半導体装置を製造する際に順次行われる各工程での半導体基板内の構成を概略的に説明する断面説明図である。FIG. 3 is a cross-sectional explanatory view schematically illustrating a configuration in the semiconductor substrate in each step sequentially performed when manufacturing the semiconductor device according to the first embodiment. 図４は、図３の工程に続く各工程での半導体基板内の構成を概略的に説明する断面説明図である。FIG. 4 is an explanatory cross-sectional view for schematically explaining the configuration in the semiconductor substrate at each step subsequent to the step of FIG. 図５は、図４の工程に続く各工程での半導体基板内の構成を概略的に説明する断面説明図である。FIG. 5 is an explanatory cross-sectional view for schematically explaining the configuration in the semiconductor substrate at each step subsequent to the step of FIG. 図６は、第１実施形態における第１変形例に係る半導体装置を概略的に示す断面概略図である。FIG. 6 is a schematic cross-sectional view schematically showing a semiconductor device according to a first modification of the first embodiment. 図７は、第１実施形態における第２変形例に係る半導体装置を概略的に示す断面概略図である。FIG. 7 is a schematic cross-sectional view schematically showing a semiconductor device according to a second modification of the first embodiment. 図８は、第１実施形態における第３変形例に係る半導体装置を概略的に示す断面概略図である。FIG. 8 is a schematic cross-sectional view schematically showing a semiconductor device according to a third modification of the first embodiment. 図９は、第１実施形態における第４変形例に係る半導体装置を概略的に示す断面概略図である。FIG. 9 is a schematic cross-sectional view schematically showing a semiconductor device according to a fourth modification example of the first embodiment.

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１、図２に示すように、本実施形態の半導体装置１は、ＳＯＩ基板５内にＮ型導電型の第１半導体層（ＳＯＩ層２）が設けられている。このＳＯＩ基板５の厚さ方向一方面側（ツェナーダイオードＺＤが構成される表面５ａ側）には、Ｐ型導電型の第２半導体層２１が形成されている。また、第２半導体層２１に隣接してＮ型導電型の第３半導体層（Ｎ＋層２４）が形成されている。そして、これら第２半導体層２１及び第３半導体層（Ｎ＋層２４）によりツェナーダイオードＺＤが構成されている。さらに、ＳＯＩ基板５において第２半導体層２１の外側かつ、表面５ａ側にはＮ型導電型の第４半導体層３０が形成されており、この第４半導体層３０に接続される導電路の電位（後述する電極層４４の電位）は、第３半導体層（Ｎ＋層２４）に接続される導電路の電位（後述するカソード電極４０の電位）よりも高くなっている。 [First Embodiment]
Hereinafter, a first embodiment of the present invention will be described in detail.
As shown in FIGS. 1 and 2, the semiconductor device 1 of the present embodiment includes an N-type conductivity type first semiconductor layer (SOI layer 2) provided in an SOI substrate 5. A P-type conductivity type second semiconductor layer 21 is formed on one side in the thickness direction of the SOI substrate 5 (on the surface 5a side on which the Zener diode ZD is formed). Further, an N-type conductivity type third semiconductor layer (N + layer 24) is formed adjacent to the second semiconductor layer 21. The second semiconductor layer 21 and the third semiconductor layer (N + layer 24) constitute a Zener diode ZD. Further, an N-type conductivity type fourth semiconductor layer 30 is formed outside the second semiconductor layer 21 and on the surface 5 a side in the SOI substrate 5, and the potential of the conductive path connected to the fourth semiconductor layer 30. (The potential of the electrode layer 44 described later) is higher than the potential of the conductive path connected to the third semiconductor layer (N + layer 24) (the potential of the cathode electrode 40 described later).

第１半導体層は、図１に示すように、Ｎ−型シリコンにて構成されたＳＯＩ（Silicon On Insulator）層２からなり、ＳＯＩ基板５は、このＳＯＩ層２と支持基板（図示略）とが埋込酸化膜４を介して接合されて形成されている。なお、ＳＯＩ基板５は、「半導体基板」の一例に相当する。 As shown in FIG. 1, the first semiconductor layer includes an SOI (Silicon On Insulator) layer 2 made of N-type silicon, and the SOI substrate 5 includes an SOI layer 2 and a support substrate (not shown). Are joined via the buried oxide film 4. The SOI substrate 5 corresponds to an example of “semiconductor substrate”.

ＳＯＩ層２は、Ｎ−型のシリコン層としてＳＯＩ基板５の主面（表面５ａ）側に配置されており、後述するＮ領域３１やＮ＋層２４よりも低いキャリア濃度で構成されている。このＳＯＩ層２は、例えば支持基板（図示略）に貼り合わせたシリコン基板を所定の厚さに研磨したり、支持基板上に堆積したりすることによって形成されている。このＳＯＩ層２では、トレンチ分離部６によって区画された領域が他の素子（図１では省略）と絶縁分離されており、図２の例ではこの領域内にツェナーダイオードＺＤ等の素子が設けられている。ＳＯＩ層２を区画するトレンチ分離部６は、例えばＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７と、このトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ_２などの酸化膜）とによって構成されている。 The SOI layer 2 is disposed on the main surface (front surface 5a) side of the SOI substrate 5 as an N− type silicon layer, and has a lower carrier concentration than an N region 31 and an N + layer 24 described later. The SOI layer 2 is formed, for example, by polishing a silicon substrate bonded to a support substrate (not shown) to a predetermined thickness or depositing it on the support substrate. In this SOI layer 2, the region partitioned by the trench isolation 6 is insulated and isolated from other devices (not shown in FIG. 1). In the example of FIG. 2, devices such as a Zener diode ZD are provided in this region. ing. The trench isolation portion 6 that partitions the SOI layer 2 includes, for example, a trench 7 that reaches the buried oxide film 4 from the surface of the SOI layer 2 and a buried film 8 (for example, SiO 2) buried so as to fill the trench 7. ₂ and other oxide films).

ＳＯＩ基板５の主面（表面５ａ）側には、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。Ｐウェル層２２は、例えば、ドーパントとしてリンを用い、ドーズ量が２．８×１０^１２ｃｍ^−２程度で形成されているとよい。また、Ｐウェル層２２の上端面（表面５ａ側の端面）は、図１のように半導体装置１を主面（表面５ａ）側から平面視したときに、角部が面取りされた形状となっている。なお、Ｐウェル層２２の上端面は、全体として円形状に湾曲していてもよい。また、Ｐウェル層２２は、ＳＯＩ基板５内においてＮ＋層２４及び後述するアノードＰ＋層２６の側方及び下方側を覆うように配置され、Ｐウェル層２２の最も深い位置の深さは、Ｎ＋層２４及びアノードＰ＋層２６よりも深く、第４半導体層３０（ガードリング部）よりも浅くなっている。さらに、Ｐウェル層２２は、ＳＯＩ基板５の厚さ方向に沿って切断した断面において両端部が湾曲した構成となっており、このような湾曲構造が表面５ａに沿った全周にわたって形成されている。なお、このＰウェル層２２は、「第１半導体層に隣接する所定濃度のＰ型導電型領域」の一例に相当する。 On the main surface (surface 5 a) side of the SOI substrate 5, a P-type conductivity type P-well layer 22 is formed adjacent to the SOI layer 2. The P well layer 22 may be formed, for example, using phosphorus as a dopant and a dose amount of about 2.8 × 10 ¹² cm ⁻² . Further, the upper end surface (end surface on the surface 5a side) of the P well layer 22 has a shape with chamfered corners when the semiconductor device 1 is viewed from the main surface (surface 5a) side as shown in FIG. ing. The upper end surface of the P well layer 22 may be curved in a circular shape as a whole. The P well layer 22 is disposed so as to cover the side and the lower side of the N + layer 24 and an anode P + layer 26 described later in the SOI substrate 5, and the depth of the deepest position of the P well layer 22 is N +. It is deeper than the layer 24 and the anode P + layer 26 and shallower than the fourth semiconductor layer 30 (guard ring portion). Further, the P well layer 22 has a configuration in which both end portions are curved in a cross section cut along the thickness direction of the SOI substrate 5, and such a curved structure is formed over the entire circumference along the surface 5a. Yes. The P well layer 22 corresponds to an example of “a P-type conductivity region having a predetermined concentration adjacent to the first semiconductor layer”.

また、ＳＯＩ基板５の主面側において、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のアノードＰ＋層２６が、Ｎ＋層２４（後述）の周囲を取り囲む構成で、このＮ＋層２４から離れた位置であって、Ｐウェル層２２上に形成されている。このアノードＰ＋層２６は、例えば、ドーパントとしてホウ素を用い、ドーズ量が３．０×１０^１５ｃｍ^−２程度で形成されているとよい。 Further, on the main surface side of the SOI substrate 5, a P-type conductivity type anode P + layer 26 whose impurity concentration is set to be higher than that of the P-well layer 22 surrounds the periphery of the N + layer 24 (described later). It is formed on the P well layer 22 at a position away from the layer 24. For example, the anode P + layer 26 may be formed using boron as a dopant and having a dose of about 3.0 × 10 ¹⁵ cm ⁻² .

図１のように、アノードＰ＋層２６は、ＳＯＩ基板５の一方面側（表面５ａ側）の表層部においてＮ＋層２４との間に環状のＰウェル層２２の部分領域を介在させた構成で環状に配置されている。アノードＰ＋層２６の内周部は、Ｎ＋層２４から離れた位置においてＮ＋層２４を囲むように環状に形成されており、アノードＰ＋層２６の外周部は、後述する第４半導体層３０の内周部から離れた位置において、第４半導体層３０に囲まれるように環状に形成されている。このアノードＰ＋層２６は、ＳＯＩ基板５の一方面側（表面５ａ側）の表層部においてＮ＋層２４（第３半導体層）の周方向全体にわたりＮ＋層２４と第４半導体層３０との間に介在しており、Ｐウェル層２２よりも不純物濃度が高い環状の高濃度領域となっている。 As shown in FIG. 1, the anode P + layer 26 has a configuration in which a partial region of the annular P-well layer 22 is interposed between the surface layer portion on one surface side (surface 5 a side) of the SOI substrate 5 and the N + layer 24. It is arranged in a ring. The inner peripheral portion of the anode P + layer 26 is formed in an annular shape so as to surround the N + layer 24 at a position away from the N + layer 24, and the outer peripheral portion of the anode P + layer 26 is within the fourth semiconductor layer 30 described later. It is formed in an annular shape so as to be surrounded by the fourth semiconductor layer 30 at a position away from the peripheral portion. The anode P + layer 26 is disposed between the N + layer 24 and the fourth semiconductor layer 30 over the entire circumferential direction of the N + layer 24 (third semiconductor layer) in the surface layer portion on one surface side (surface 5a side) of the SOI substrate 5. It is an annular high concentration region that is interposed and has a higher impurity concentration than the P well layer 22.

このように構成されるアノードＰ＋層２６は、Ｎ＋層２４と第４半導体層３０との間の領域上に導電路（例えば高圧配線等）が配置された場合でも、Ｎ＋層２４と第４半導体層３０との間のＰ型導電型の表層部が反転することを抑制し、この間にチャネルが形成されることを防ぐ役割も果たしている。また、このアノードＰ＋層２６は、複数のコンタクト部２８が接続される領域となっており、コンタクト抵抗を低く抑える役割をも果たしている。本構成では、Ｐウェル層２２及びアノードＰ＋層２６によってＰ型導電型の第２半導体層２１が構成されている。 The anode P + layer 26 configured as described above is configured so that the N + layer 24 and the fourth semiconductor are disposed even when a conductive path (for example, a high-voltage wiring) is disposed on a region between the N + layer 24 and the fourth semiconductor layer 30. It also serves to prevent the surface layer portion of the P-type conductivity type between the layer 30 and the channel 30 from being formed. Further, the anode P + layer 26 is a region to which a plurality of contact portions 28 are connected, and also plays a role of reducing contact resistance. In this configuration, the P-type second semiconductor layer 21 is configured by the P-well layer 22 and the anode P + layer 26.

また、図１に示すように、アノードＰ＋層２６の上方の複数位置には、アノードＰ＋層２６に接続されるコンタクト部２８がそれぞれ設けられている。これらコンタクト部２８は、アノードＰ＋層２６を覆う絶縁膜に形成されたコンタクトホールにアルミなどの導電層を埋め込んで形成されており、アノードＰ＋層２６と外部の導電路とを電気的に導通させる役割を果たしている。本構成では、このような複数のコンタクト部２８が、アノードＰ＋層２６上においてＮ＋層２４の周囲を取り囲むように間隔をあけて環状に並んでおり、環状に構成されるアノードＰ＋層２６の外周部に沿って当該アノードＰ＋層２６の全周にわたるように複数のコンタクト部２８が分散している。このように複数のコンタクト部２８を分散して配置することで、電流が局所的に集中することを抑制することができる。 As shown in FIG. 1, contact portions 28 connected to the anode P + layer 26 are provided at a plurality of positions above the anode P + layer 26. These contact portions 28 are formed by embedding a conductive layer such as aluminum in a contact hole formed in an insulating film covering the anode P + layer 26, and electrically connect the anode P + layer 26 and an external conductive path. Playing a role. In this configuration, such a plurality of contact portions 28 are arranged in an annular shape on the anode P + layer 26 so as to surround the periphery of the N + layer 24, and the outer periphery of the anode P + layer 26 configured in an annular shape. A plurality of contact portions 28 are dispersed along the portion so as to cover the entire circumference of the anode P + layer 26. As described above, by arranging the plurality of contact portions 28 in a distributed manner, it is possible to suppress local concentration of current.

図１、図２に示すように、ＳＯＩ基板５の主面（表面５ａ）側の表層部には、Ｐウェル層２２の上方に隣接して、Ｎ型導電型の第３半導体層としてのＮ＋層２４が形成されている。Ｎ＋層２４は、図１等に示すように、平面視したときのＰウェル層２２の領域の中央部付近に配置されている。このＮ＋層２４は、例えば、ドーパントとしてヒ素を用い、ドーズ量が５．５×１０^１５ｃｍ^−２程度で形成されているとよい。なお、本構成では、ＳＯＩ層２、Ｐウェル層２２及びＮ＋層２４により寄生バイポーラＢｉｐが形成されることとなる。なお、図２では、このような寄生バイポーラＢｉｐを回路記号にて概念的に示している。 As shown in FIGS. 1 and 2, the surface layer portion on the main surface (front surface 5 a) side of the SOI substrate 5 is adjacent to the upper side of the P well layer 22, and N + as an N-type conductivity type third semiconductor layer. Layer 24 is formed. As shown in FIG. 1 and the like, the N + layer 24 is disposed in the vicinity of the center of the region of the P well layer 22 when viewed in plan. The N + layer 24 may be formed using, for example, arsenic as a dopant and a dose amount of about 5.5 × 10 ¹⁵ cm ⁻² . In this configuration, a parasitic bipolar Bip is formed by the SOI layer 2, the P well layer 22 and the N + layer 24. In FIG. 2, such a parasitic bipolar Bip is conceptually indicated by a circuit symbol.

さらに、Ｎ＋層２４において、ＳＯＩ基板５の一方面（表面５ａ）側の端部（上端部）は、外周部２４ａの全体が湾曲している。即ち、Ｎ＋層２４の上面の外縁が周方向全体で湾曲している。具体的には、Ｎ＋層２４をＳＯＩ基板５の主面側（表面５ａ側）から平面視したときの外形が円形となるように構成されており、例えば、円形状のＮ＋層２４の上面は、その半径が３．０μｍ以上となるように構成されている。なお、Ｎ＋層２４の上面の形状（即ち、ＳＯＩ基板５の主面側（表面５ａ側）から平面視したときの形状）は、円形に限定されず、楕円形であってもよく、例えば正方形状の四隅（各コーナー部）に曲率半径が３．０μｍ以上となる曲率を設けた構成であってもよい。このように、Ｎ＋層２４を構成することで、Ｎ＋層２４において周方向各位置で均等にブレイクダウンを生じさせやすくなる。つまり、本構成では、電流集中が起きやすい角部が無いため、ブレイクダウンが局所的に集中しにくく、その結果ブレイクダウンの均一化を図ることができる。さらに、図２等に示すように、Ｎ＋層２４は、Ｐウェル層２２と同様、図２のようにＳＯＩ基板５の厚さ方向に沿って切断した断面において両端部が湾曲した構成となっており、このような湾曲構造が表面５ａに沿った全周にわたって形成されている。 Further, in the N + layer 24, the entire outer peripheral portion 24 a is curved at the end (upper end) on the one surface (surface 5 a) side of the SOI substrate 5. That is, the outer edge of the upper surface of the N + layer 24 is curved in the entire circumferential direction. Specifically, the N + layer 24 is configured to have a circular outer shape when viewed from the main surface side (surface 5a side) of the SOI substrate 5, and for example, the upper surface of the circular N + layer 24 is The radius is configured to be 3.0 μm or more. Note that the shape of the upper surface of the N + layer 24 (that is, the shape when viewed from the main surface side (front surface 5a side) of the SOI substrate 5 is not limited to a circle, and may be an ellipse, for example, a square. The structure which provided the curvature in which a curvature radius becomes 3.0 micrometers or more in the four corners (each corner part) of a shape may be sufficient. In this manner, by configuring the N + layer 24, it becomes easy to cause breakdown evenly at each position in the circumferential direction in the N + layer 24. That is, in this configuration, since there is no corner portion where current concentration tends to occur, breakdown is difficult to concentrate locally, and as a result, breakdown can be made uniform. Further, as shown in FIG. 2 and the like, the N + layer 24 has a configuration in which both ends thereof are curved in a cross section cut along the thickness direction of the SOI substrate 5 as shown in FIG. Such a curved structure is formed over the entire circumference along the surface 5a.

そして、このようなＮ＋層２４によりＮ領域（第３半導体領域）が構成され、上述のＰウェル層２２及びアノードＰ＋層２６によりＰ領域（第２半導体層）が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。また、後述の図５等に示すように、Ｎ＋層２４にはアルミ膜などから構成されるカソード電極４０（図１、図２では図示略）が接続されており、アノードＰ＋層２６にはアルミ膜などから構成されるアノード電極４２（図１、図２では図示略）が接続されている。なお、アノード電極４２は、複数のコンタクト部２８を介してアノードＰ＋層２６に接続されることで、Ｐ領域（第２半導体層２１）と導通している。 The N region (third semiconductor region) is constituted by the N + layer 24 as described above, and the P region (second semiconductor layer) is constituted by the P well layer 22 and the anode P + layer 26 described above. A junction is formed to form a Zener diode ZD. Further, as shown in FIG. 5 and the like which will be described later, a cathode electrode 40 (not shown in FIGS. 1 and 2) made of an aluminum film or the like is connected to the N + layer 24, and the anode P + layer 26 is made of aluminum. An anode electrode 42 (not shown in FIGS. 1 and 2) composed of a film or the like is connected. Note that the anode electrode 42 is connected to the anode P + layer 26 via the plurality of contact portions 28, thereby being electrically connected to the P region (second semiconductor layer 21).

そして、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側（表面５ａ側）には、ＳＯＩ層２に隣接して、Ｎ型導電型の第４半導体層３０が形成されている。この第４半導体層３０は、図１、図２に示すように、Ｐウェル層２２とトレンチ分離部６との間に環状に設けられており、Ｐウェル層２２及びＮ＋層２４等の周囲を取り囲むように配置されている。すなわち、トレンチ分離部６の内周及びＰウェル層２２の外周に沿って、第４半導体層３０が設けられている。この第４半導体層３０は、所定濃度のＮ領域３１と、Ｎ領域３１よりも高濃度のＮ＋層３２とによって構成されており、ＳＯＩ層２よりも高濃度のガードリング部として機能している。 In the SOI substrate 5, an N-type conductivity type fourth semiconductor layer 30 is formed adjacent to the SOI layer 2 outside and on the main surface side (surface 5 a side) of the P well layer 22. As shown in FIGS. 1 and 2, the fourth semiconductor layer 30 is provided in an annular shape between the P well layer 22 and the trench isolation 6, and surrounds the P well layer 22, the N + layer 24, and the like. It is arranged so as to surround it. That is, the fourth semiconductor layer 30 is provided along the inner periphery of the trench isolation portion 6 and the outer periphery of the P well layer 22. The fourth semiconductor layer 30 includes an N region 31 having a predetermined concentration and an N + layer 32 having a higher concentration than the N region 31, and functions as a guard ring portion having a higher concentration than the SOI layer 2. .

Ｎ領域３１は、例えば、ドーパントとしてリンを用い、ドーズ量が２．３×１０^１５ｃｍ^−２程度で形成されているとよい。そして、Ｎ領域３１の下端部（第４半導体層３０の下端部３０ａ）は、Ｐウェル層２２よりも深い位置まで及ぶように構成されている。また、Ｎ領域３１の下端部３０ａは、ＳＯＩ基板５の埋込酸化膜４まで達する構成としてもよい。 The N region 31 is preferably formed using, for example, phosphorus as a dopant and a dose amount of about 2.3 × 10 ¹⁵ cm ⁻² . The lower end of the N region 31 (the lower end 30 a of the fourth semiconductor layer 30) is configured to extend to a position deeper than the P well layer 22. Further, the lower end portion 30 a of the N region 31 may reach the buried oxide film 4 of the SOI substrate 5.

また、ＳＯＩ基板５の主面側（表面５ａ側）において、Ｎ領域３１に隣接した表層部には、このＮ領域３１よりも不純物濃度が高く設定されるＮ＋層３２が形成されている。このＮ＋層３２は、コンタクト抵抗を下げるために設けられており、Ｎ＋層２４と同様に、ドーパントとしてヒ素を用い、ドーズ量が５．５×１０^１５ｃｍ^−２程度で形成されているとよい。また、Ｎ＋層２４と同一工程で形成することができる。 Further, on the main surface side (front surface 5 a side) of the SOI substrate 5, an N + layer 32 having an impurity concentration set higher than that of the N region 31 is formed in a surface layer portion adjacent to the N region 31. The N + layer 32 is provided to lower the contact resistance, and like the N + layer 24, arsenic is used as a dopant, and the dose is preferably about 5.5 × 10 ¹⁵ cm ^−2. . Further, it can be formed in the same process as the N + layer 24.

また、図５（Ｃ）のように、第４半導体層３０には電極層４４（図１、図２では図示略）が接続されている。この電極層４４は、アルミ膜等によって構成され、Ｎ＋層３２に接続された構成で第４半導体層３０と導通している。そして、このように第４半導体層３０に接続された電極層４４の電位は、Ｎ＋層２４に接続されたカソード電極４０の電位よりも高くなるように設定されている。例えば、カソード電極４０の電位を７Ｖ、電極層４４の電位を１５Ｖ程度に設定し（即ち、電極層４４の電位をカソード電極４０の電位の２倍以上に設定し）、またアノード電極４２をグランドに接続して０Ｖ程度とするとよい。この例では、カソード電極４０、アノード電極４２、電極層４４において、電極層４４の電位が最高電位となる。このように各電位を設定することで、寄生バイポーラトランジスタＢｉｐのベースがオンすることを抑制できる。なお、カソード電極４０は、「第３半導体層に接続される導電路」に相当し、電極層４４は、「第４半導体層に接続される導電路」の一例に相当する。 Further, as shown in FIG. 5C, the electrode layer 44 (not shown in FIGS. 1 and 2) is connected to the fourth semiconductor layer 30. The electrode layer 44 is composed of an aluminum film or the like, and is electrically connected to the fourth semiconductor layer 30 in a configuration connected to the N + layer 32. Thus, the potential of the electrode layer 44 connected to the fourth semiconductor layer 30 is set to be higher than the potential of the cathode electrode 40 connected to the N + layer 24. For example, the potential of the cathode electrode 40 is set to 7V, the potential of the electrode layer 44 is set to about 15V (that is, the potential of the electrode layer 44 is set to at least twice the potential of the cathode electrode 40), and the anode electrode 42 is grounded. It is better to connect to the terminal and set to about 0V. In this example, in the cathode electrode 40, the anode electrode 42, and the electrode layer 44, the potential of the electrode layer 44 is the highest potential. By setting each potential in this way, it is possible to suppress the base of the parasitic bipolar transistor Bip from being turned on. The cathode electrode 40 corresponds to “a conductive path connected to the third semiconductor layer”, and the electrode layer 44 corresponds to an example of “a conductive path connected to the fourth semiconductor layer”.

また、図２等に示すように、ＳＯＩ基板５の主面側において、Ｎ＋層３２とアノードＰ＋層２６との間、及びＮ＋層３２の外側には、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜５０が形成されている。さらに、ＳＯＩ基板５の主面側において、カソード電極４０、アノード電極４２及び電極層４４を除いた領域には、ＢＰＳＧ（ホウ素リン含有ケイ酸ガラス）膜などから構成される絶縁膜５２が形成されている。なお、図１では、ＬＯＣＯＳ酸化膜５０及び絶縁膜５２を省略して示している。 Further, as shown in FIG. 2 and the like, on the main surface side of the SOI substrate 5, between the N + layer 32 and the anode P + layer 26 and outside the N + layer 32, there is a LOCOS (Local Oxidation of element isolation). Silicon) oxide film 50 is formed. Further, an insulating film 52 made of a BPSG (boron phosphorus-containing silicate glass) film or the like is formed on the main surface side of the SOI substrate 5 in a region excluding the cathode electrode 40, the anode electrode 42, and the electrode layer 44. ing. In FIG. 1, the LOCOS oxide film 50 and the insulating film 52 are omitted.

次に、上述のように構成される半導体装置１の製造方法について図３〜図５を参照して説明する。
まず、シリコンからなる支持基板（図示略）上にシリコン酸化膜（ＳｉＯ_２）からなる埋込酸化膜４を形成し、さらにこの上にＮ−型シリコンからなるＳＯＩ（Silicon On Insulator）層２を積層してＳＯＩ基板５を形成する（図３（Ａ））。そして、このＳＯＩ基板５に、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７を形成するとともに、このトレンチ７内をＳｉＯ_２などから構成される埋込酸化膜４で充填し、トレンチ分離部６を形成する（図３（Ｂ））。 Next, a method for manufacturing the semiconductor device 1 configured as described above will be described with reference to FIGS.
First, a buried oxide film 4 made of a silicon oxide film (SiO ₂ ) is formed on a support substrate (not shown) made of silicon, and an SOI (Silicon On Insulator) layer 2 made of N-type silicon is further formed thereon. The SOI substrate 5 is formed by stacking (FIG. 3A). Then, a trench 7 reaching the buried oxide film 4 from the surface of the SOI layer 2 is formed in the SOI substrate 5, and the trench 7 is filled with the buried oxide film 4 made of SiO ₂ or the like. A separation portion 6 is formed (FIG. 3B).

次に、トレンチ分離部６の内周領域に沿って、例えば、Ｐｈｏｓ^＋イオンをドーズ量２．３×１０^１５ｃｍ^−２、１００ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させＮ領域３１を形成する（図３（Ｃ））。なお、Ｎ領域３１は、図１に示すように、トレンチ分離部６の内周に沿って環状に形成される。 Next, along the inner peripheral region of the trench isolation portion 6, for example, Phos ⁺ ions are ion-implanted with a dose amount of 2.3 × 10 ¹⁵ cm ⁻² and energy of 100 KeV, and heat treatment is performed to activate the N region. 31 is formed (FIG. 3C). The N region 31 is formed in an annular shape along the inner periphery of the trench isolation portion 6 as shown in FIG.

次に、熱酸化によってシリコン表面を酸化させ、ＳｉＯ_２よりなるＬＯＣＯＳ酸化膜５０をＮ領域３１の両端部を覆うように形成する（図４（Ａ））。そして、ＳＯＩ基板５の主面側（ＳＯＩ層２の上層側）において、Ｎ領域３１の内側に、例えば、ＢＦ_２ ^＋イオンをドーズ量２．８×１０^１３ｃｍ^−２、１００ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させＰウェル層２２を形成する（図４（Ｂ））。 Next, the silicon surface is oxidized by thermal oxidation, and a LOCOS oxide film 50 made of SiO ₂ is formed so as to cover both ends of the N region 31 (FIG. 4A). Then, on the main surface side of the SOI substrate 5 (upper layer side of the SOI layer 2), for example, BF ₂ ⁺ ions are ionized with energy of 2.8 × 10 ¹³ cm ⁻² and 100 KeV inside the N region 31. Implantation and heat treatment are performed to form a P well layer 22 (FIG. 4B).

次に、Ｎ領域３１の表層及びＰウェル層２２の中央部の表層に、例えば、Ａｓ^＋イオンをドーズ量５．５×１０^１５ｃｍ^−２、１２０ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させＮ＋層２４及びＮ＋層３２を同時に形成する（図４（Ｃ））。 Next, for example, As ⁺ ions are ion-implanted into the surface layer of the N region 31 and the central portion of the P well layer 22 with an energy of a dose of 5.5 × 10 ¹⁵ cm ⁻² and 120 KeV, and heat treatment is performed. The N + layer 24 and the N + layer 32 are simultaneously formed by activation (FIG. 4C).

そして、Ｐウェル層２２の表層であってＮ＋層２４を取り囲む領域に、例えば、ＢＦ_２ ^＋イオンをドーズ量３．０×１０^１５ｃｍ^−２、９５ＫｅＶのエネルギーでイオン注入し、熱処理を行って活性化させアノードＰ＋層２６を形成する（図５（Ａ））。 Then, in the surface layer of the P well layer 22 and surrounding the N + layer 24, for example, BF ₂ ⁺ ions are ion-implanted with a dose amount of 3.0 × 10 ¹⁵ cm ⁻² and energy of 95 KeV, and heat treatment is performed. It is activated to form the anode P + layer 26 (FIG. 5A).

次に、ＢＰＳＧ膜をＳＯＩ基板５の主面側に形成し、Ｎ＋層２４、Ｎ＋層３２及びアノードＰ＋層２６の一部を開口するようにエッチングしてコンタクトを形成し、絶縁膜５２を形成する（図５（Ｂ））。そして、アルミ膜をこのコンタクトを埋めるようにスパッタリング法などによって積層させてカソード電極４０、アノード電極４２及び電極層４４を形成し、半導体装置１を製造することができる（図５（Ｃ））。 Next, a BPSG film is formed on the main surface side of the SOI substrate 5, and etching is performed so as to open a part of the N + layer 24, the N + layer 32, and the anode P + layer 26, thereby forming an insulating film 52. (FIG. 5B). Then, the semiconductor device 1 can be manufactured by stacking an aluminum film by a sputtering method or the like so as to fill the contact to form the cathode electrode 40, the anode electrode 42, and the electrode layer 44 (FIG. 5C).

以上説明したように、本第１実施形態に係る半導体装置１によれば、ＳＯＩ基板５内にＮ型導電型の第１半導体層（ＳＯＩ層２）が設けられている。ＳＯＩ基板５の一方面側には、Ｐ型導電型の第２半導体層２１（Ｐウェル層２２及びアノードＰ＋層２６）が形成されている。また、第２半導体層２１に隣接してＮ型導電型の第３半導体層（Ｎ＋層２４）が形成されている。そして、これら第２半導体層２１及び第３半導体層によりツェナーダイオードＺＤが構成されている。さらに、ＳＯＩ基板５において第２半導体層２１の外側かつ、一方面側（表面５ａ側）にはＮ型導電型の第４半導体層３０が形成されており、この第４半導体層３０に接続される電極層４４の電位は、第３半導体層（Ｎ＋層２４）に接続されるカソード電極４０の電位よりも高くなっている。 As described above, according to the semiconductor device 1 according to the first embodiment, the N-type conductivity type first semiconductor layer (SOI layer 2) is provided in the SOI substrate 5. A P-type conductivity type second semiconductor layer 21 (P well layer 22 and anode P + layer 26) is formed on one surface side of the SOI substrate 5. Further, an N-type conductivity type third semiconductor layer (N + layer 24) is formed adjacent to the second semiconductor layer 21. The second semiconductor layer 21 and the third semiconductor layer constitute a Zener diode ZD. Furthermore, an N-type conductivity type fourth semiconductor layer 30 is formed on the outer side of the second semiconductor layer 21 and on one surface side (surface 5 a side) of the SOI substrate 5, and is connected to the fourth semiconductor layer 30. The potential of the electrode layer 44 is higher than the potential of the cathode electrode 40 connected to the third semiconductor layer (N + layer 24).

このように構成される半導体装置１では、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層２４により寄生バイポーラトランジスタＢｉｐが形成されるが、エミッタ側となるＳＯＩ層２の電位は、ベース側となるＰウェル層２２に対して高電位となるため、ベース側に電流が流れない構成とすることができ、寄生バイポーラトランジスタＢｉｐがオン動作することを抑制できる。 In the semiconductor device 1 configured as described above, the parasitic bipolar transistor Bip is formed by the N-type conductivity type SOI layer 2, the P-type conductivity type P-well layer 22 and the N-type conductivity type N + layer 24. Since the potential of the SOI layer 2 on the emitter side is higher than that of the P-well layer 22 on the base side, no current flows to the base side, and the parasitic bipolar transistor Bip is turned on. This can be suppressed.

また、第４半導体層３０は、Ｐウェル層２２の外周を取り囲むように配置され、ＳＯＩ層２よりも高濃度のガードリング部として機能している。この構成によれば、第４半導体層３０を、基板から入ってくるノイズを抜くための領域として機能させることができると共に、エミッタ側となるＳＯＩ層２の電位をより安定的に高電位に維持することができるため、寄生バイポーラトランジスタＢｉｐがオン動作することをより抑制することができる。 The fourth semiconductor layer 30 is disposed so as to surround the outer periphery of the P well layer 22 and functions as a guard ring portion having a higher concentration than the SOI layer 2. According to this configuration, the fourth semiconductor layer 30 can function as a region for removing noise coming from the substrate, and the potential of the SOI layer 2 on the emitter side can be more stably maintained at a high potential. Therefore, it is possible to further suppress the parasitic bipolar transistor Bip from being turned on.

また、第４半導体層３０の下端部３０ａは、Ｐウェル層２２よりも深い位置まで及ぶように構成されている。この構成によれば、エミッタ側となるＳＯＩ層２の電位をより安定的に高電位に維持することができるため、寄生バイポーラトランジスタＢｉｐがオン動作することをより抑制することができる。 Further, the lower end portion 30 a of the fourth semiconductor layer 30 is configured to extend to a position deeper than the P well layer 22. According to this configuration, since the potential of the SOI layer 2 on the emitter side can be more stably maintained at a high potential, it is possible to further suppress the parasitic bipolar transistor Bip from being turned on.

また、Ｎ＋層２４の上端部（上面部）は、外周部２４ａの全体が湾曲している。このように、Ｎ＋層２４を構成することで、電流集中が起きやすい角部を減らし、局所的なブレイクダウンを抑制することができるため、Ｎ＋層２４において均等にブレイクダウンを生じさせやすくなる。 Further, the entire upper end portion (upper surface portion) of the N + layer 24 is curved. In this manner, by configuring the N + layer 24, corners where current concentration is likely to occur can be reduced and local breakdown can be suppressed, and therefore, breakdown can easily occur in the N + layer 24.

また、Ｐウェル層２２には、Ｎ＋層２４の周囲を取り囲む構成で、複数のコンタクト部２８が配置されている。このように複数のコンタクト部２８を配置することで、電流が局所的に集中することを抑制することができる。 A plurality of contact portions 28 are arranged in the P well layer 22 so as to surround the N + layer 24. By arranging the plurality of contact portions 28 in this way, it is possible to suppress local concentration of current.

第２半導体層２１は、ＳＯＩ層２に隣接するＰウェル層２２と、ＳＯＩ基板５の一方面側において、Ｐウェル層２２よりも不純物濃度が高くなるように形成されたＰ型導電型のアノードＰ＋層２６とを備えている。このようにアノードＰ＋層２６を設けることで、不要なチャネルが生成されるのを抑制することができる。 The second semiconductor layer 21 includes a P well layer 22 adjacent to the SOI layer 2, and a P-type conductivity type anode formed so that the impurity concentration is higher than that of the P well layer 22 on one surface side of the SOI substrate 5. And a P + layer 26. By providing the anode P + layer 26 in this way, it is possible to suppress generation of unnecessary channels.

次に、本発明の第１実施形態の第１変形例に係る半導体装置１０１について、図６を参照して説明する。本変形例では、半導体装置１０１が、ＮチャンネルＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。 Next, a semiconductor device 101 according to a first modification of the first embodiment of the present invention will be described with reference to FIG. The present modification is mainly different in that the semiconductor device 101 includes an N-channel MOS transistor. Therefore, substantially the same components as those of the semiconductor device 1 of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図６に示すように、半導体装置１０１は、ＳＯＩ基板５の主面側（表面５ａ側）に、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。そして、ＳＯＩ基板５の主面側（表面５ａ側）において、このＰウェル層２２に隣接して、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のＰ＋層６０が、上述したアノードＰ＋層２６と同様にチャネルストッパとしての役割を果たすために設けられている。なお、このＰ＋層６０は、ＮチャンネルＭＯＳトランジスタのバックゲートとして構成される部分である。本構成では、これらＰウェル層２２及びＰ＋層６０によって第２半導体層２１が構成されている。 As shown in FIG. 6, in the semiconductor device 101, a P-type conductivity type P-well layer 22 is formed adjacent to the SOI layer 2 on the main surface side (surface 5 a side) of the SOI substrate 5. Then, on the main surface side (front surface 5 a side) of the SOI substrate 5, the P-type conductivity type P + layer 60 whose impurity concentration is set higher than that of the P well layer 22 is adjacent to the P well layer 22. Similar to the anode P + layer 26, it is provided to serve as a channel stopper. The P + layer 60 is a portion configured as a back gate of an N channel MOS transistor. In this configuration, the second semiconductor layer 21 is configured by the P well layer 22 and the P + layer 60.

さらに、ＳＯＩ基板５の主面側（表面５ａ側）であって、Ｐ型導電型のＰウェル層２２の中央部には、酸化シリコン膜などからなるゲート絶縁膜（図示略）が形成されており、その上にゲート電極６２が形成されている。このゲート電極６２の両端には、Ｎ＋層６４及びＮ＋層６６が形成されており、Ｎ＋層６４によってソース領域が構成され、またＮ＋層６６によってドレイン領域が形成されている。 Further, a gate insulating film (not shown) made of a silicon oxide film or the like is formed on the main surface side (front surface 5a side) of the SOI substrate 5 and in the central portion of the P-type conductivity type P well layer 22. A gate electrode 62 is formed thereon. An N + layer 64 and an N + layer 66 are formed at both ends of the gate electrode 62, a source region is formed by the N + layer 64, and a drain region is formed by the N + layer 66.

この構成では、Ｐウェル層２２及びＰ＋層６０によりＰ型導電型の第２半導体層２１が構成され、Ｎ＋層６４及びＮ＋層６６によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この構成では、例えばＮ＋層６４に接続されるソース電極とＮ＋層６６に接続されるドレイン電極を共通接続することでカソード電極（図示略）として機能させ、Ｐ＋層６０に接続される電極をアノード電極（図示略）として機能させることで、上記第２半導体層及び第３半導体層をツェナーダイオードＺＤとして機能させることができる。 In this configuration, the P-type conductivity type second semiconductor layer 21 is configured by the P-well layer 22 and the P + layer 60, and the N-type conductivity type third semiconductor layer is configured by the N + layer 64 and the N + layer 66. As a result, a PN junction is formed to form a Zener diode ZD. In this configuration, for example, a source electrode connected to the N + layer 64 and a drain electrode connected to the N + layer 66 are commonly connected to function as a cathode electrode (not shown), and an electrode connected to the P + layer 60 is an anode. By functioning as an electrode (not shown), the second semiconductor layer and the third semiconductor layer can function as a Zener diode ZD.

また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側には、ＳＯＩ層２に隣接した構成で第１実施形態と同様のＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層６４及びＮ＋層６６に接続される電極の電位よりも高くなるように設定されている。 Similarly to the first embodiment, in the SOI substrate 5, on the outer side and the main surface side of the P well layer 22, an N region having the same N type conductivity as that of the first embodiment is configured adjacent to the SOI layer 2. 31 is formed. An N + layer 32 similar to that of the first embodiment is formed on the surface layer side adjacent to the N region 31. The N region 31 and the N + layer 32 constitute a fourth semiconductor layer 30 similar to that in the first embodiment, and functions as a guard ring portion. The potential of the electrode connected to the fourth semiconductor layer 30 is set to be higher than the potential of the electrode connected to the N + layer 64 and the N + layer 66.

このように、半導体装置１０１がＮチャンネルＭＯＳトランジスタを備えた構成において、当該素子をツェナーダイオードＺＤとして動作させた場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２とＰ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層６４及びＮ＋層６６から構成される寄生バイポーラトランジスタがオン動作することを抑制することができる。 As described above, in the configuration in which the semiconductor device 101 includes the N-channel MOS transistor, even when the element is operated as the Zener diode ZD, the potential is set as described above. 2 and the parasitic bipolar transistor composed of the P-type conductivity type P well layer 22 and the N-type conductivity type N + layer 64 and N + layer 66 can be suppressed from being turned on.

次に、本発明の第１実施形態の第２変形例に係る半導体装置２０１について、図７を参照して説明する。本変形例では、半導体装置２０１が、ＰチャンネルＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。 Next, a semiconductor device 201 according to a second modification of the first embodiment of the present invention will be described with reference to FIG. The present modification is mainly different in that the semiconductor device 201 includes a P-channel MOS transistor. Therefore, substantially the same components as those of the semiconductor device 1 of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図７に示すように、半導体装置２０１は、ＳＯＩ基板５の主面側（表面５ａ側）に、ＳＯＩ層２に隣接して、Ｐ型導電型のＰウェル層２２が形成されている。さらに、このＰウェル層２２に隣接して（Ｐウェル層２２の内側領域に）、Ｎウェル層７０が設けられている。そして、Ｎウェル層７０の外側であって、Ｐウェル層２２内の表層部には、グランドに接続されるＰ＋層７２が形成されている。このＰ＋層７２は、Ｐウェル層２２よりも不純物濃度が高く設定されており、上述したアノードＰ＋層と同様にチャネルストッパとしての役割を果たすために設けられている。なお、第２半導体層２１は、Ｐウェル層２２及びＰ＋層７２により構成されている。 As shown in FIG. 7, in the semiconductor device 201, a P-type conductivity type P-well layer 22 is formed adjacent to the SOI layer 2 on the main surface side (surface 5 a side) of the SOI substrate 5. Further, an N well layer 70 is provided adjacent to the P well layer 22 (in the inner region of the P well layer 22). A P + layer 72 connected to the ground is formed outside the N well layer 70 and on the surface layer in the P well layer 22. The P + layer 72 is set to have a higher impurity concentration than the P well layer 22 and is provided to serve as a channel stopper in the same manner as the anode P + layer described above. The second semiconductor layer 21 is composed of a P well layer 22 and a P + layer 72.

そして、ＳＯＩ基板５の主面側（表面５ａ側）において、Ｎウェル層７０に隣接した表層部には、Ｎウェル層７０よりも不純物濃度が高く設定されるＮ型導電型のＮ＋層７４が形成されており、バックゲートとして機能するように構成されている。なお、これら、Ｎウェル層７０及びＮ＋層７４により第３半導体層が構成されている。 Then, on the main surface side (front surface 5 a side) of the SOI substrate 5, an N-type conductivity type N + layer 74 whose impurity concentration is set higher than that of the N well layer 70 is formed in a surface layer portion adjacent to the N well layer 70. It is formed and is configured to function as a back gate. The N well layer 70 and the N + layer 74 constitute a third semiconductor layer.

また、Ｐウェル層２２及びＰ＋層７２によりＰ型導電型の第２半導体層２１が構成されており、Ｎウェル層７０及びＮ＋層７４によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この場合、Ｎ＋層７４に接続される電極（図示略）がカソード電極として機能させ、Ｐ＋層７２に接続される電極（図示略）がアノード電極として機能させればよい。 The P well layer 22 and the P + layer 72 constitute a P-type conductive second semiconductor layer 21, and the N well layer 70 and the N + layer 74 constitute an N-type conductive third semiconductor layer. Thus, a PN junction is formed, and a Zener diode ZD is configured. In this case, an electrode (not shown) connected to the N + layer 74 may function as a cathode electrode, and an electrode (not shown) connected to the P + layer 72 may function as an anode electrode.

また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側には、ＳＯＩ層２に隣接してＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層７４に接続される電極の電位よりも高くなるように設定されている。 Similarly to the first embodiment, in the SOI substrate 5, an N region 31 of N type conductivity type is formed adjacent to the SOI layer 2 on the outer side and the main surface side of the P well layer 22. An N + layer 32 similar to that of the first embodiment is formed on the surface layer side adjacent to the N region 31. The N region 31 and the N + layer 32 constitute a fourth semiconductor layer 30 similar to that in the first embodiment, and functions as a guard ring portion. The potential of the electrode connected to the fourth semiconductor layer 30 is set to be higher than the potential of the electrode connected to the N + layer 74.

なお、ＳＯＩ基板５の主面側（表面５ａ側）であって、Ｎウェル層７０の中央部には、酸化シリコン膜などからなるゲート絶縁膜（図示略）が形成されており、その上にゲート電極６２が形成されている。このゲート電極６２の両端には、Ｐ＋層７６及びＮ＋層７８が形成されており、Ｐ＋層７６によってソース領域が構成され、またＮ＋層７８によってドレイン領域が形成されている。 Note that a gate insulating film (not shown) made of a silicon oxide film or the like is formed on the main surface side (surface 5a side) of the SOI substrate 5 and in the central portion of the N well layer 70, on which is formed. A gate electrode 62 is formed. A P + layer 76 and an N + layer 78 are formed at both ends of the gate electrode 62, a source region is formed by the P + layer 76, and a drain region is formed by the N + layer 78.

このように、半導体装置２０１がＰチャンネルＭＯＳトランジスタを備えた構成において、一部をツェナーダイオードＺＤとして動作させる場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮウェル層７０から構成される寄生バイポーラトランジスタがオン動作することを抑制することができる。 Thus, in the configuration in which the semiconductor device 201 includes the P-channel MOS transistor, even when a part is operated as the Zener diode ZD, the potential is set as described above. Thus, it is possible to suppress the parasitic bipolar transistor including the P-type conductivity type P well layer 22 and the N-type conductivity type N well layer 70 from being turned on.

次に、本発明の第１実施形態の第３変形例に係る半導体装置３０１について、図８を参照して説明する。本変形例では、半導体装置３０１が、ＮチャンネルＬＤＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。 Next, a semiconductor device 301 according to a third modification of the first embodiment of the present invention will be described with reference to FIG. The present modification is mainly different in that the semiconductor device 301 includes an N-channel LDMOS transistor. Therefore, substantially the same components as those of the semiconductor device 1 of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図８に示すように、半導体装置３０１は、ＳＯＩ基板５の主面側（表面５ａ側）に、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。さらに、このＰウェル層２２に隣接して（Ｐウェル層２２の内側領域に）、Ｎウェル層８０が設けられている。Ｎウェル層８０の外側であって、Ｐウェル層２２内には、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のＰ＋層８２が上述したアノードＰ＋層２６と同様にチャネルストッパとしての役割を果たすために設けられている。また、Ｐウェル層２２には、Ｎ＋層８３及びＰ＋層８４が形成されており、これらによりソース領域が形成されている。なお、Ｐウェル層２２及びＰ＋層８２によって第２半導体層２１が構成されている。 As shown in FIG. 8, in the semiconductor device 301, a P-type conductivity type P-well layer 22 is formed adjacent to the SOI layer 2 on the main surface side (surface 5 a side) of the SOI substrate 5. Further, an N well layer 80 is provided adjacent to the P well layer 22 (in the inner region of the P well layer 22). In the P well layer 22 outside the N well layer 80, a P type conductivity type P + layer 82 having a higher impurity concentration than the P well layer 22 is channeled in the same manner as the anode P + layer 26 described above. It is provided to play a role as a stopper. In the P well layer 22, an N + layer 83 and a P + layer 84 are formed, thereby forming a source region. The P well layer 22 and the P + layer 82 constitute the second semiconductor layer 21.

Ｎウェル層８０内には、このＮウェル層８０よりも不純物濃度が高く設定されるＮ型導電型のＮ＋層８５がドレイン領域として形成されている。また、このＮ＋層８５を取り囲むように、ゲート電極８６が、絶縁層８７を介してＳＯＩ基板５の主面側に形成されている。なお、Ｎウェル層８０及びＮ＋層８５により第３半導体層が構成されている。 In the N well layer 80, an N type conductivity type N + layer 85 having an impurity concentration higher than that of the N well layer 80 is formed as a drain region. In addition, a gate electrode 86 is formed on the main surface side of the SOI substrate 5 via an insulating layer 87 so as to surround the N + layer 85. The N well layer 80 and the N + layer 85 constitute a third semiconductor layer.

そして、Ｐウェル層２２及びＰ＋層８２によりＰ型導電型の第２半導体層２１が構成されており、Ｎウェル層８０及びＮ＋層８５によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この場合、Ｎ＋層８５に接続される電極（図示略）は、カソード電極（図示略）として機能させ、Ｐ＋層８２に接続される電極（図示略）は、アノード電極として機能させることで、一部をツェナーダイオードＺＤとして機能させることができる。 The P well layer 22 and the P + layer 82 constitute a P-type conductive second semiconductor layer 21, and the N well layer 80 and the N + layer 85 constitute an N-type conductive third semiconductor layer. Thus, a PN junction is formed, and a Zener diode ZD is configured. In this case, an electrode (not shown) connected to the N + layer 85 functions as a cathode electrode (not shown), and an electrode (not shown) connected to the P + layer 82 functions as an anode electrode. The portion can function as a Zener diode ZD.

また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側（表面５ａ側）には、ＳＯＩ層２に隣接してＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層８５に接続される電極の電位よりも高くなるように設定されている。 Similarly to the first embodiment, in the SOI substrate 5, an N-type conductivity type N region 31 is formed adjacent to the SOI layer 2 on the outer side of the P well layer 22 and on the main surface side (surface 5 a side). Has been. An N + layer 32 similar to that of the first embodiment is formed on the surface layer side adjacent to the N region 31. The N region 31 and the N + layer 32 constitute a fourth semiconductor layer 30 similar to that in the first embodiment, and functions as a guard ring portion. The potential of the electrode connected to the fourth semiconductor layer 30 is set to be higher than the potential of the electrode connected to the N + layer 85.

このように、半導体装置３０１がＮチャンネルＬＤＭＯＳトランジスタを備えた構成において、一部をツェナーダイオードＺＤとして動作させた場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層８５から構成される寄生バイポーラトランジスがオン動作することを抑制することができる。 As described above, in the configuration in which the semiconductor device 301 includes the N-channel LDMOS transistor, even when part of the semiconductor device 301 is operated as the Zener diode ZD, the potential is set as described above. 2 and the parasitic bipolar transistor composed of the P-type conductivity type P well layer 22 and the N-type conductivity type N + layer 85 can be suppressed from being turned on.

次に、本発明の第１実施形態の第４変形例に係る半導体装置４０１について、図９を参照して説明する。本変形例では、半導体装置４０１が、ＰチャンネルＬＤＭＯＳトランジスタを備えている点が主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。 Next, a semiconductor device 401 according to a fourth modification of the first embodiment of the present invention will be described with reference to FIG. The present modification is mainly different in that the semiconductor device 401 includes a P-channel LDMOS transistor. Therefore, substantially the same components as those of the semiconductor device 1 of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図９に示すように、半導体装置４０１は、ＳＯＩ基板５の主面側に、ＳＯＩ層２に隣接してＰ型導電型のＰウェル層２２が形成されている。さらに、このＰウェル層２２に隣接して（Ｐウェル層２２の内側領域に）、Ｎウェル層９０が設けられている。Ｎウェル層９０の外側であって、Ｐウェル層２２内には、Ｐウェル層２２よりも不純物濃度が高く設定されるＰ型導電型のＰ＋層９２が上述したアノードＰ＋層２６と同様にチャネルストッパとしての役割を果たすために設けられている。また、Ｐウェル層２２にはＰ＋層９４がドレイン領域として形成されている。なお、第２半導体層２１は、Ｐウェル層２２及びＰ＋層９２により構成されている。 As shown in FIG. 9, in the semiconductor device 401, a P-type conductivity type P-well layer 22 is formed adjacent to the SOI layer 2 on the main surface side of the SOI substrate 5. Further, an N well layer 90 is provided adjacent to the P well layer 22 (in the inner region of the P well layer 22). In the P well layer 22 outside the N well layer 90, a P type conductivity type P + layer 92 having an impurity concentration set higher than that of the P well layer 22 is channeled in the same manner as the anode P + layer 26 described above. It is provided to play a role as a stopper. A P + layer 94 is formed in the P well layer 22 as a drain region. The second semiconductor layer 21 includes a P well layer 22 and a P + layer 92.

Ｎウェル層９０内には、Ｎ＋層９５及びＰ＋層９６が形成されており、これらによりソース領域が形成されている。なお、Ｎウェル層９０及びＮ＋層９５により第３半導体層が構成されている。また、Ｎ＋層９５及びＰ＋層９６を取り囲むように、ゲート電極９７が、絶縁層９８を介してＳＯＩ基板５の主面側に形成されている。 An N + layer 95 and a P + layer 96 are formed in the N well layer 90, thereby forming a source region. The N well layer 90 and the N + layer 95 constitute a third semiconductor layer. A gate electrode 97 is formed on the main surface side of the SOI substrate 5 with an insulating layer 98 interposed so as to surround the N + layer 95 and the P + layer 96.

この構成では、Ｐウェル層２２及びＰ＋層９２によりＰ型導電型の第２半導体層２１が構成されており、Ｎウェル層９０及びＮ＋層９５によりＮ型導電型の第３半導体層が構成されており、これらによってＰＮ接合が形成され、ツェナーダイオードＺＤが構成されている。この場合、Ｎ＋層９５に接続される電極（図示略）をカソード電極として機能させ、Ｐ＋層９２接続される電極（図示略）をアノード電極として機能させればよい。 In this configuration, the P-type conductive second semiconductor layer 21 is configured by the P well layer 22 and the P + layer 92, and the N-type conductive third semiconductor layer is configured by the N well layer 90 and the N + layer 95. Thus, a PN junction is formed, and a Zener diode ZD is configured. In this case, an electrode (not shown) connected to the N + layer 95 may function as a cathode electrode, and an electrode (not shown) connected to the P + layer 92 may function as an anode electrode.

また、第１実施形態と同様に、ＳＯＩ基板５において、Ｐウェル層２２の外側かつ主面側（表面５ａ側）には、ＳＯＩ層２に隣接してＮ型導電型のＮ領域３１が形成されている。そして、Ｎ領域３１に隣接した表層部側には、第１実施形態と同様のＮ＋層３２が形成されている。そして、Ｎ領域３１とＮ＋層３２によって第１実施形態と同様の第４半導体層３０が構成され、ガードリング部として機能している。そして、第４半導体層３０に接続される電極の電位は、Ｎ＋層９５に接続される電極の電位よりも高くなるように設定されている。 Similarly to the first embodiment, in the SOI substrate 5, an N-type conductivity type N region 31 is formed adjacent to the SOI layer 2 on the outer side of the P well layer 22 and on the main surface side (surface 5 a side). Has been. An N + layer 32 similar to that of the first embodiment is formed on the surface layer side adjacent to the N region 31. The N region 31 and the N + layer 32 constitute a fourth semiconductor layer 30 similar to that in the first embodiment, and functions as a guard ring portion. The potential of the electrode connected to the fourth semiconductor layer 30 is set to be higher than the potential of the electrode connected to the N + layer 95.

このように、半導体装置４０１がＰチャンネルＬＤＭＯＳトランジスタを備えた構成において、一部をツェナーダイオードＺＤとして動作させた場合でも、上記のように電位が設定されているので、Ｎ型導電型のＳＯＩ層２と、Ｐ型導電型のＰウェル層２２及びＮ型導電型のＮ＋層９５から構成される寄生バイポーラトランジスタがオン動作することを抑制することができる。 As described above, in the configuration in which the semiconductor device 401 includes the P-channel LDMOS transistor, the potential is set as described above even when part of the semiconductor device 401 is operated as the Zener diode ZD. 2 and the parasitic bipolar transistor composed of the P-type conductivity type P well layer 22 and the N-type conductivity type N + layer 95 can be prevented from being turned on.

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。 [Other Embodiments]
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.

上記各実施形態では、半導体基板として、ＳＯＩ構造を有するＳＯＩ基板５を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。 In each of the embodiments described above, the configuration using the SOI substrate 5 having the SOI structure as the semiconductor substrate has been exemplified. However, the present invention is not limited to this. For example, a configuration using a semiconductor substrate made of only silicon may be used.

１、１０１、２０１、３０１、４０１…半導体装置
２…ＳＯＩ層（Ｎ型導電型の第１半導体層）
５…ＳＯＩ基板（半導体基板）
２１…第２半導体層
２４…Ｎ＋層（Ｎ型導電型の第３半導体層）
３０…第４半導体層
３０ａ…下端部
４０…カソード電極（第３半導体層に接続される導電路）
４４…電極層（第４半導体層に接続される導電路）
ＺＤ…ツェナーダイオード DESCRIPTION OF SYMBOLS 1, 101, 201, 301, 401 ... Semiconductor device 2 ... SOI layer (N type conductivity type first semiconductor layer)
5 ... SOI substrate (semiconductor substrate)
21... Second semiconductor layer 24... N + layer (N-type conductivity type third semiconductor layer)
30 ... Fourth semiconductor layer 30a ... Lower end 40 ... Cathode electrode (conductive path connected to third semiconductor layer)
44 ... Electrode layer (conductive path connected to the fourth semiconductor layer)
ZD ... Zener diode

Claims

A semiconductor substrate (5);
An N-type conductivity type first semiconductor layer (2) provided in the semiconductor substrate (5);
A P-type conductivity type second semiconductor layer (21) formed on one side of the semiconductor substrate (5);
An N-type third semiconductor layer (24, 64, 70, 74, 80, 85, N) formed adjacent to the second semiconductor layer (21) on the one surface side of the semiconductor substrate (5). 90, 95), and
The second semiconductor layer (21) and the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95) constitute a Zener diode (ZD),
In the semiconductor substrate (5), an N-type fourth semiconductor layer (30) is formed on the outside of the second semiconductor layer (21) and at least on the one surface side,
The potential of the conductive path connected to the fourth semiconductor layer (30) is higher than the potential of the conductive path connected to the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95). It ’s higher,
The lower end (30a) of the fourth semiconductor layer (30) is configured to extend to a position deeper than the second semiconductor layer (21) in the first semiconductor layer,
The plurality of contacts (28) connected to the second semiconductor layer (21) are spaced apart so as to surround the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95). Arranged in a ring,
A trench isolation part ( 6 ) is formed that partitions a region where the Zener diode (ZD) is provided and a region different from the region ,
The semiconductor device (1, 101, 201, 301, 401), wherein the fourth semiconductor layer (30) exists at least between the second semiconductor layer (21) and the trench isolation part (6 ).

The fourth semiconductor layer (30) is configured as a guard ring part disposed around the second semiconductor layer (21) on the one surface side of the semiconductor substrate (5). The semiconductor device according to claim 1 (1, 101, 201, 301, 401).

The end portion on the one surface side of the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95) is characterized in that the entire outer peripheral portion is curved. The semiconductor device (1, 101, 201, 301, 401) according to claim 2.

The second semiconductor layer (21) includes at least a P-type conductivity type region (22) having a predetermined concentration adjacent to the first semiconductor layer (2) and a surface layer portion on the one surface side of the semiconductor substrate (5). Interspersed between the third semiconductor layer (24, 64, 70, 74, 80, 85, 90, 95) and the fourth semiconductor layer (30), and more impurity than the P-type conductivity type region (22) The P-type conductivity type anode layer (26, 60, 72, 82, 92) formed so as to have a high concentration is provided. The semiconductor device described (1, 101, 201, 301, 401).