JP2009188335A

JP2009188335A - Semiconductor device

Info

Publication number: JP2009188335A
Application number: JP2008029256A
Authority: JP
Inventors: Yuichi Onozawa; 勇一小野沢; Tomoyuki Yamazaki; 智幸山崎
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2008-02-08
Filing date: 2008-02-08
Publication date: 2009-08-20
Anticipated expiration: 2028-02-08
Also published as: JP5365019B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with a temperature detecting element having fixed temperature characteristics regardless of the state of a main semiconductor element, high latch-up resistance quantity, and high temperature detection accuracy. <P>SOLUTION: A temperature detecting diode 22 is provided in an N-well 25 in a first P-well 24b provided on a first main surface of an N<SP>-</SP>drift layer 23 and is joined to and separated from the main semiconductor element formed on the N<SP>-</SP>drift layer 23. The first P-well 23b is high in concentration sufficient to prevent latch-up breakdown by a parasitic thyristor and is sufficiently deep. The side of the N-well 25 is surrounded by a P<SP>+</SP>high-concentration region 28 higher in concentration than the first P-well 24b to suppress the operation of a transverse npn transistor. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、主たる半導体素子と温度検出用素子を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a main semiconductor element and a temperature detecting element.

電力のスイッチングに用いられる半導体装置では、過電流による半導体装置の熱的破壊を防ぐために、過熱保護機能を備えているのが望ましい。過熱保護機能としては、ダイオードの順特性や逆特性が温度によって変化することを利用したものが公知である。例えば、ダイオードの飽和電圧は、温度によってほぼ直線的に変化する。従って、主たる半導体素子（以下、主半導体素子とする）とともに温度検出用素子としてダイオードを設け、その飽和電圧を監視することにより、主半導体素子の温度を検知することができる（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。主半導体素子の温度が高いことを検知した場合には、その主半導体素子のゲート電圧を下げて電流を制限することにより、主半導体素子を過熱による破壊から保護することができる。 A semiconductor device used for power switching preferably has an overheat protection function in order to prevent thermal destruction of the semiconductor device due to overcurrent. As the overheat protection function, a function utilizing a change in the forward characteristic or reverse characteristic of the diode with temperature is known. For example, the saturation voltage of the diode varies almost linearly with temperature. Therefore, the temperature of the main semiconductor element can be detected by providing a diode as a temperature detecting element together with the main semiconductor element (hereinafter referred to as the main semiconductor element) and monitoring the saturation voltage (for example, Patent Document 1). , Patent Document 2, Patent Document 3, and Patent Document 4.) When it is detected that the temperature of the main semiconductor element is high, the main semiconductor element can be protected from destruction due to overheating by reducing the gate voltage of the main semiconductor element to limit the current.

図９は、従来の半導体装置の構成を示す断面図である。図９に示すように、従来の半導体装置では、Ｎ^-ドリフト層３の第１主面に、Ｐベース領域４ａ、Ｎ⁺エミッタ（ソース）領域５、ゲート絶縁膜６、ゲート電極７およびエミッタ（ソース）電極８からなる主半導体素子１の表面構造と、Ｐ型のアノード領域（Ｐベース領域４ｂおよびＰ⁺領域９）、Ｎ⁺カソード領域１０、アノード電極（図示省略）およびカソード電極（図示省略）からなる温度検出用ダイオード２が設けられている。 FIG. 9 is a cross-sectional view showing a configuration of a conventional semiconductor device. As shown in FIG. 9, in the conventional semiconductor device, a P base region 4a, an N ⁺ emitter (source) region 5, a gate insulating film 6, a gate electrode 7 and an emitter (on the first main surface of the N ⁻ drift layer 3). The surface structure of the main semiconductor element 1 composed of the source electrode 8, the P-type anode region (P base region 4b and P ⁺ region 9), the N ⁺ cathode region 10, the anode electrode (not shown) and the cathode electrode (not shown). The temperature detecting diode 2 is provided.

また、図１０に示す半導体装置のように、主半導体素子１を構成する半導体素体の第１主面に絶縁膜１１を形成し、この絶縁膜１１上に温度検出用ダイオード２を形成するようにしたものが公知である（例えば、特許文献５参照。）。なお、本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。 Further, as in the semiconductor device shown in FIG. 10, the insulating film 11 is formed on the first main surface of the semiconductor body constituting the main semiconductor element 1, and the temperature detecting diode 2 is formed on the insulating film 11. What has been made known is known (for example, see Patent Document 5). In this specification and the accompanying drawings, it means that electrons or holes are majority carriers in the layers and regions with N or P, respectively. Further, + and − attached to N and P mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached.

特開平１−１５７５７３号公報JP-A-1-157573 特開２００６−３２４４１２号公報Japanese Patent Laid-Open No. 2006-324412 特許第３５３８５０５号公報Japanese Patent No. 3538505 特開２００６−３０２９７７号公報JP 2006-302977 A 特開平６−１１７９４２号公報Japanese Patent Laid-Open No. 6-117942

しかしながら、図９に示す半導体装置では、温度検出用ダイオードのアノード領域とＮ^-ドリフト層により寄生ダイオードが構成される。主半導体素子にチャネルが形成されると、このチャネルを流れる電流が寄生ダイオードにも流れる。このため、主半導体素子がオン状態であるか、オフ状態であるかということに依存して、温度検出用ダイオードの飽和電圧が変化してしまうという問題点がある。また、主半導体素子がＩＧＢＴである場合には、第２主面のＰコレクタ層、Ｎ^-ドリフト層、温度検出用ダイオードのＰ型アノード領域およびＮ⁺カソード領域により、寄生サイリスタが構成される。このＩＧＢＴがターンオフする際、Ｎ^-ドリフト層からアノード領域に少数キャリアである正孔が注入されるため、寄生サイリスタが誤動作し、ラッチアップ破壊に至る危険性がある。 However, in the semiconductor device shown in FIG. 9, a parasitic diode is constituted by the anode region of the temperature detecting diode and the N ⁻ drift layer. When a channel is formed in the main semiconductor element, a current flowing through this channel also flows through the parasitic diode. For this reason, there is a problem that the saturation voltage of the temperature detecting diode changes depending on whether the main semiconductor element is in an on state or an off state. When the main semiconductor element is an IGBT, a parasitic thyristor is configured by the P collector layer, the N ⁻ drift layer, the P-type anode region and the N ⁺ cathode region of the temperature detection diode on the second main surface. When this IGBT is turned off, holes which are minority carriers are injected from the N ⁻ drift layer into the anode region, so that there is a risk that the parasitic thyristor malfunctions and causes latch-up breakdown.

一方、図１０に示す半導体装置では、ポリシリコンを用いて温度検出用ダイオードを形成するため、飽和電圧にばらつきが生じる。また、漏れ電流が非常に多いため、オン電圧の温度依存性が理論曲線から外れてしまう。これらの原因によって、主半導体素子の温度を検出する精度が低いという問題点がある。また、温度検出用ダイオードが絶縁膜上に小さく形成されるため、静電耐量が低いという問題点と、主半導体素子の温度変化に対する応答速度が遅いという問題点がある。また、製造工程が大幅に増加するという問題点がある。特に、主半導体素子がトレンチゲート型の素子である場合、一般に、ゲート電極にドープトポリシリコンが用いられるため、このドープトポリシリコンを用いて温度検出用ダイオードを形成することができない。つまり、ゲート電極とは別にポリシリコンを積層して温度検出用ダイオードを形成する必要があるため、製造工程がさらに増加するという問題点がある。 On the other hand, in the semiconductor device shown in FIG. 10, since the temperature detecting diode is formed using polysilicon, the saturation voltage varies. Further, since the leakage current is very large, the temperature dependence of the on-voltage deviates from the theoretical curve. Due to these causes, there is a problem that the accuracy of detecting the temperature of the main semiconductor element is low. Further, since the temperature detection diode is formed small on the insulating film, there are problems that the electrostatic resistance is low and that the response speed to the temperature change of the main semiconductor element is slow. In addition, there is a problem that the manufacturing process is greatly increased. In particular, when the main semiconductor element is a trench gate type element, since doped polysilicon is generally used for the gate electrode, a temperature detecting diode cannot be formed using this doped polysilicon. That is, since it is necessary to form a temperature detecting diode by laminating polysilicon separately from the gate electrode, there is a problem that the manufacturing process is further increased.

この発明は、上述した従来技術による問題点を解消するため、主半導体素子の状態によらずに、一定の温度特性を有する温度検出用素子を備えた半導体装置を提供することを目的とする。また、ラッチアップ耐量の高い半導体装置を提供することを目的とする。さらに、温度検出精度の高い半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device including a temperature detecting element having a constant temperature characteristic regardless of the state of a main semiconductor element, in order to eliminate the above-described problems caused by the prior art. It is another object of the present invention to provide a semiconductor device with high latch-up resistance. It is another object of the present invention to provide a semiconductor device with high temperature detection accuracy.

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、主半導体素子と、この主半導体素子の温度を検出するための温度検出用素子を備えている。温度検出用素子は、主半導体素子を構成する第１導電型の第１半導体層に対してＰＮ接合により分離された領域に設けられている。さらに、第１半導体層内に第２導電型の第２半導体領域が設けられており、この第２半導体領域内に第１導電型の第３半導体領域が設けられており、この第３半導体領域内に第２導電型の第４半導体領域が設けられている。そして、温度検出用素子が、第３半導体領域をカソードおよびアノードのうちの一方とし、第４半導体領域をカソードおよびアノードのうちの他方とするダイオードであるとよい。 In order to solve the above-described problems and achieve the object, a semiconductor device according to the present invention includes a main semiconductor element and a temperature detecting element for detecting the temperature of the main semiconductor element. The temperature detecting element is provided in a region separated by a PN junction with respect to the first conductive type first semiconductor layer constituting the main semiconductor element. Further, a second conductive type second semiconductor region is provided in the first semiconductor layer, and a first conductive type third semiconductor region is provided in the second semiconductor region, and the third semiconductor region is provided. A fourth semiconductor region of the second conductivity type is provided therein. The temperature detection element may be a diode having the third semiconductor region as one of a cathode and an anode and the fourth semiconductor region as the other of the cathode and the anode.

また、第２半導体領域が電気的にフローティングであってもよいし、主半導体素子のエミッタまたはソースと同じ電位であってもよい。また、第３半導体領域の側方が、第２半導体領域よりも高濃度の第２導電型の第５半導体領域で囲まれていてもよいし、第３半導体領域よりも深いトレンチで囲まれていてもよい。このトレンチが絶縁膜を介して導電体で埋められており、この導電体がカソードと同じ電位であってもよい。さらに、アノードおよびカソードは、ホール引き抜き用の領域により囲まれていてもよい。 Further, the second semiconductor region may be electrically floating, or may have the same potential as the emitter or source of the main semiconductor element. In addition, the side of the third semiconductor region may be surrounded by a fifth semiconductor region of the second conductivity type having a higher concentration than the second semiconductor region, or surrounded by a trench deeper than the third semiconductor region. May be. The trench may be filled with a conductor via an insulating film, and the conductor may be at the same potential as the cathode. Furthermore, the anode and the cathode may be surrounded by a hole extraction region.

この発明によれば、温度検出用素子が主半導体素子に対して接合分離されているので、主半導体素子にチャネルが形成されても、このチャネルを流れる電流は、温度検出用素子の温度特性に影響を及ぼさない。また、第２半導体領域によって、寄生サイリスタが動作するのを抑えることができる。また、第５半導体領域やトレンチによって、寄生サイリスタが動作するのをさらに抑えることができる。また、ホール引き抜き用の領域が温度検出用素子を囲むことによって、温度検出用素子のラッチアップ破壊を防ぐことができる。また、主半導体素子と温度検出用素子が第１半導体層に形成されることによって、主半導体素子の温度を正確に検出することができる。 According to the present invention, since the temperature detecting element is junction-separated from the main semiconductor element, even if a channel is formed in the main semiconductor element, the current flowing through the channel is influenced by the temperature characteristics of the temperature detecting element. Has no effect. In addition, the second semiconductor region can suppress the operation of the parasitic thyristor. Further, the operation of the parasitic thyristor can be further suppressed by the fifth semiconductor region and the trench. In addition, since the hole extraction region surrounds the temperature detection element, it is possible to prevent latch-up breakdown of the temperature detection element. In addition, since the main semiconductor element and the temperature detecting element are formed in the first semiconductor layer, the temperature of the main semiconductor element can be accurately detected.

本発明にかかる半導体装置によれば、主半導体素子の状態によらずに、一定の温度特性を有する温度検出用素子を備えた半導体装置が得られるという効果を奏する。また、ラッチアップ耐量の高い半導体装置が得られるという効果を奏する。さらに、温度検出精度の高い半導体装置が得られるという効果を奏する。 According to the semiconductor device of the present invention, it is possible to obtain a semiconductor device including a temperature detecting element having a constant temperature characteristic regardless of the state of the main semiconductor element. In addition, the semiconductor device having a high latch-up resistance can be obtained. Furthermore, there is an effect that a semiconductor device with high temperature detection accuracy can be obtained.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

実施の形態１．
図１は、この発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、この半導体装置１００は、第１半導体層であるＮ^-ドリフト層２３の第１主面に、第２半導体領域である第１Ｐウェル２４ｂを備えている。この第１Ｐウェル２４ｂ内には、第３半導体領域であるＮウェル２５が設けられている。温度検出用ダイオード（温度検出用素子）２２は、このＮウェル２５内に設けられている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, the semiconductor device 100 includes a first P well 24b as a second semiconductor region on the first main surface of an N ⁻ drift layer 23 as a first semiconductor layer. An N well 25 that is a third semiconductor region is provided in the first P well 24b. A temperature detection diode (temperature detection element) 22 is provided in the N well 25.

すなわち、Ｎウェル２５内に、第４半導体領域である高濃度のＰ⁺アノード領域２６と、高濃度のＮ⁺カソードコンタクト領域２７が設けられている。Ｐ⁺アノード領域２６には、アノード電極（Ａ）が接続されている。Ｎ⁺カソードコンタクト領域２７には、カソード電極（Ｋ）が接続されている。Ｎ⁺カソードコンタクト領域２７は、カソード領域となるＮウェル２５に対してカソード電極を低抵抗で接触させるために設けられている。また、図示省略するが、半導体装置１００は、Ｎ^-ドリフト層２３を用いて構成される主半導体素子を備えている。温度検出用ダイオード２２は、図示しない主半導体素子に対して、第１Ｐウェル２４ｂとＮウェル２５からなるＰＮ接合により分離されている。 That is, a high concentration P ⁺ anode region 26 and a high concentration N ⁺ cathode contact region 27, which are fourth semiconductor regions, are provided in the N well 25. An anode electrode (A) is connected to the P ⁺ anode region 26. A cathode electrode (K) is connected to the N ⁺ cathode contact region 27. The N ⁺ cathode contact region 27 is provided to bring the cathode electrode into contact with the N well 25 serving as the cathode region with low resistance. Although not shown, the semiconductor device 100 includes a main semiconductor element configured using the N ⁻ drift layer 23. The temperature detection diode 22 is separated from a main semiconductor element (not shown) by a PN junction including a first P well 24 b and an N well 25.

第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に高濃度になっている。また、第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に深くなっている。Ｎウェル２５の側方は、第５半導体領域であるＰ⁺高濃度領域２８により囲まれている。Ｐ⁺高濃度領域２８は、第１Ｐウェル２４ｂよりも高濃度になっている。Ｐ⁺高濃度領域２８は、絶縁膜２９により被覆されている。そして、第１Ｐウェル２４ｂおよびＰ⁺高濃度領域２８は、電気的にフローティングとなっている。 The first P well 24b has a sufficiently high concentration to prevent latch-up breakdown due to parasitic thyristors. The first P well 24b is deep enough to prevent latch-up breakdown due to parasitic thyristors. The side of the N well 25 is surrounded by a P ⁺ high concentration region 28 which is a fifth semiconductor region. The P ⁺ high concentration region 28 has a higher concentration than the first P well 24b. The P ⁺ high concentration region 28 is covered with an insulating film 29. The first P well 24b and the P ⁺ high concentration region 28 are electrically floating.

また、Ｎ^-ドリフト層２３の第１主面には、第１Ｐウェル２４ｂの外側に、第１Ｐウェル２４ｂから離れて第２Ｐウェル２４ｃが設けられている。例えば、この第２Ｐウェル２４ｃは、図示しない主半導体素子のエミッタ（ソース）電位と同じ電位とされ、ホールを引き抜くダイバータを構成する。図示省略するが、例えば、半導体装置１００の平面レイアウトは、Ｐ⁺アノード領域２６を中心とする同心円状となっている。 Further, on the first main surface of the N ⁻ drift layer 23, a second P well 24c is provided outside the first P well 24b and away from the first P well 24b. For example, the second P well 24c is set to the same potential as the emitter (source) potential of a main semiconductor element (not shown), and constitutes a diverter that extracts holes. Although not shown, for example, the planar layout of the semiconductor device 100 is concentric with the P ⁺ anode region 26 as the center.

図１に示す半導体装置１００を作製する際、図示しないガードリングを形成するときに、同時に第１Ｐウェル２４ｂを形成してもよい。また、主半導体素子のＰ型半導体領域に電極を低抵抗で接触させるためのＰ⁺コンタクト領域を形成するときに、同時にＰ⁺アノード領域２６を形成してもよい。また、主半導体素子のＮ型半導体領域に電極を低抵抗で接触させるためのＮ⁺コンタクト領域やＮ⁺エミッタ（ソース）領域を形成するときに、同時にＮ⁺カソードコンタクト領域２７を形成してもよい。そうすれば、半導体装置１００の製造プロセスを簡略化することができる。これら三つを全て採用して半導体装置１００を製造すれば、Ｎウェル２５を形成するプロセスを追加するだけでよいので、図１０に示す従来の半導体装置を製造する場合に比べて、著しく製造プロセスを簡略化することができる。 When the semiconductor device 100 shown in FIG. 1 is manufactured, the first P well 24b may be formed at the same time when a guard ring (not shown) is formed. Further, the P ⁺ anode region 26 may be formed simultaneously with the formation of the P ⁺ contact region for bringing the electrode into contact with the P-type semiconductor region of the main semiconductor element with a low resistance. Further, when forming an N ⁺ contact region or an N ⁺ emitter (source) region for bringing the electrode into contact with the N-type semiconductor region of the main semiconductor element with a low resistance, the N ⁺ cathode contact region 27 may be formed at the same time. Good. Then, the manufacturing process of the semiconductor device 100 can be simplified. If all three are employed to manufacture the semiconductor device 100, it is only necessary to add a process for forming the N well 25. Therefore, the manufacturing process is significantly higher than that in the case of manufacturing the conventional semiconductor device shown in FIG. Can be simplified.

実施の形態１によれば、温度検出用ダイオード２２が主半導体素子に対して接合分離されているので、主半導体素子にチャネルが形成されて電流が流れても、温度検出用ダイオード２２の飽和電圧は影響を受けない。つまり、主半導体素子の状態によって温度検出用ダイオード２２の飽和電圧が変動するのを防ぐことができるので、主半導体素子の状態によらずに、一定の飽和電圧を有する温度検出用ダイオード２２が得られる。また、そのような温度検出用ダイオード２２を備えた半導体装置１００が得られる。 According to the first embodiment, since the temperature detection diode 22 is junction-separated from the main semiconductor element, even if a channel is formed in the main semiconductor element and a current flows, the saturation voltage of the temperature detection diode 22 Is not affected. That is, since the saturation voltage of the temperature detecting diode 22 can be prevented from fluctuating depending on the state of the main semiconductor element, the temperature detecting diode 22 having a constant saturation voltage can be obtained regardless of the state of the main semiconductor element. It is done. In addition, the semiconductor device 100 including such a temperature detection diode 22 is obtained.

また、第１Ｐウェル２４ｂによって、寄生サイリスタが動作するのを抑えることができるので、寄生サイリスタによるラッチアップ破壊を抑制することができる。また、Ｐ⁺高濃度領域２８によって、横方向（深さ方向に交差する方向）のｎｐｎトランジスタが動作するのを抑えることができるので、横方向でラッチアップが起こるのを抑制することができる。従って、ラッチアップ耐量の高い半導体装置１００が得られる。また、温度検出用ダイオードを絶縁膜上のポリシリコンで構成する従来装置と比べて、飽和電圧のばらつきが小さく、漏れ電流が少ないので、高い温度検出精度が得られる。また、主半導体素子の温度変化に対する応答速度も速い。なお、Ｐ⁺アノード領域２６とＮ⁺カソードコンタクト領域２７を接触させてもよい。そうすれば、オン電圧のばらつきを低減させることができる。 Further, since the first P well 24b can suppress the operation of the parasitic thyristor, the latch-up breakdown due to the parasitic thyristor can be suppressed. In addition, since the P ⁺ high concentration region 28 can suppress the operation of the npn transistor in the lateral direction (direction intersecting the depth direction), the occurrence of latch-up in the lateral direction can be suppressed. Therefore, the semiconductor device 100 having a high latch-up resistance can be obtained. In addition, as compared with a conventional device in which the temperature detection diode is made of polysilicon on an insulating film, the variation in saturation voltage is small and the leakage current is small, so that high temperature detection accuracy can be obtained. Moreover, the response speed with respect to the temperature change of the main semiconductor element is also fast. Note that the P ⁺ anode region 26 and the N ⁺ cathode contact region 27 may be brought into contact with each other. In so doing, variations in on-voltage can be reduced.

実施の形態２．
図２は、この発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図２に示すように、この半導体装置２００は、図１に示す実施の形態１の半導体装置１００において、Ｐ⁺高濃度領域２８の代わりに、Ｎウェル２５の側方をトレンチゲート構造３１で囲む構成としたものである。このトレンチゲート構造３１によって、横方向のｎｐｎトランジスタが動作するのを完全に抑えることができるので、横方向でラッチアップが起こるのを防ぐことができる。 Embodiment 2. FIG.
FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 2, in this semiconductor device 200, the side of the N well 25 is surrounded by a trench gate structure 31 instead of the P ⁺ high concentration region 28 in the semiconductor device 100 of the first embodiment shown in FIG. 1. It is a configuration. Since this trench gate structure 31 can completely suppress the operation of the lateral npn transistor, it is possible to prevent the latch-up from occurring in the lateral direction.

トレンチゲート構造３１は、第１Ｐウェル２４ｂ内において、Ｎウェル２５の終端部に設けられている。トレンチゲート構造３１は、Ｎウェル２５よりも深くまで延びている。トレンチゲート構造３１の半導体に接する部分、すなわちトレンチの内周面には、酸化膜等の絶縁膜３２が設けられている。この絶縁膜３２の内側に導電体、例えばポリシリコン３３が充填されている。このポリシリコン３３は、カソードと同じ電位にされるのが望ましい。例えば、主半導体素子のゲート構造がトレンチゲート構造である場合には、主半導体素子のトレンチゲート構造を形成するときに、同時にトレンチゲート構造３１を形成してもよい。その他の構成は、実施の形態１と同様である。 The trench gate structure 31 is provided at the terminal end of the N well 25 in the first P well 24b. The trench gate structure 31 extends deeper than the N well 25. An insulating film 32 such as an oxide film is provided on a portion of the trench gate structure 31 in contact with the semiconductor, that is, on the inner peripheral surface of the trench. A conductor such as polysilicon 33 is filled inside the insulating film 32. The polysilicon 33 is preferably set to the same potential as the cathode. For example, when the gate structure of the main semiconductor element is a trench gate structure, the trench gate structure 31 may be formed simultaneously with the formation of the trench gate structure of the main semiconductor element. Other configurations are the same as those in the first embodiment.

実施の形態３．
図３は、この発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図３に示すように、この半導体装置３００は、図１に示す構成の温度検出用ダイオード２２とその周辺構造を含めた構成のものである。ただし、第１Ｐウェル２４ｂが実施の形態１よりも横方向に延びており、ダイバータ４１のホール引き抜き領域４２を構成している。第１Ｐウェル２４ｂの、ダイバータ４１を構成する部分の表面には、高濃度のＰ⁺コンタクト領域４３が設けられている。ホール引き抜き領域４２は、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされる。これによって、第１Ｐウェル２４ｂがエミッタ（ソース）電位と同じ電位になり、スイッチング時の電圧変化（ｄＶ／ｄｔ）が緩やかになるので、高ｄＶ／ｄｔに起因するラッチアップが起こるのを抑制することができる。 Embodiment 3 FIG.
FIG. 3 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. As shown in FIG. 3, the semiconductor device 300 includes the temperature detection diode 22 having the configuration shown in FIG. 1 and its peripheral structure. However, the first P well 24b extends in the lateral direction as compared with the first embodiment, and constitutes the hole extraction region 42 of the diverter 41. A high-concentration P ⁺ contact region 43 is provided on the surface of the portion constituting the diverter 41 of the first P well 24b. The hole extraction region 42 is set to the same potential as the emitter (source) potential of the main semiconductor element 21. As a result, the first P well 24b becomes the same potential as the emitter (source) potential, and the voltage change (dV / dt) at the time of switching becomes gradual, thereby suppressing the occurrence of latch-up due to high dV / dt. be able to.

なお、ホール引き抜き領域４２は、第１Ｐウェル２４ｂから離れて設けられた別のＰウェルで構成されていてもよい。この場合、ホール引き抜き領域４２を構成するＰウェルを主半導体素子２１のエミッタ（ソース）電位と同じ電位にし、第１Ｐウェル２４ｂを実施の形態１と同様に電気的にフローティングにしてもよい。また、ホール引き抜き領域４２を主半導体素子２１と同様のＰベース領域で構成し、このＰベース領域をエミッタ（ソース）電位と同じ電位にしてもよい。 The hole extraction region 42 may be constituted by another P well provided apart from the first P well 24b. In this case, the P well constituting the hole extraction region 42 may be set to the same potential as the emitter (source) potential of the main semiconductor element 21, and the first P well 24b may be electrically floated as in the first embodiment. Alternatively, the hole extraction region 42 may be formed of a P base region similar to that of the main semiconductor element 21 and the P base region may be set to the same potential as the emitter (source) potential.

特に限定しないが、主半導体素子２１は、プレーナゲート構造の縦型ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）やプレーナゲート構造の縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）などである。主半導体素子２１がＩＧＢＴである場合には、Ｎ^-ドリフト層２３の第２主面にＰコレクタ領域４６およびコレクタ電極４７が設けられる。主半導体素子２１がＭＯＳＦＥＴである場合には、Ｎ^-ドリフト層２３の第２主面にＮドレイン領域４８およびドレイン電極４９が設けられる。Ｎ^-ドリフト層２３の第２主面側の構造については、実施の形態４〜６においても同様である。 Although not particularly limited, the main semiconductor element 21 includes a planar gate type vertical IGBT (Insulated Gate Bipolar Transistor) or a planar gate type vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor, insulating gate type). Effect transistor). When main semiconductor element 21 is an IGBT, P collector region 46 and collector electrode 47 are provided on the second main surface of N ⁻ drift layer 23. When main semiconductor element 21 is a MOSFET, N drain region 48 and drain electrode 49 are provided on the second main surface of N ⁻ drift layer 23. The structure on the second main surface side of the N ⁻ drift layer 23 is the same in the fourth to sixth embodiments.

実施の形態４．
図４は、この発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図４に示すように、この半導体装置４００は、図２に示す構成の温度検出用ダイオード２２とその周辺構造を含めた構成のものである。図２に示す構成の温度検出用ダイオード２２は、Ｎウェル２５の終端部にトレンチゲート構造３１を有するので、主半導体素子２１のゲート構造がトレンチゲート構造５１である場合に適している。この場合には、主半導体素子２１のトレンチゲート構造５１を形成するときに、同時に温度検出用ダイオード２２のトレンチゲート構造３１を形成することができる。 Embodiment 4 FIG.
FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device according to Embodiment 4 of the present invention. As shown in FIG. 4, the semiconductor device 400 includes the temperature detecting diode 22 having the structure shown in FIG. 2 and its peripheral structure. The temperature detection diode 22 having the configuration shown in FIG. 2 has the trench gate structure 31 at the terminal portion of the N well 25, and is therefore suitable when the gate structure of the main semiconductor element 21 is the trench gate structure 51. In this case, when the trench gate structure 51 of the main semiconductor element 21 is formed, the trench gate structure 31 of the temperature detecting diode 22 can be formed at the same time.

また、ダイバータ４１のホール引き抜き領域４２は、Ｐベース領域により構成されている。ホール引き抜き領域４２は、その表面に高濃度のＰ⁺コンタクト領域４３を有し、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされる。なお、第１Ｐウェル２４ｂは、電気的にフローティングであってもよいし、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされてもよい。 Further, the hole extraction region 42 of the diverter 41 is configured by a P base region. The hole extraction region 42 has a high-concentration P ⁺ contact region 43 on the surface thereof, and is set to the same potential as the emitter (source) potential of the main semiconductor element 21. The first P well 24b may be electrically floating, or may be set to the same potential as the emitter (source) potential of the main semiconductor element 21.

実施の形態５．
図５は、この発明の実施の形態５にかかる半導体装置の構成を示す断面図である。また、図６は、実施の形態５にかかる半導体装置の平面レイアウトの一例を示す平面図である。図５に示すように、この半導体装置５００は、図４に示す実施の形態４の半導体装置４００において、ダイバータ４１のホール引き抜き領域４２を、第１Ｐウェル２４ｂから離れて設けられた別のＰウェルで構成したものである。この場合、ホール引き抜き領域４２となるＰウェルの表面に高濃度のＰ⁺コンタクト領域４３が設けられ、ホール引き抜き領域４２は、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされる。第１Ｐウェル２４ｂは、電気的にフローティングであってもよいし、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされてもよい。 Embodiment 5 FIG.
FIG. 5 is a cross-sectional view showing the configuration of the semiconductor device according to Embodiment 5 of the present invention. FIG. 6 is a plan view showing an example of a planar layout of the semiconductor device according to the fifth embodiment. As shown in FIG. 5, this semiconductor device 500 is different from the semiconductor device 400 of the fourth embodiment shown in FIG. 4 in that another P well in which the hole extraction region 42 of the diverter 41 is provided apart from the first P well 24 b. It is composed of In this case, a high-concentration P ⁺ contact region 43 is provided on the surface of the P well serving as the hole extraction region 42, and the hole extraction region 42 is set to the same potential as the emitter (source) potential of the main semiconductor element 21. The first P well 24 b may be electrically floating, or may be set to the same potential as the emitter (source) potential of the main semiconductor element 21.

図７は、平面レイアウトの他の例を示す平面図である。図７に示す平面レイアウトは、温度検出用ダイオード２２が複数、特に限定しないが、例えば４個設けられた場合のレイアウトである。図７に示すように、４個の温度検出用ダイオード２２を並べ、それを囲むようにダイバータのホール引き抜き領域４２が設けられる。 FIG. 7 is a plan view showing another example of the planar layout. The planar layout shown in FIG. 7 is a layout in the case where a plurality of temperature detection diodes 22 are provided, for example, four, although not particularly limited. As shown in FIG. 7, four temperature detection diodes 22 are arranged, and a hole extraction region 42 of a diverter is provided so as to surround the diodes.

実施の形態６．
図８は、この発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図８に示すように、この半導体装置６００は、図５に示す実施の形態５の半導体装置５００において、実施の形態３と同様に、第１Ｐウェル２４ｂを横方向に延ばしてダイバータ４１のホール引き抜き領域４２を構成したものである。これは、第１Ｐウェル２４ｂとホール引き抜き領域４２を同一パターンで形成したのと同じことである。なお、実施の形態４〜６において、トレンチゲート構造を有する主半導体素子と、トレンチゲート構造のない温度検出用ダイオード、例えば図１に示す構成の温度検出用ダイオード２２を組み合わせてもよい。 Embodiment 6 FIG.
FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device according to Embodiment 6 of the present invention. As shown in FIG. 8, the semiconductor device 600 is similar to the semiconductor device 500 of the fifth embodiment shown in FIG. 5, except that the first P well 24b extends in the horizontal direction and the holes of the diverter 41 are extracted. The area 42 is configured. This is the same as forming the first P well 24b and the hole extraction region 42 in the same pattern. In the fourth to sixth embodiments, a main semiconductor element having a trench gate structure may be combined with a temperature detection diode having no trench gate structure, for example, the temperature detection diode 22 having the configuration shown in FIG.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。 As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, in each embodiment, the first conductivity type is N type and the second conductivity type is P type. However, the present invention similarly applies to the case where the first conductivity type is P type and the second conductivity type is N type. It holds.

以上のように、本発明にかかる半導体装置は、過熱保護用の温度検出素子を備える半導体装置に有用であり、特に、ＩＧＢＴやＭＯＳＦＥＴなどのパワー半導体装置に適している。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device including a temperature detection element for overheat protection, and is particularly suitable for a power semiconductor device such as an IGBT or a MOSFET.

この発明の実施の形態１にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 1 of this invention. この発明の実施の形態２にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 2 of this invention. この発明の実施の形態３にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 3 of this invention. この発明の実施の形態４にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 4 of this invention. この発明の実施の形態５にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 5 of this invention. この発明の実施の形態５にかかる半導体装置の平面レイアウトの一例を示す平面図である。It is a top view which shows an example of the plane layout of the semiconductor device concerning Embodiment 5 of this invention. この発明の実施の形態５にかかる半導体装置の平面レイアウトの他の例を示す平面図である。It is a top view which shows the other example of the plane layout of the semiconductor device concerning Embodiment 5 of this invention. この発明の実施の形態６にかかる半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device concerning Embodiment 6 of this invention. 従来の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device. 従来の半導体装置の別の構成を示す断面図である。It is sectional drawing which shows another structure of the conventional semiconductor device.

Explanation of symbols

２１主半導体素子
２２温度検出用素子
２３第１半導体層
２４ｂ第２半導体領域
２５第３半導体領域
２６第４半導体領域
２８第５半導体領域
２４ｃ，４２ホール引き抜き領域
３１トレンチゲート構造
３２絶縁膜
３３導電体
１００，２００，３００，４００，５００，６００半導体装置 DESCRIPTION OF SYMBOLS 21 Main semiconductor element 22 Temperature detection element 23 1st semiconductor layer 24b 2nd semiconductor area 25 3rd semiconductor area 26 4th semiconductor area 28 5th semiconductor area 24c, 42 Hole extraction area 31 Trench gate structure 32 Insulating film 33 Conductor 100, 200, 300, 400, 500, 600 Semiconductor device

Claims

In a semiconductor device comprising a main semiconductor element and a temperature detecting element for detecting the temperature of the main semiconductor element,
The temperature detecting element is provided in a region separated by a PN junction with respect to the first semiconductor layer of the first conductivity type constituting the main semiconductor element,
A second semiconductor region of a second conductivity type provided in the first semiconductor layer;
A third semiconductor region of a first conductivity type provided in the second semiconductor region;
A fourth semiconductor region of a second conductivity type provided in the third semiconductor region;
And the temperature detecting element is a diode having the third semiconductor region as one of a cathode and an anode and the fourth semiconductor region as the other of the cathode and the anode. .

The semiconductor device according to claim 1, wherein the second semiconductor region is electrically floating.

3. The semiconductor device according to claim 2, further comprising: a fifth semiconductor region that surrounds a side of the third semiconductor region and has a higher concentration of the second conductivity type than the second semiconductor region.

The semiconductor device according to claim 1, wherein the second semiconductor region has the same potential as an emitter or a source of the main semiconductor element.

The semiconductor device according to claim 1, wherein the third semiconductor region is surrounded by a trench deeper than itself.

The semiconductor device according to claim 5, wherein a conductor is buried in the trench through an insulating film, and the conductor has the same potential as the cathode.

The semiconductor device according to claim 1, wherein the anode and the cathode are surrounded by a hole extraction region.