JP2006324412A

JP2006324412A - Semiconductor device

Info

Publication number: JP2006324412A
Application number: JP2005145551A
Authority: JP
Inventors: Keiichi Furuya; 啓一古谷; Fumihisa Yamamoto; 文寿山本; Takayuki Igarashi; 孝行五十嵐
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-05-18
Filing date: 2005-05-18
Publication date: 2006-11-30

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device with a pn junction diode incorporated thereinto so as to be capable of detecting the temperature of a transistor element provided in an SOI (silicon on insulator) layer surrounded by trench separation on an SOI substrate upon operation with excellent sensitivity and response. <P>SOLUTION: A DMOS (double diffused metal oxide semiconductor) transistor 23 and the pn junction diode 22a are formed on one SOI layer 13b surrounded by trench separation 15 in a shape that they are insulated electrically by a p-type diffusion layer 20 formed in a state of being levitated electrically on the SOI layer 13b surrounded by the trench separation 15. The pn junction diode 22a for temperature detection is formed with an n-type diffusion layer 21 formed in the p-type diffusion layer 20 as a cathode region, and a P<SP>+</SP>diffusion layer 19b formed in the n-type diffusion layer 21 as an anode region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、ＳＯＩ（Silicon On Insulator）基板にトレンチ分離を使用して集積回路（ＩＣ）が形成される半導体装置に関し、特にトランジスタ素子の動作時温度を検出するＰＮ接合ダイオードが組み込まれる半導体装置に関にするものである。 The present invention relates to a semiconductor device in which an integrated circuit (IC) is formed on a SOI (Silicon On Insulator) substrate using trench isolation, and more particularly to a semiconductor device in which a PN junction diode for detecting the operating temperature of a transistor element is incorporated. Seki

一般に、ＳＯＩ基板にトレンチ分離を使用したＩＣでは、トランジスタ素子は熱抵抗の高い酸化膜等の誘電膜で囲まれているので、ＰＮ接合分離を用いたＩＣに比べて放熱性能が劣る。そこで、大電流動作時の過発熱からトランジスタ素子を保護するため、温度検出用のＰＮ接合ダイオードを組み込むことが行われている（例えば特許文献１）。以下、図９を参照して従来の保護構造について説明する。 In general, in an IC using trench isolation for an SOI substrate, the transistor element is surrounded by a dielectric film such as an oxide film having a high thermal resistance, so that heat dissipation performance is inferior to that of an IC using PN junction isolation. Therefore, in order to protect the transistor element from overheating during a large current operation, a PN junction diode for temperature detection is incorporated (for example, Patent Document 1). Hereinafter, a conventional protection structure will be described with reference to FIG.

図９は、従来の半導体装置の構成例を示す断面図である。図９において、Ｐ−型の支持基板１０１の表面には、ＢＯＸ（Buried oxide：埋め込み酸化膜）層１０２が形成され、このＢＯＸ層１０２の上部にＮ−型のＳＯＩ層１０３（ａ〜ｄ）が形成されている。これらが支持基板１０１，ＢＯＸ層１０２およびＳＯＩ層１０３の全体によってＳＯＩ基板が構成される。 FIG. 9 is a cross-sectional view showing a configuration example of a conventional semiconductor device. In FIG. 9, a BOX (Buried oxide) layer 102 is formed on the surface of a P-type support substrate 101, and an N-type SOI layer 103 (ad) is formed on the BOX layer 102. Is formed. These constitute the SOI substrate by the support substrate 101, the BOX layer 102, and the SOI layer 103 as a whole.

ＳＯＩ層１０３は、図示例では、トレンチ分離１０５ａ，１０５ｂ，１０５ｃによってＳＯＩ層１０３ａ，１０３ｂ，１０３ｃ，１０３ｄに分けられている。トレンチ分離１０５ａ，１０５ｂ，１０５ｃは、ＳＯＩ層１０３にＳＯＩ層１０３の表面側からＢＯＸ層１０２に至する溝を設け、その溝に酸化膜層を充填した絶縁分離層である。 In the illustrated example, the SOI layer 103 is divided into SOI layers 103a, 103b, 103c, and 103d by trench isolations 105a, 105b, and 105c. The trench isolations 105a, 105b, and 105c are insulating isolation layers in which a groove extending from the surface side of the SOI layer 103 to the BOX layer 102 is provided in the SOI layer 103 and the groove is filled with an oxide film layer.

トレンチ分離１０５ａとトレンチ分離１０５ｂとに囲まれたＳＯＩ層１０３ｂには、ＤＭＯＳ（２重拡散型ＭＯＳ）トランジスタ１０７が形成されている。また、トレンチ分離１０５ｂとトレンチ分離１０５ｃとに囲まれたＳＯＩ層１０３ｃには温度検出用ＰＮ接合ダイオード１２５が形成されている。 In the SOI layer 103b surrounded by the trench isolation 105a and the trench isolation 105b, a DMOS (double diffusion MOS) transistor 107 is formed. Further, a temperature detecting PN junction diode 125 is formed in the SOI layer 103c surrounded by the trench isolation 105b and the trench isolation 105c.

すなわち、トレンチ分離１０５ａ，１０５ｂの各上端には酸化膜層１０４ａ，１０４ｃが形成されている。ＳＯＩ層１０３ｂでは、トレンチ分離１０５ａ，１０５ｂ側に形成されたＰ拡散層１０６の表面側に、バックゲート（ＢＧ）領域となるＰ＋型拡散層１０９ａとソース（Ｓ）領域となるＮ＋型拡散層１０８ａとが並置され、ドレイン（Ｄ）領域となるＮ＋型拡散層１０８ｂが設けられている。そして、Ｎ＋型拡散層１０８ａとＮ＋型拡散層１０８ｂとの間に、ゲート酸化膜層１１０と酸化膜層１０４ｂが設けられ、ゲート酸化膜層１１０の上部にゲート電極（Ｇ）となるＮ型ドープポリシリコン層１１１がＮ＋型拡散層１０８ａと酸化膜層１０４ｂの上方に跨って配置されている。 That is, oxide film layers 104a and 104c are formed at the upper ends of the trench isolations 105a and 105b. In the SOI layer 103b, a P + type diffusion layer 109a serving as a back gate (BG) region and an N + type diffusion layer 108a serving as a source (S) region are formed on the surface side of the P diffusion layer 106 formed on the trench isolations 105a and 105b side. Are juxtaposed, and an N + type diffusion layer 108b serving as a drain (D) region is provided. A gate oxide film layer 110 and an oxide film layer 104b are provided between the N + type diffusion layer 108a and the N + type diffusion layer 108b, and an N type dope that serves as a gate electrode (G) is formed on the gate oxide film layer 110. A polysilicon layer 111 is disposed over the N + type diffusion layer 108a and the oxide film layer 104b.

また、トレンチ分離１０５ｃの上端には酸化膜層１０４ｅが形成され、ＳＯＩ層１０３ｃの表面側には酸化膜層１０４ｄが形成されている。ＳＯＩ層１０３ｃでは、温度検出用ＰＮ接合ダイオード１２５のカソード（Ｋ）領域であるＮ型拡散層１２０が形成され、このＮ型拡散層１２０の表面側に、カソード（Ｋ）電極引き出し部となるＮ＋型拡散層１２１が酸化膜層１０４ｃと酸化膜層１０４ｄとの間に設けられ、アノード（Ａ）領域となるＰ＋型拡散層１２２が酸化膜層１０４ｄと酸化膜層１０４ｅとの間に設けられている。Ｐ＋型拡散層１２２とＮ型拡散層１２０とがＰＮ接合ダイオード１２５を形成する。 An oxide film layer 104e is formed on the upper end of the trench isolation 105c, and an oxide film layer 104d is formed on the surface side of the SOI layer 103c. In the SOI layer 103c, an N-type diffusion layer 120, which is a cathode (K) region of the temperature detection PN junction diode 125, is formed, and N + serving as a cathode (K) electrode lead-out portion is formed on the surface side of the N-type diffusion layer 120. A type diffusion layer 121 is provided between the oxide film layer 104c and the oxide film layer 104d, and a P + type diffusion layer 122 serving as an anode (A) region is provided between the oxide film layer 104d and the oxide film layer 104e. Yes. The P + type diffusion layer 122 and the N type diffusion layer 120 form a PN junction diode 125.

このように、従来では、発熱源であるＤＭＯＳトランジスタ１０７と、その動作時温度を検出するＰＮ接合ダイオード１２５とをトレンチ分離１０５ｃによって電気的に絶縁した隣接のＳＯＩ層１０３ｂ，１０３ｃに配置するようにしていた。 As described above, conventionally, the DMOS transistor 107 that is a heat source and the PN junction diode 125 that detects the operating temperature are arranged in the adjacent SOI layers 103b and 103c that are electrically insulated by the trench isolation 105c. It was.

特開２００２−４３５２１号公報JP 2002-43521 A

しかしながら、上記従来の技術では、発熱源であるＤＭＯＳからの熱は、シリコンよりも熱抵抗の高い酸化膜等の誘電膜を材質とするトレンチ分離を介してＰＮ接合ダイオードに伝わるので、温度検出の感度および応答速度は、ＰＮ接合分離を用いた場合と比べて劣るという問題があった。 However, in the above conventional technique, heat from the DMOS that is a heat generation source is transferred to the PN junction diode through trench isolation made of a dielectric film such as an oxide film having a higher thermal resistance than silicon. There was a problem that the sensitivity and response speed were inferior to those using PN junction separation.

この発明は、上記に鑑みてなされたものであり、ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置を得ることを目的とする。 The present invention has been made in view of the above, and a PN junction diode is provided so that the operating temperature of a transistor element provided in one SOI layer surrounded by trench isolation in an SOI substrate can be detected with good sensitivity and responsiveness. An object is to obtain an embedded semiconductor device.

また、この発明は、上記のように組み込む温度検出用のＰＮ接合ダイオードに内在する電気的に直列な寄生抵抗素子の値を小さくすることができる半導体装置を得ることを目的とする。 It is another object of the present invention to obtain a semiconductor device capable of reducing the value of an electrically serial parasitic resistance element inherent in a temperature detecting PN junction diode incorporated as described above.

さらに、この発明は、上記のように組み込む温度検出用のＰＮ接合ダイオードへ流れ込むリーク電流を抑制することができる半導体装置を得ることを目的とする。 Furthermore, an object of the present invention is to obtain a semiconductor device capable of suppressing a leakage current flowing into a temperature detecting PN junction diode incorporated as described above.

上述した目的を達成するために、この発明は、ＳＯＩ基板におけるＳＯＩ層にトレンチ分離を設けてトランジスタ素子の間を電気的に絶縁する半導体装置において、トレンチ分離によって囲まれた１つのＳＯＩ層の領域内に、電気的に浮いた状態で形成され、前記ＳＯＩ層の第１導電型とは異なる第２導電型の絶縁用拡散層と、前記絶縁用拡散層内に形成された第１導電型の拡散層をカソード領域とし、前記第１導電型の拡散層内に形成された第２導電型の拡散層をアノード領域とし、前記ＳＯＩ層に形成されるトランジスタ素子が動作時に発する熱を検知するＰＮ接合ダイオードとを備えたことを特徴とする。 To achieve the above-described object, the present invention provides a region of one SOI layer surrounded by trench isolation in a semiconductor device in which trench isolation is provided in an SOI layer in an SOI substrate to electrically insulate between transistor elements. A second conductive type insulating diffusion layer formed in an electrically floating state and different from the first conductive type of the SOI layer; and a first conductive type of the first conductive type formed in the insulating diffusion layer. A PN for detecting heat generated during operation of a transistor element formed in the SOI layer, with the diffusion layer as a cathode region and the second conductivity type diffusion layer formed in the first conductivity type diffusion layer as an anode region And a junction diode.

この発明によれば、発熱源であるトランジスタ素子と温度検出用のＰＮ接合ダイオードとの間の電気的絶縁を、熱抵抗の高いトレンチ分離を用いずに、シリコンと同程度に熱抵抗の低い素材を用いて取ることができるので、ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようになる。 According to the present invention, the electrical insulation between the transistor element which is a heat source and the PN junction diode for temperature detection is a material having a thermal resistance as low as silicon without using trench isolation having a high thermal resistance. Therefore, the operating temperature of the transistor element provided in one SOI layer surrounded by trench isolation in the SOI substrate can be detected with high sensitivity and high response.

この発明によれば、ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置が得られるという効果を奏する。 According to the present invention, it is possible to obtain a semiconductor device in which a PN junction diode is incorporated so that the operating temperature of a transistor element provided in one SOI layer surrounded by trench isolation in an SOI substrate can be detected with good sensitivity and responsiveness. There is an effect.

以下に図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。 Exemplary embodiments of a semiconductor device according to the present invention will be explained below in detail with reference to the drawings.

実施の形態１．
図１は、この発明の実施の形態１による半導体装置の構成を示す断面図である。なお、この実施の形態１および以降に示す各実施の形態では、発熱源となるトランジスタ素子として従来例と同様にＤＭＯＳトランジスタを示すが、これに限定されるものではない。 Embodiment 1 FIG.
1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention. In the first embodiment and the following embodiments, a DMOS transistor is shown as a conventional heat generating transistor element as a transistor element. However, the present invention is not limited to this.

図１に示すように、この実施の形態１による半導体装置では、トレンチ分離１５で囲まれたＳＯＩ層１３ｂの領域内に、発熱源であるＤＭＯＳトランジスタ２３と、このＤＭＯＳトランジスタ２３の動作時温度を検出するＰＮ接合ダイオード２２ａとがＰ型拡散層２０によって電気的に分離される形で形成されている。 As shown in FIG. 1, in the semiconductor device according to the first embodiment, a DMOS transistor 23 as a heat source and an operating temperature of the DMOS transistor 23 are set in the region of the SOI layer 13b surrounded by the trench isolation 15. The PN junction diode 22a to be detected is formed so as to be electrically separated by the P-type diffusion layer 20.

この半導体装置は、次のようにして製造されたものである。すなわち、Ｐ−型の支持基板１１、ＢＯＸ層１２およびＮ−型のＳＯＩ層１３（１３ａ，１３ｂ，１３ｃ）から構成されるＳＯＩ基板に、写真製版処理およびＰ型ドーパントのドープによって選択的にＰ型拡散層２０を形成する。 This semiconductor device is manufactured as follows. That is, an SOI substrate composed of a P-type support substrate 11, a BOX layer 12 and an N-type SOI layer 13 (13a, 13b, 13c) is selectively etched by photolithography and doping with a P-type dopant. A mold diffusion layer 20 is formed.

次に、Ｐ型拡散層２０の領域内に、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域であるＮ型拡散層２１を写真製版処理およびＮ型ドーパントのドープによって形成する。 Next, an N-type diffusion layer 21 which is a cathode (K) region of the temperature detecting PN junction diode 22a is formed in the region of the P-type diffusion layer 20 by photolithography and N-type dopant doping.

次に、Ｎ−型のＳＯＩ層１３に、発熱源であるＤＭＯＳトランジスタ２３および温度検出用ＰＮ接合ダイオード２２ａを形成する領域であるＳＯＩ層１３ｂと、他素子の形成領域であるＳＯＩ層１０３ａ，１０３ｃとを電気的に分離して確保するために、トレンチ分離１５を形成し、また、ＳＯＩ層１３ｂの表面側にＤＭＯＳトランジスタ２３および温度検出用ＰＮ接合ダイオード２２ａを形成するために酸化膜層１４（ａ〜ｄ）を形成する。 Next, in the N− type SOI layer 13, the SOI layer 13b which is a region for forming the DMOS transistor 23 and the temperature detecting PN junction diode 22a which are heat sources, and the SOI layers 103a and 103c which are regions for forming other elements. Are formed in the trench isolation 15 and the oxide layer 14 (in order to form the DMOS transistor 23 and the temperature detecting PN junction diode 22a on the surface side of the SOI layer 13b). a to d) are formed.

次に、ＳＯＩ層１３ｂにＰ型拡散層１６を写真製版処理およびＰ型ドーパントのドープによって選択的に形成する。このＰ型拡散層１６は、ＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）領域を構成する。 Next, a P-type diffusion layer 16 is selectively formed on the SOI layer 13b by photolithography and doping with a P-type dopant. This P-type diffusion layer 16 constitutes a back gate (BG) region of the DMOS transistor 23.

次に、Ｐ型拡散層１６およびＳＯＩ層１３ｂを酸化した後に、Ｎ型ドーパントによってドープされたポリシリコン層を形成することにより、ＤＭＯＳトランジスタ２３のゲート酸化膜２５およびＮ型ドープドポリシリコン層１７を形成する。 Next, after oxidizing the P-type diffusion layer 16 and the SOI layer 13b, a polysilicon layer doped with an N-type dopant is formed, whereby a gate oxide film 25 and an N-type doped polysilicon layer 17 of the DMOS transistor 23 are formed. Form.

次に、写真製版処理およびＮ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部となるＮ＋型拡散層１８ｂ、並びに温度検出用のＰＮ接合ダイオード２２ａのカソード（Ｋ）電極の引き出し領域であるＮ＋型拡散層１８ｃを形成する。 Next, an N + type diffusion layer 18a which is a source (S) region of the DMOS transistor 23 and an N + type diffusion layer 18b which becomes a part of the drain (D) region selectively by photolithography and N-type dopant doping, and An N + type diffusion layer 18c which is a lead region of the cathode (K) electrode of the temperature detecting PN junction diode 22a is formed.

最後に、写真製版処理およびＰ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し領域であるＰ＋型拡散層１９、並びに温度検出用ＰＮ接合ダイオード２２ａのアノード（Ａ）領域であるＰ＋型拡散層１９ｂを形成する。 Finally, the P + type diffusion layer 19 which is the lead region of the back gate (BG) electrode of the DMOS transistor 23 and the anode (A) of the temperature detecting PN junction diode 22a selectively by photolithography and doping with P type dopant. A P + type diffusion layer 19b which is a region is formed.

以上によって、Ｎ＋型拡散層１８ａをソース（Ｓ）領域とし、Ｐ型拡散層１６をバックゲート（ＢＧ）領域とし、Ｎ−型のＳＯＩ層１３ｂおよびＮ＋型拡散層１８ｂをドレイン（Ｄ）領域とし、Ｎ型ドープドポリシリコン層１７をゲート電極（Ｇ）層とするＤＭＯＳトランジスタ２３が構成される。 Thus, the N + type diffusion layer 18a is used as a source (S) region, the P type diffusion layer 16 is used as a back gate (BG) region, and the N− type SOI layer 13b and the N + type diffusion layer 18b are used as drain (D) regions. Thus, a DMOS transistor 23 having the N-type doped polysilicon layer 17 as a gate electrode (G) layer is formed.

また、Ｐ＋型拡散層１９ｂとＮ型拡散層２１のＰＮ接合によって温度検出用のＰＮ接合ダイオード２２ａが構成される。そして、このＰＮ接合ダイオード２２ａの形成領域を取り囲んでＰ型拡散層２０が形成されているが、このＰ型拡散層２０は、その端部が酸化膜層１４ｃに接合し、電気的に浮いた状態になっている。つまり、発熱源であるＤＭＯＳトランジスタ２３とその動作時温度を検出するＰＮ接合ダイオード１２５との間は、Ｐ型拡散層２０によって電気的に分離絶縁されている。 Further, a PN junction diode 22a for temperature detection is constituted by the PN junction of the P + type diffusion layer 19b and the N type diffusion layer 21. The P-type diffusion layer 20 is formed so as to surround the region where the PN junction diode 22a is formed. The end portion of the P-type diffusion layer 20 is bonded to the oxide film layer 14c and is electrically floated. It is in a state. That is, the DMOS transistor 23 that is a heat source and the PN junction diode 125 that detects the operating temperature are electrically separated and insulated by the P-type diffusion layer 20.

このように、実施の形態１によれば、発熱源であるトランジスタ素子（ＤＭＯＳトランジスタ）と温度検出用ＰＮ接合ダイオードとの電気的な分離を、従来例のような熱抵抗の高い誘電体を材質としたトレンチ分離で実現するのではなく、熱抵抗の低いシリコン（Ｓｉ）を材質とするＰ型拡散層を電気的に浮いた状態で介在させることで実現するようにしたので、発熱源であるトランジスタ素子の動作時に生ずる熱が、温度検出用ＰＮ接合ダイオードに伝わりやすくなり、高感度で、かつ応答性よく温度検知することができる。 Thus, according to the first embodiment, the electrical isolation between the transistor element (DMOS transistor), which is a heat generation source, and the PN junction diode for temperature detection is made of a dielectric material having a high thermal resistance as in the conventional example. This is not realized by trench isolation as described above, but is realized by interposing a P-type diffusion layer made of silicon (Si) having a low thermal resistance in an electrically floating state. Heat generated during the operation of the transistor element is easily transferred to the temperature detecting PN junction diode, and the temperature can be detected with high sensitivity and high responsiveness.

実施の形態２．
図２は、この発明の実施の形態２による半導体装置の構成を示す断面図である。図２に示すように、この実施の形態２による半導体装置では、図１（実施の形態１）に示した構成において、ＰＮ接合ダイオード２２ａに代えて、酸化膜層１４ｄを設けずに近接して形成したＮ＋型拡散層１８ｃとＰ＋型拡散層１９ｂとによるＰＮ接合ダイオード２２ｂが設けられている。 Embodiment 2. FIG.
FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 2, in the semiconductor device according to the second embodiment, in the configuration shown in FIG. 1 (first embodiment), instead of the PN junction diode 22a, the oxide film layer 14d is not provided and is close to the semiconductor device. A PN junction diode 22b is formed by the formed N + type diffusion layer 18c and P + type diffusion layer 19b.

この実施の形態２によるＮ＋型拡散層１８ｃとＰ＋型拡散層１９ｂは、比較的表面から浅い深さ領域でＰＮ接合を形成するように、ＳＯＩ層１３ｂへのＮ型ドーパントによるイオン注入およびＰ型ドーパントによるイオン注入によって近接して形成されている。 The N + type diffusion layer 18c and the P + type diffusion layer 19b according to the second embodiment are formed by ion implantation with an N type dopant and P type in the SOI layer 13b so as to form a PN junction in a relatively shallow depth region from the surface. They are formed in close proximity by ion implantation with a dopant.

この構成によれば、図１（実施の形態１）に示すようにＰＮ接合をＰ＋型拡散層１９ｂとＮ型拡散層２１とによって深さ方向に形成する場合と比べて、温度検出用ＰＮ接合ダイオード２２ｂに内在する電気的に直列な寄生抵抗を小さくすることができる。 According to this configuration, as shown in FIG. 1 (Embodiment 1), the PN junction for temperature detection is compared with the case where the PN junction is formed by the P + type diffusion layer 19b and the N type diffusion layer 21 in the depth direction. An electrically serial parasitic resistance inherent in the diode 22b can be reduced.

したがって、温度検出用ＰＮ接合ダイオード２２ｂに定電流を印加してＰＮ接合の順方向電圧の温度変化を検知する回路で使用する場合において、温度検出用ＰＮ接合ダイオード２２ｂに内在する電気的に直列な寄生抵抗を小さいので、当該温度検出用ＰＮ接合ダイオード２２ｂのＰＮ接合の順方向電圧の温度変化量の減衰が小さくなり、その結果、温度検出用ＰＮ接合ダイオード２２ｂでの温度検出の高感度化を図ることができる。 Therefore, in the case where the constant current is applied to the temperature detecting PN junction diode 22b and used in a circuit for detecting the temperature change of the forward voltage of the PN junction, the electrical series in the temperature detecting PN junction diode 22b is electrically connected. Since the parasitic resistance is small, the attenuation of the temperature change amount of the forward voltage of the PN junction of the temperature detection PN junction diode 22b is reduced. As a result, the temperature detection sensitivity of the temperature detection PN junction diode 22b is increased. Can be planned.

実施の形態３．
図３は、この発明の実施の形態３による半導体装置の構成を示す断面図である。図３に示すように、この実施の形態３による半導体装置では、図１（実施の形態１）に示した構成において、Ｐ型拡散層２０の最深部に、ＢＰ＋（Buried Ｐ＋：埋め込みＰ＋型拡散）層２０ａがＳＯＩ層１３ｂに跨るように形成されている。 Embodiment 3 FIG.
FIG. 3 is a cross sectional view showing the structure of the semiconductor device according to the third embodiment of the present invention. As shown in FIG. 3, in the semiconductor device according to the third embodiment, in the configuration shown in FIG. 1 (first embodiment), BP + (Buried P +: buried P + type diffusion) is formed in the deepest part of the P type diffusion layer 20. ) Layer 20a is formed so as to straddle the SOI layer 13b.

この実施の形態３によるＢＰ＋層２０ａは、Ｐ型ドーパントのピークがＳＯＩ層１０３ｂの表面からＰ型拡散層２０の最深部よりも深い所にも存在するようにするために、Ｐ型拡散層２０にＰ型ドーパントの高エネルギーイオン注入を行って形成したものである。このＢＰ＋層２０ａは、Ｐ型拡散層２０と一体的に電気的に浮いた状態である。 The BP + layer 20a according to the third embodiment has a P-type diffusion layer 20a in order that the peak of the P-type dopant exists also at a position deeper than the deepest part of the P-type diffusion layer 20 from the surface of the SOI layer 103b. And formed by performing high-energy ion implantation of a P-type dopant. This BP + layer 20 a is in an electrically floating state integrally with the P-type diffusion layer 20.

この構成によれば、Ｎ型拡散層２１の下部において電気的に浮いた状態であるＰ型拡散領域の幅の確保およびＰ型の不純物濃度を上げることができるので、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域となるＮ型拡散層２１をエミッタ領域とし、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域の一部であるＳＯＩ層１３ｂをベース領域とし、Ｐ型拡散層２０とＢＰ＋層２０ａの重複領域をコレクタ領域とする深さ方向の寄生ＮＰＮトランジスタ３１の動作を抑制でき、パンチスルーによるＮ型拡散層２１へのリーク電流を抑制できる。これによって、温度検出用ＰＮ接合ダイオード２２ａでの温度検出の高感度化を図ることができる。 According to this configuration, it is possible to secure the width of the P-type diffusion region that is in an electrically floating state below the N-type diffusion layer 21 and increase the P-type impurity concentration, and therefore, the temperature detection PN junction diode 22a. The N-type diffusion layer 21 serving as the cathode (K) region of the DMOS transistor 23 is used as the emitter region, the SOI layer 13b that is a part of the drain (D) region of the DMOS transistor 23 is used as the base region, and the P-type diffusion layer 20 and the BP + layer 20a The operation of the parasitic NPN transistor 31 in the depth direction using the overlapping region as the collector region can be suppressed, and the leakage current to the N-type diffusion layer 21 due to punch-through can be suppressed. As a result, it is possible to increase the temperature detection sensitivity of the temperature detection PN junction diode 22a.

実施の形態４．
図４は、この発明の実施の形態４による半導体装置の構成を示す断面図である。図４に示すように、この実施の形態４による半導体装置では、図１（実施の形態１）に示した構成において、新たなＰ型拡散層２０ｂ，２０ｃがＰ型拡散層２０の最深部の一部を含む両側壁領域に設けられている。 Embodiment 4 FIG.
4 is a cross sectional view showing the structure of a semiconductor device according to a fourth embodiment of the present invention. As shown in FIG. 4, in the semiconductor device according to the fourth embodiment, in the configuration shown in FIG. 1 (first embodiment), new P-type diffusion layers 20b and 20c are formed at the deepest portion of P-type diffusion layer 20. It is provided in the both side wall area including a part.

この実施の形態４によるＰ型拡散層２０ｂ，２０ｃは、Ｎ型拡散層２１の側壁面におけるＰ型拡散領域のＰ型不純物濃度を濃くするために、Ｐ型拡散層２０の最深部の一部を含む両側壁領域に、Ｐ型ドーパントのイオン注入によって形成されている。Ｐ型拡散層２０およびＰ型拡散層２０ｂ，２０ｃは、電気的に浮いた状態である。 The P-type diffusion layers 20 b and 20 c according to the fourth embodiment are part of the deepest part of the P-type diffusion layer 20 in order to increase the P-type impurity concentration of the P-type diffusion region on the side wall surface of the N-type diffusion layer 21. Are formed by ion implantation of a P-type dopant. The P-type diffusion layer 20 and the P-type diffusion layers 20b and 20c are in an electrically floating state.

この構成によれば、Ｐ型拡散層２０ａ，２０ｃを追加することによって、Ｎ型拡散層２１の側壁面において電気的に浮いた状態であるＰ型拡散領域の幅の確保およびＰ型不純物濃度を上げることができるので、Ｐ型拡散層２０ｂ側では横方向の寄生ＮＰＮトランジスタ３２ａの動作を抑制でき、Ｐ型拡散層２０ｃ側では横方向の寄生ＮＰＮトランジスタ３２ｂの動作を抑制できる。 According to this configuration, the addition of the P-type diffusion layers 20a and 20c ensures the width of the P-type diffusion region that is in an electrically floating state on the side wall surface of the N-type diffusion layer 21 and the P-type impurity concentration. Therefore, the operation of the lateral parasitic NPN transistor 32a can be suppressed on the P-type diffusion layer 20b side, and the operation of the lateral parasitic NPN transistor 32b can be suppressed on the P-type diffusion layer 20c side.

なお、寄生ＮＰＮトランジスタ３２ａは、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域の一部であるＳＯＩ層１３ｂをコレクタ領域とし、Ｐ型拡散層２０およびＰ拡散層２０ｂをベース領域とし、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域となるＮ型拡散層２１をエミッタ領域としている。 The parasitic NPN transistor 32a uses the SOI layer 13b, which is a part of the drain (D) region of the DMOS transistor 23, as the collector region, the P-type diffusion layer 20 and the P diffusion layer 20b as the base region, and a PN junction for temperature detection. The N-type diffusion layer 21 that becomes the cathode (K) region of the diode 22a is used as the emitter region.

また、寄生ＮＰＮトランジスタ３２ｂは、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域の一部であるＳＯＩ層１３ｂをエミッタ領域とし、Ｐ型拡散層２０およびＰ拡散層２０ｃをベース領域とし、温度検出用ＰＮ接合ダイオード２２ａのカソード（Ｋ）領域となるＮ型拡散層２１をコレクタ領域としている。 Further, the parasitic NPN transistor 32b uses the SOI layer 13b, which is a part of the drain (D) region of the DMOS transistor 23, as an emitter region, the P-type diffusion layer 20 and the P diffusion layer 20c as a base region, and a PN junction for temperature detection. The N-type diffusion layer 21 that becomes the cathode (K) region of the diode 22a is used as a collector region.

つまり、パンチスルーによるＮ型拡散層２１へのリーク電流を抑制できるので、温度検出用ＰＮ接合ダイオード２２ａでの温度検出の高感度化を図ることができる。 That is, since leakage current to the N-type diffusion layer 21 due to punch-through can be suppressed, high sensitivity of temperature detection by the temperature detection PN junction diode 22a can be achieved.

実施の形態５．
図５は、この発明の実施の形態５による半導体装置の構成を示す断面図である。図５に示すように、この実施の形態５による半導体装置では、図１（実施の形態１）に示した構成において、温度検出用ＰＮ接合ダイオード２２ａに代えて、温度検出用ＰＮ接合ダイオード２２ｃが設けられている。 Embodiment 5. FIG.
FIG. 5 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention. As shown in FIG. 5, in the semiconductor device according to the fifth embodiment, in the configuration shown in FIG. 1 (first embodiment), a temperature detecting PN junction diode 22c is used instead of the temperature detecting PN junction diode 22a. Is provided.

具体的には、温度検出用ＰＮ接合ダイオード２２ａのアノード（Ａ）電極を引き出すＰ＋型拡散層１９ｂに代えて、Ｐ型ドープドポリシリコン層２７とこのＰ型ドープドポリシリコン層２７からのＰ型ドーパントの熱拡散による染み出しによって形成したＰ＋型拡散層２８とが設けられ、このＰ＋型拡散層２８とＮ型拡散層２１とによって温度検出用ＰＮ接合ダイオード２２ｃが形成されている。 Specifically, in place of the P + type diffusion layer 19b from which the anode (A) electrode of the temperature detection PN junction diode 22a is drawn, a P type doped polysilicon layer 27 and a P from the P type doped polysilicon layer 27 are used. A P + type diffusion layer 28 formed by exudation by thermal diffusion of the type dopant is provided, and the P + type diffusion layer 28 and the N type diffusion layer 21 form a temperature detecting PN junction diode 22c.

この実施の形態５による温度検出用ＰＮ接合ダイオード２２ｃは、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、ＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極を引き出すＰ＋型拡散層１９ａの形成まで行う。その後に、酸化膜２６を成膜し、写真製版処理と酸化膜エッチングとによって、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）を形成する箇所にのみ酸化膜２６を開口させる。 The temperature detecting PN junction diode 22c according to the fifth embodiment can be obtained as follows. That is, the procedure up to the formation of the P + type diffusion layer 19a for extracting the back gate (BG) electrode of the DMOS transistor 23 is performed by the procedure shown in the first embodiment. Thereafter, an oxide film 26 is formed, and the oxide film 26 is opened only at a position where the anode (A) of the temperature detecting PN junction diode 22c is formed by photolithography and oxide film etching.

次に、その開口部に、Ｐ型ドーパントにより高濃度でドープしたＰ型ドープドポリシリコン層２７を形成し、これを温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）電極の引き出し部とする。 Next, a P-type doped polysilicon layer 27 doped at a high concentration with a P-type dopant is formed in the opening, and this is used as a lead-out portion of the anode (A) electrode of the temperature detecting PN junction diode 22c.

最後に、熱処理を行って、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）領域であるＰ型拡散層２８を、Ｐ型ドープドポリシリコン層２７からのＰ型ドーパントの熱拡散によって染み出させて形成する。これによって、Ｐ型拡散層２８は表面に浅く形成することができるので、Ｎ型拡散層２１の深さ方向の領域を広く確保することができる。 Finally, heat treatment is performed so that the P-type diffusion layer 28, which is the anode (A) region of the temperature detection PN junction diode 22c, is oozed out by thermal diffusion of the P-type dopant from the P-type doped polysilicon layer 27. Form. As a result, the P-type diffusion layer 28 can be formed shallow on the surface, so that a wide region in the depth direction of the N-type diffusion layer 21 can be secured.

そうすると、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）領域であるＰ型拡散層２８をエミッタ領域とし、同じくカソード（Ｋ）領域であるＮ型拡散層２１をベース領域とし、電気的に浮いた状態であるＰ型拡散層２０をコレクタ領域とする寄生ＰＮＰトランジスタ３３が動作し難くなるので、Ｐ型拡散層２８から電気的に浮いた状態であるＰ型拡散層２０に注入されるホールの量が少なくなり、Ｐ型拡散層２０の電位が上がり難くなる。 Then, the P-type diffusion layer 28 that is the anode (A) region of the temperature detection PN junction diode 22c is used as the emitter region, and the N-type diffusion layer 21 that is also the cathode (K) region is used as the base region. Since the parasitic PNP transistor 33 having the collector region of the P-type diffusion layer 20 that is in a state becomes difficult to operate, the amount of holes injected into the P-type diffusion layer 20 that is electrically floating from the P-type diffusion layer 28 And the potential of the P-type diffusion layer 20 is difficult to increase.

そして、Ｎ型拡散層２１をエミッタ領域とし、Ｐ型拡散層２０をベース領域とし、ＳＯＩ層１３ｂをコレクタ領域とする寄生ＮＰＮトランジスタ３４では、ベース領域であるＰ型拡散層２０の電位が上がり難くなることから、動作し難くなる。 In the parasitic NPN transistor 34 having the N-type diffusion layer 21 as an emitter region, the P-type diffusion layer 20 as a base region, and the SOI layer 13b as a collector region, the potential of the P-type diffusion layer 20 that is the base region is difficult to increase. Therefore, it becomes difficult to operate.

以上のことから、温度検出用ＰＮ接合ダイオード２２ｃのアノード（Ａ）領域であるＰ型拡散層２８のリーク電流およびカソード（Ｋ）領域であるＮ型拡散層２１へのリーク電流を抑制することができる。 From the above, the leakage current of the P-type diffusion layer 28 that is the anode (A) region of the temperature detection PN junction diode 22c and the leakage current to the N-type diffusion layer 21 that is the cathode (K) region are suppressed. it can.

したがって、この実施の形態５によれば、温度検出用ＰＮ接合ダイオードでの温度検出の高感度化を図ることができる。 Therefore, according to the fifth embodiment, it is possible to increase the temperature detection sensitivity of the temperature detection PN junction diode.

実施の形態６．
図６は、この発明の実施の形態６による半導体装置の構成を示す断面図である。図６に示すように、この実施の形態６による半導体装置では、図５（実施の形態５）に示した構成において、温度検出用ＰＮ接合ダイオード２２ｃに代えて、温度検出用ＰＮ接合ダイオード２２ｄが設けられている。 Embodiment 6 FIG.
6 is a cross-sectional view showing a configuration of a semiconductor device according to a sixth embodiment of the present invention. As shown in FIG. 6, in the semiconductor device according to the sixth embodiment, in the configuration shown in FIG. 5 (fifth embodiment), a temperature detecting PN junction diode 22d is used instead of the temperature detecting PN junction diode 22c. Is provided.

具体的には、温度検出用ＰＮ接合ダイオード２２ｃのカソード（Ｋ）電極を引き出すＮ＋型拡散層１８ｃに代えて、温度検出用ＰＮ接合ダイオード２２ｄのカソード（Ｋ）電極の引き出し部は、Ｎ型ドープドポリシリコン層２９によって形成されている。 Specifically, instead of the N + type diffusion layer 18c from which the cathode (K) electrode of the temperature detection PN junction diode 22c is extracted, the extraction part of the cathode (K) electrode of the temperature detection PN junction diode 22d is N-type doped. The polysilicon layer 29 is formed.

この実施の形態６による温度検出用ＰＮ接合ダイオード２２ｄは、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、ＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａ、および同じくドレイン（Ｄ）領域であるＮ＋型拡散層１８ｂの形成まで行う。 The temperature detecting PN junction diode 22d according to the sixth embodiment can be obtained as follows. That is, the procedure shown in the first embodiment is performed until the N + type diffusion layer 18a which is the source (S) region of the DMOS transistor 23 and the N + type diffusion layer 18b which is also the drain (D) region are formed.

その後に、写真製版処理およびＰ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極を引き出すＰ＋型拡散層１９ａの形成をする。次に、温度検出用ＰＮ接合ダイオード２２ｄのカソード（Ｋ）電極の引き出し部であるＮ型ドーパントにより高濃度でドープされたＮ型ドープドポリシリコン層２９を形成する。そして、写真製版処理とポリシリコンエッチング行い、温度検出用ＰＮ接合ダイオード２２ｄのアノード（Ａ）領域を形成するために基板表面を選択的に開口させる。 After that, a P + type diffusion layer 19a for selectively drawing out the back gate (BG) electrode of the DMOS transistor 23 is formed by photolithography and doping with a P type dopant. Next, an N-type doped polysilicon layer 29 is formed which is highly doped with an N-type dopant which is a lead portion of the cathode (K) electrode of the temperature detection PN junction diode 22d. Then, a photoengraving process and polysilicon etching are performed to selectively open the substrate surface in order to form the anode (A) region of the temperature detecting PN junction diode 22d.

以降は、実施の形態５にて説明した手順で同様に行えばよい。すなわち、酸化膜２６を成膜し、写真製版処理と酸化膜エッチングによる温度検出用ＰＮ接合ダイオード２２ｄのアノード（Ａ）領域を形成する箇所の酸化膜２６を開口させた、その開口部に、Ｐ型ドーパントにより高濃度でドープされたＰ型ドープドポリシリコン層２７を形成し、熱処理によって温度検出用ＰＮ接合ダイオード２２ｄのアノード（Ａ）領域であるＰ型拡散層２８を形成する。 Thereafter, the same procedure may be performed as described in the fifth embodiment. That is, an oxide film 26 is formed, and the oxide film 26 at a position where the anode (A) region of the temperature detecting PN junction diode 22d is formed by photolithography and oxide film etching is opened. A P-type doped polysilicon layer 27 highly doped with a type dopant is formed, and a P-type diffusion layer 28 that is an anode (A) region of the temperature detecting PN junction diode 22d is formed by heat treatment.

実施の形態１（図１）に示した温度検出用ＰＮ接合ダイオード２２ａは、カソード電極の引き出し部であるＮ＋型拡散層１８ｃおよびアノード電極の引き出し部であるＰ＋型拡散層１９ｂを酸化膜層１４ｂで分離する構成であるが、この実施の形態６による温度検出用ＰＮ接合ダイオード２２ｄは、カソード電極の引き出し部およびアノード電極の引き出し部を、それぞれＮ型ドープドポリシリコン層２９およびＰ型ドープドポリシリコン層２７にて形成する構成であるので、実施の形態１（図１）に示した場合よりも素子面積を小さくすることができる。 In the temperature detecting PN junction diode 22a shown in the first embodiment (FIG. 1), the N + type diffusion layer 18c serving as the cathode electrode lead portion and the P + type diffusion layer 19b serving as the anode electrode lead portion are replaced with the oxide film layer 14b. However, the temperature detecting PN junction diode 22d according to the sixth embodiment has an N-type doped polysilicon layer 29 and a P-type doped electrode as the cathode electrode extraction portion and the anode electrode extraction portion, respectively. Since the structure is formed of the polysilicon layer 27, the element area can be made smaller than that shown in the first embodiment (FIG. 1).

実施の形態７．
図７は、この発明の実施の形態７による半導体装置の構成を示す断面図である。図７に示すように、この実施の形態７による半導体装置では、図１（実施の形態２）に示した構成において、Ｎ型拡散層２１に代えて、Ｎ型拡散層４１とその内側のＰ型拡散層４２とが設けられている。そして、Ｎ型拡散層４１の一端（図中左方）は全体的にＰ型拡散層２０の一端側と共に酸化膜層１４ｃに接合しているが、他端（図中右方）には、Ｎ＋型拡散層１８ｅが形成されている。このＮ＋型拡散層１８ｅの一端側（図中左方）が新たな酸化膜層１４ｅの一部に接合し、他端（図中右方）側がＰ型拡散層２０の他端側と共に酸化膜層１４ｃに接合している。つまり、Ｎ型拡散層４１は、Ｐ型拡散層２０と共に電気的に浮いた状態にある。 Embodiment 7 FIG.
FIG. 7 is a cross sectional view showing the structure of the semiconductor device according to the seventh embodiment of the present invention. As shown in FIG. 7, in the semiconductor device according to the seventh embodiment, in the configuration shown in FIG. 1 (Embodiment 2), instead of the N-type diffusion layer 21, an N-type diffusion layer 41 and a P inside thereof are provided. A mold diffusion layer 42 is provided. One end (left side in the figure) of the N-type diffusion layer 41 is generally joined to the oxide film layer 14c together with one end side of the P-type diffusion layer 20, while the other end (right side in the figure) An N + type diffusion layer 18e is formed. One end side (left side in the figure) of the N + type diffusion layer 18e is joined to a part of a new oxide film layer 14e, and the other end (right side in the figure) side is an oxide film together with the other end side of the P type diffusion layer 20. Bonded to the layer 14c. That is, the N-type diffusion layer 41 is in an electrically floating state together with the P-type diffusion layer 20.

また、Ｐ型拡散層４２の表面側には、図中右方側の酸化膜層１４ｃと酸化膜層１４ｄとの間にＮ＋型拡散層１８ｄが設けられ、酸化膜層１４ｄと酸化膜層１４ｅとの間にＰ＋型拡散層１９ｄが設けられている。そして、層間絶縁層４５を介して敷設されるアルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されている。つまり、Ｎ型拡散層４１とＰ型拡散層４２とは同電位になっている。なお、Ｎ型拡散層４１とＰ型拡散層４２を接続配線する線材は、アルミに限定されるものではなく、導体金属線材であればよい。 Further, on the surface side of the P-type diffusion layer 42, an N + type diffusion layer 18d is provided between the oxide film layer 14c and the oxide film layer 14d on the right side in the figure, and the oxide film layer 14d and the oxide film layer 14e. Between the two, a P + type diffusion layer 19d is provided. The P + -type diffusion layer 19 d and the N + -type diffusion layer 18 e are connected by an aluminum wiring 46 a laid via the interlayer insulating layer 45. That is, the N-type diffusion layer 41 and the P-type diffusion layer 42 are at the same potential. Note that the wire for connecting and wiring the N-type diffusion layer 41 and the P-type diffusion layer 42 is not limited to aluminum, and may be a conductor metal wire.

この構成では、温度検出用ＰＮ接合ダイオード２２ａに代えた温度検出用ＰＮ接合ダイオード２２ｅは、Ｎ＋型拡散層１８ｄとＰ拡散層４２との間で形成され、Ｎ＋型拡散層１８ｄはカソード（Ｋ）領域となり、Ｐ＋型拡散層１９ｄはアノード（Ａ）電極の引き出し部を構成することになる。 In this configuration, a temperature detection PN junction diode 22e instead of the temperature detection PN junction diode 22a is formed between the N + type diffusion layer 18d and the P diffusion layer 42, and the N + type diffusion layer 18d is a cathode (K). The P + type diffusion layer 19d becomes a region and constitutes a lead portion for the anode (A) electrode.

この実施の形態７による半導体装置は、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、Ｐ型拡散層２０までの形成を行う。次に、写真製版処理およびＮ型ドーパントのドープによってＰ型拡散層２０内にＮ型拡散層４１を形成し、さらに、写真製版処理およびＰ型ドーパントのドープによってＮ型拡散層４１内にＰ型拡散層４２を形成する。 The semiconductor device according to the seventh embodiment can be obtained as follows. That is, the formation up to the P-type diffusion layer 20 is performed by the procedure shown in the first embodiment. Next, an N-type diffusion layer 41 is formed in the P-type diffusion layer 20 by photolithography and doping with an N-type dopant, and further, P-type is formed in the N-type diffusion layer 41 by photolithography and doping with a P-type dopant. A diffusion layer 42 is formed.

その後、酸化膜層１４（ａ〜ｅ）およびトレンチ分離１５の形成から、ＤＭＯＳトランジスタ２３のゲート酸化膜２５およびＮ型ドープドポリシリコン層１７までの形成を、実施の形態１に示した手順に従って実施する。 Thereafter, formation from oxide film layer 14 (a to e) and trench isolation 15 to gate oxide film 25 and N-type doped polysilicon layer 17 of DMOS transistor 23 is performed according to the procedure shown in the first embodiment. carry out.

次に、写真製版処理およびＮ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部であるＮ＋型拡散層１８ｂ、温度検出用ＰＮ接合ダイオード２２ｅのカソード（Ｋ）領域であるＮ＋型拡散層１８ｄ、並びにＮ型拡散層４１の引き出し部となるＮ＋型拡散層１８ｅをそれぞれ形成する。 Next, the N + type diffusion layer 18a which is a part of the source (S) region of the DMOS transistor 23 and the N + type diffusion layer 18b which is a part of the drain (D) region are selectively formed by photolithography and doping with an N type dopant. An N + type diffusion layer 18 d that is a cathode (K) region of the detection PN junction diode 22 e and an N + type diffusion layer 18 e that is a lead-out portion of the N type diffusion layer 41 are formed.

次に、写真製版処理およびP型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し部であるＰ＋型拡散層１０ａおよび温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極の引き出し部であるＰ＋型拡散層１９ｄをそれぞれ形成する。 Next, a P + type diffusion layer 10a which is a lead-out portion of the back gate (BG) electrode of the DMOS transistor 23 and an anode (A) electrode of the temperature detecting PN junction diode 22e selectively by photolithography and doping with a P type dopant A P + type diffusion layer 19d, which is a lead portion, is formed.

最後に、層間絶縁層４５を形成し、コンタクトホールをＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｄの位置にそれぞれ開口し、Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続を行うアルミ配線４６ａを形成する。 Finally, an interlayer insulating layer 45 is formed, contact holes are opened at the positions of the P + type diffusion layer 19d and the N + type diffusion layer 18d, respectively, and electrical connection between the P type diffusion layer 42 and the N type diffusion layer 41 is established. An aluminum wiring 46a to be performed is formed.

以上の構成によれば、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域であるＳＯＩ層１３ｂと温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２との間に、寄生ＰＮＰトランジスタ３５と、寄生ＮＰＮトランジスタ３６とが内在する。寄生ＰＮＰトランジスタ３５は、Ｐ型拡散層４２をエミッタ領域とし、Ｎ型拡散層４１をベース領域とし、Ｐ型拡散層２０をコレクタ領域としている。寄生ＮＰＮトランジスタ３６は、Ｎ型拡散層４１をエミッタ領域とし、Ｐ型拡散層２０をベース領域とし、ＳＯＩ層１３ｂをコレクタ領域としている。 According to the above configuration, the parasitic PNP transistor is interposed between the SOI layer 13b which is the drain (D) region of the DMOS transistor 23 and the P-type diffusion layer 42 which is the anode (A) region of the temperature detecting PN junction diode 22e. 35 and a parasitic NPN transistor 36 are inherent. The parasitic PNP transistor 35 uses the P-type diffusion layer 42 as an emitter region, the N-type diffusion layer 41 as a base region, and the P-type diffusion layer 20 as a collector region. The parasitic NPN transistor 36 has an N-type diffusion layer 41 as an emitter region, a P-type diffusion layer 20 as a base region, and an SOI layer 13b as a collector region.

しかし、Ｐ型拡散層４２とＮ型拡散層４１を電気的に同電位にしているので、寄生ＰＮＰトランジスタ３５のエミッタ・ベース間の電位差がゼロになる。そのため、当該寄生ＰＮＰトランジスタ３５が動作し難くなる。その結果、Ｐ型拡散層１６から電気的に浮いた状態であるＰ拡散層２０に注入されるホールの量が少なくなり、Ｐ型拡散層２０の電位が上がり難くなる。 However, since the P-type diffusion layer 42 and the N-type diffusion layer 41 are electrically at the same potential, the potential difference between the emitter and base of the parasitic PNP transistor 35 becomes zero. Therefore, the parasitic PNP transistor 35 becomes difficult to operate. As a result, the amount of holes injected into the P diffusion layer 20 that is in an electrically floating state from the P type diffusion layer 16 is reduced, and the potential of the P type diffusion layer 20 is difficult to increase.

そして、寄生ＮＰＮトランジスタ３６のベース領域であるＰ型拡散層２０の電位が上がり難くなることから、当該寄生ＮＰＮトランジスタ３６が動作し難くなり、ＳＯＩ層１３ｂからＮ型拡散層４１へのリーク電流が抑制される。ここで、Ｎ型拡散層４１は、温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域に接続されているので、結果としてＳＯＩ層１３ｂから温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２へのリーク電流を抑制できる。 Since the potential of the P-type diffusion layer 20 that is the base region of the parasitic NPN transistor 36 is difficult to rise, the parasitic NPN transistor 36 is difficult to operate, and a leakage current from the SOI layer 13b to the N-type diffusion layer 41 is reduced. It is suppressed. Here, since the N-type diffusion layer 41 is connected to the anode (A) region of the temperature detection PN junction diode 22e, as a result, from the SOI layer 13b to the anode (A) region of the temperature detection PN junction diode 22e. Leakage current to a certain P type diffusion layer 42 can be suppressed.

このように、実施の形態７によれば、電気的に浮かせたＰ型拡散層２０内に、Ｎ型拡散層４１を形成し、温度検出用ＰＮ接合ダイオード２２ｅのアノード領域を構成するＰ型拡散層４２と同電位にするので、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域であるＳＯＩ層１３ｂと温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２との間のリーク電流を実施の形態１の場合よりもさらに抑制することができる。したがって、温度検出用ＰＮ接合ダイオードの高感度化を図ることができる。 As described above, according to the seventh embodiment, the N-type diffusion layer 41 is formed in the electrically floating P-type diffusion layer 20, and the P-type diffusion constituting the anode region of the temperature detection PN junction diode 22e. Since the potential is the same as that of the layer 42, the leakage current between the SOI layer 13b which is the drain (D) region of the DMOS transistor 23 and the P-type diffusion layer 42 which is the anode (A) region of the temperature detection PN junction diode 22e Can be further suppressed as compared with the case of the first embodiment. Therefore, the sensitivity of the temperature detection PN junction diode can be increased.

実施の形態８．
図８は、この発明の実施の形態８による半導体装置の構成を示す断面図である。図８に示すように、この実施の形態８による半導体装置では、図７（実施の形態７）に示した構成において、Ｐ型拡散層２０の他端（図中右方）側にＰ＋型拡散層１９ｅが追加され、このＰ＋型拡散層１９ｅとＮ型拡散層４１の他端側に設けたＮ＋型拡散層１８ｅとが、アルミ配線４６ａに代えたアルミ配線４６ｂによって接続されている。 Embodiment 8 FIG.
FIG. 8 is a cross sectional view showing the structure of the semiconductor device according to the eighth embodiment of the present invention. As shown in FIG. 8, in the semiconductor device according to the eighth embodiment, in the configuration shown in FIG. A layer 19e is added, and the P + type diffusion layer 19e and the N + type diffusion layer 18e provided on the other end side of the N type diffusion layer 41 are connected by an aluminum wiring 46b instead of the aluminum wiring 46a.

すなわち、この実施の形態８による半導体装置では、図７（実施の形態７）に示した構成において、Ｐ型拡散層２０とＮ型拡散層４１とがアルミ配線４６ｂによって同電位になっており、Ｐ＋型拡散層１９ｄは、温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極引き出し部として機能している。なお、Ｐ型拡散層２０とＮ型拡散層４１とを接続配線する線材は、アルミに限定されるものではなく、導体金属線材であればよい。 That is, in the semiconductor device according to the eighth embodiment, in the configuration shown in FIG. 7 (the seventh embodiment), the P-type diffusion layer 20 and the N-type diffusion layer 41 are at the same potential by the aluminum wiring 46b. The P + type diffusion layer 19d functions as an anode (A) electrode lead-out portion of the temperature detection PN junction diode 22e. The wire for connecting and connecting the P-type diffusion layer 20 and the N-type diffusion layer 41 is not limited to aluminum, and may be a conductor metal wire.

ここで、同電位であるＰ型拡散層２０およびＮ型拡散層４１は、電気的に浮いた状態である。そして、電位を与えるとすれば、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）電位の動作範囲以下で、かつ温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電位の動作範囲以下であるようにする。 Here, the P-type diffusion layer 20 and the N-type diffusion layer 41 having the same potential are in an electrically floating state. If a potential is applied, it is set to be equal to or less than the operating range of the drain (D) potential of the DMOS transistor 23 and equal to or less than the operating range of the anode (A) potential of the temperature detecting PN junction diode 22e.

この実施の形態８による半導体装置は、次のようにして得ることができる。すなわち、実施の形態７に示した手順で、ＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部を構成するＮ＋型拡散層１８ｂ、温度検出用ＰＮ接合ダイオード２２ｅのカソード（Ｋ）領域であるＮ＋型拡散層１８ｄ、並びにＮ型拡散層４１の引き出し部であるＮ＋型拡散層１８ｅをそれぞれ形成する。 The semiconductor device according to the eighth embodiment can be obtained as follows. That is, according to the procedure shown in the seventh embodiment, the N + type diffusion layer 18a that is the source (S) region of the DMOS transistor 23, the N + type diffusion layer 18b that constitutes a part of the drain (D) region, the temperature detection PN An N + type diffusion layer 18d that is a cathode (K) region of the junction diode 22e and an N + type diffusion layer 18e that is a lead portion of the N type diffusion layer 41 are formed.

次に、写真製版処理およびP型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し部であるＰ＋型拡散層１９ａ、温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極の引き出し部であるＰ＋型拡散層１９ｄ、並びにＰ型拡散層２０の引き出し部であるＰ＋型拡散層１９ｅをそれぞれ形成する。 Next, a P + type diffusion layer 19a, which is a lead-out part of the back gate (BG) electrode of the DMOS transistor 23, and an anode (A) electrode of the temperature detecting PN junction diode 22e selectively by photolithography and doping with a P type dopant A P + type diffusion layer 19d that is a lead portion of the P type diffusion layer 19 and a P + type diffusion layer 19e that is a lead portion of the P type diffusion layer 20 are formed.

最後に、層間絶縁層４５を形成し、コンタクトホールをＮ＋型拡散層１８ｅとＰ＋型拡散層１９ｅの位置にそれぞれ開口し、Ｐ型拡散層２０とＮ型拡散層４１との電気的な接続を行うアルミ配線４６ｂを形成する。 Finally, an interlayer insulating layer 45 is formed, contact holes are opened at the positions of the N + type diffusion layer 18e and the P + type diffusion layer 19e, respectively, and electrical connection between the P type diffusion layer 20 and the N type diffusion layer 41 is established. The aluminum wiring 46b to be performed is formed.

このように、実施の形態８では、Ｐ型拡散層２０とＮ型拡散層４１とを電気的に同電位にするので、寄生ＰＮＰトランジスタ３５のベース・コレクタ間の電位差と、寄生ＮＰＮトランジスタ３６のエミッタ・ベース間の電位差とが、それぞれゼロになり、各寄生バイポーラトランジスタが動作し難くなる。 As described above, in the eighth embodiment, the P-type diffusion layer 20 and the N-type diffusion layer 41 are electrically set at the same potential. Therefore, the potential difference between the base and collector of the parasitic PNP transistor 35 and the parasitic NPN transistor 36 The potential difference between the emitter and the base becomes zero, and each parasitic bipolar transistor becomes difficult to operate.

したがって、実施の形態７と同様に、ＳＯＩ層１３ｂから温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域へのリーク電流を実施の形態１の場合よりもさらに抑制することができ、温度検出用ＰＮ接合ダイオードの高感度化を図ることができる。 Therefore, similarly to the seventh embodiment, the leakage current from the SOI layer 13b to the anode (A) region of the temperature detecting PN junction diode 22e can be further suppressed as compared with the first embodiment, and the temperature detecting High sensitivity of the PN junction diode can be achieved.

なお、実施の形態１〜８では、電気的に浮いた状態に形成される絶縁用拡散層であるＰ型拡散層２０は、トランジスタ素子の形成領域内に形成する場合を示したが、本発明はこれに限定されるものではなく、電気的に浮いた状態に形成される絶縁用拡散層の形成位置は、トレンチ分離で囲まれた１つのＳＯＩ層の領域内であれば、トランジスタ素子の形成領域の外側でもよいことは言うまでもない。 In the first to eighth embodiments, the P-type diffusion layer 20 which is an insulating diffusion layer formed in an electrically floating state is shown to be formed in the formation region of the transistor element. The insulating diffusion layer formed in an electrically floating state is not limited to this, and the formation position of the transistor element is within the range of one SOI layer surrounded by trench isolation. Needless to say, it may be outside the region.

以上のように、この発明にかかる半導体装置は、ＳＯＩ基板にトレンチ分離を使用して形成する発熱源素子の過発熱からの保護を感度良くかつ応答性よく行うのに有用である。 As described above, the semiconductor device according to the present invention is useful for protecting the heat generating element formed on the SOI substrate using trench isolation from overheating with high sensitivity and responsiveness.

この発明の実施の形態１による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 1 of this invention. この発明の実施の形態２による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 2 of this invention. この発明の実施の形態３による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 3 of this invention. この発明の実施の形態４による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 4 of this invention. この発明の実施の形態５による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 5 of this invention. この発明の実施の形態６による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 6 of this invention. この発明の実施の形態７による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 7 of this invention. この発明の実施の形態８による半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device by Embodiment 8 of this invention. 従来の半導体装置の構成例を示す断面図である。It is sectional drawing which shows the structural example of the conventional semiconductor device.

Explanation of symbols

１１支持基板（Ｐ−型）
１２ＢＯＸ層（埋め込み酸化膜層）
１３（ａ〜ｃ）ＳＯＩ層（Ｎ−型）
１４（ａ〜ｅ）酸化膜層
１５トレンチ分離
１６Ｐ型拡散層
１７Ｎ型ドープドポリシリコン層（ゲート電極）
１８ａ〜１８ｅＮ＋拡散層
１９ａ〜１９ｅＰ＋拡散層
２０Ｐ型拡散層
２０ａＢＰ＋層（埋め込みＰ＋型拡散層）
２０ｂ，２０ｃＰ型拡散層
２１Ｎ型拡散層
２２ａ〜２２ｅ温度検出用ＰＮ接合ダイオード
２３発熱源素子としてのＤＭＯＳ（２重拡散型ＭＯＳ）トランジスタ
２５ゲート酸化膜
２６酸化膜
２７Ｐ型ドープドポリシリコン層
２８Ｐ型拡散層
２９Ｎ型ドープドポリシリコン層
３１寄生ＮＰＮトランジスタ
３２ａ，３２ｂ寄生ＮＰＮトランジスタ
３３寄生ＰＮＰトランジスタ
３４寄生ＮＰＮトランジスタ
３５寄生ＰＮＰトランジスタ
３６寄生ＮＰＮトランジスタ
４５層間絶縁層
４６ａ，４６ｂアルミ配線
11 Support substrate (P-type)
12 BOX layer (buried oxide layer)
13 (ac) SOI layer (N-type)
14 (a to e) Oxide film layer 15 Trench isolation 16 P-type diffusion layer 17 N-type doped polysilicon layer (gate electrode)
18a to 18e N + diffusion layer 19a to 19e P + diffusion layer 20 P type diffusion layer 20a BP + layer (buried P + type diffusion layer)
20b, 20c P-type diffusion layer 21 N-type diffusion layer 22a-22e PN junction diode for temperature detection 23 DMOS (double diffusion MOS) transistor as a heat source element 25 Gate oxide film 26 Oxide film 27 P-type doped polysilicon Layer 28 P-type diffusion layer 29 N-type doped polysilicon layer 31 Parasitic NPN transistor 32a, 32b Parasitic NPN transistor 33 Parasitic PNP transistor 34 Parasitic NPN transistor 35 Parasitic PNP transistor 36 Parasitic NPN transistor 45 Interlayer insulation layers 46a, 46b Aluminum wiring

Claims

In a semiconductor device in which trench isolation is provided in an SOI layer in an SOI substrate to electrically insulate between transistor elements,
Within the region of one SOI layer surrounded by trench isolation,
An insulating diffusion layer of a second conductivity type formed in an electrically floating state and different from the first conductivity type of the SOI layer;
The first conductivity type diffusion layer formed in the insulating diffusion layer is a cathode region, the second conductivity type diffusion layer formed in the first conductivity type diffusion layer is an anode region, and the SOI layer And a PN junction diode for detecting heat generated during operation of the transistor element formed in the semiconductor device.

In a semiconductor device in which trench isolation is provided in an SOI layer in an SOI substrate to electrically insulate between transistor elements,
Within the region of one SOI layer surrounded by trench isolation,
An insulating diffusion layer of a second conductivity type formed in an electrically floating state and different from the first conductivity type of the SOI layer;
The first conductivity type diffusion layer formed in the insulating diffusion layer is a cathode region, the second conductivity type diffusion layer formed in the first conductivity type diffusion layer is an anode region, and the SOI layer And a PN junction diode that detects heat generated by the transistor element formed in the operation,
The PN junction diode includes a first conductivity type diffusion layer and an anode which are cathode regions in a shallow portion of the SOI layer surface by ion implantation of the first conductivity type dopant into the SOI layer and ion implantation of the second conductivity type dopant. A semiconductor device having a structure in which a diffusion layer of a second conductivity type as a region is arranged side by side.

2. The semiconductor device according to claim 1, wherein a peak region of the second conductivity type dopant concentration distribution is formed in the deepest portion of the insulating diffusion layer by high energy ion implantation of the second conductivity type dopant. .

2. The semiconductor device according to claim 1, wherein a peak region of a second conductivity type dopant concentration distribution is formed in a side surface portion of the insulating diffusion layer by ion implantation of a second conductivity type dopant.

The second conductivity type diffusion layer, which is the anode region of the PN junction diode, is formed in a shallow place on the surface of the SOI layer by the seepage from the thermal diffusion from the second conductivity type doped polysilicon layer. The semiconductor device according to claim 1.

6. The semiconductor device according to claim 5, wherein a layer for drawing an electrode from the first conductivity type diffusion layer which is a cathode region of the PN junction diode is formed of a first conductivity type doped polysilicon layer. .

In a semiconductor device in which trench isolation is provided in an SOI layer in an SOI substrate to electrically insulate between transistor elements,
Within the region of one SOI layer surrounded by trench isolation,
A first diffusion layer of a second conductivity type formed in an electrically floating state and different from the first conductivity type of the SOI layer;
A first conductivity type first diffusion layer formed in the second conductivity type first diffusion layer;
The second conductivity type second diffusion layer formed in the first conductivity type first diffusion layer is used as an anode region, and the first conductivity type second diffusion layer formed in the second conductivity type second diffusion layer is used. A diffusion layer as a cathode region, and a PN junction diode that detects heat generated during operation of a transistor element formed in the SOI layer,
The semiconductor device, wherein the first conductivity type first diffusion layer and the second conductivity type second diffusion layer which is the anode region have a structure having the same electric potential.

In a semiconductor device in which trench isolation is provided in an SOI layer in an SOI substrate to electrically insulate between transistor elements,
Within the region of one SOI layer surrounded by trench isolation,
A first diffusion layer of a second conductivity type formed in an electrically floating state and different from the first conductivity type of the SOI layer;
A first conductivity type first diffusion layer formed in the second conductivity type first diffusion layer;
The second conductivity type second diffusion layer formed in the first conductivity type first diffusion layer is used as an anode region, and the first conductivity type second diffusion layer formed in the second conductivity type second diffusion layer is used. A diffusion layer as a cathode region, and a PN junction diode that detects heat generated during operation of a transistor element formed in the SOI layer,
The semiconductor device, wherein the second conductivity type first diffusion layer and the first conductivity type first diffusion layer have a structure having the same electric potential.