JP2009122600A - Electrophoretic display device, and electronic apparatus - Google Patents
Electrophoretic display device, and electronic apparatus Download PDFInfo
- Publication number
- JP2009122600A JP2009122600A JP2007299359A JP2007299359A JP2009122600A JP 2009122600 A JP2009122600 A JP 2009122600A JP 2007299359 A JP2007299359 A JP 2007299359A JP 2007299359 A JP2007299359 A JP 2007299359A JP 2009122600 A JP2009122600 A JP 2009122600A
- Authority
- JP
- Japan
- Prior art keywords
- scanning line
- potential
- display device
- pixel
- electrophoretic display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
Abstract
Description
本発明は、電気泳動表示装置及び電子機器に関するものである。 The present invention relates to an electrophoretic display device and an electronic apparatus.
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られていた(例えば、特許文献1を参照)。特許文献1記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された第1基板上に、帯電粒子を内蔵したマイクロカプセルを接着していた。そして、第2基板側に形成された対向電極と第1基板側の画素電極との間にマイクロカプセルを挟持し、画素電極と対向電極との間に発生させた電界により帯電粒子を制御することで画像を表示していた。
特許文献1記載のように、画素内に電位として情報を保持するラッチを内蔵する方式(ここではSRAM(Static Random Access Memory)方式と表現する。)は、キャパシタにより電位を保持するキャパシタ内蔵方式(1C方式またはDRAM(Dynamic Random Access Memory)方式と表現する。)と比較して、一定期間ごとの画像信号書き込みが不要となるので低消費電力化が可能であった。
また、画素回路を低温ポリシリコンTFT(Thin Film Transistor)で形成すると、低電圧で駆動させることができ、消費電力を低減することができる。このため、電気泳動表示装置の画素回路には、低温ポリシリコンTFT(Thin Film Transistor)が多用されていた。
As described in
Further, when the pixel circuit is formed of a low-temperature polysilicon TFT (Thin Film Transistor), it can be driven at a low voltage, and power consumption can be reduced. For this reason, low-temperature polysilicon TFTs (Thin Film Transistors) have been frequently used in pixel circuits of electrophoretic display devices.
ところが、例えば、エキシマアニール法により結晶化させた低温ポリシリコンTFTは、トランジスタ素子の製造ばらつきが大きいという問題があった。一例としては、近接するトランジスタ間において、トランジスタの単位幅当たりのオン電流がおよそ2〜3倍も異なることがある。そのため、電気泳動表示装置の画素に内蔵される1本のビット線で構成されたSRAM(ラッチ回路)では、書込トランジスタ(画素スイッチング素子)を含めたTFTの製造ばらつきにより画像信号の書込みに失敗してしまうおそれがあった。 However, for example, a low-temperature polysilicon TFT crystallized by an excimer annealing method has a problem that the manufacturing variation of transistor elements is large. As an example, the ON current per unit width of a transistor may be different by about 2 to 3 times between adjacent transistors. Therefore, in an SRAM (latch circuit) composed of one bit line built in a pixel of an electrophoretic display device, image signal writing fails due to manufacturing variations of TFTs including a write transistor (pixel switching element). There was a risk of doing so.
ここで図21は、特許文献1に記載の回路構成を備えた画素を示す図である。
図21に示す画素540は、書込トランジスタである駆動用TFT41と、ラッチ回路570と、画素電極35と、共通電極37と、電気泳動素子32とを有している。ラッチ回路570は、2つのP−MOSトランジスタ71、73と、N−MOSトランジスタ72、74とを備えたSRAMである。なお、図21に示す各構成要素の具体的構成については、後段の実施形態において図2を参照して詳細に説明している。
Here, FIG. 21 is a diagram illustrating a pixel having the circuit configuration described in
A
画素540では、走査線66を介して入力される選択信号により駆動用TFT41をオン状態とし、データ線68とラッチ回路570のデータ入力端子N1とを接続することで、データ線68からラッチ回路570に画像信号を書き込むようになっている。そして、ラッチ回路570に保持された電位に基づき変化するデータ出力端子N2の電位(電源電圧Vdd又はVss)を画素電極35に入力するようになっている。
In the
通常、画素540では、ラッチ回路570に画像信号を供給する駆動用TFT41は、ラッチ回路570を構成するP−MOSトランジスタ73及びN−MOSトランジスタ74よりも大きい電流駆動能力(オン電流)を有するサイズで形成される。しかしながら、これらのトランジスタを低温ポリシリコンTFTにより形成すると、上述したように、素子の製造ばらつきが大きいために、駆動用TFT41の電流駆動能力と、P−MOSトランジスタ73又はN−MOSトランジスタ74の電流駆動能力とが逆転してしまうおそれがあった。そして、電流駆動能力の逆転が生じると、駆動用TFT41を介したラッチ回路570への画像信号の書き込みに失敗し、画像信号入力が表示に正確に反映されなくなるおそれがあった。
In general, in the
これに対して、負電源を使用する液晶パネルでは、ラッチ回路を備えた画素に確実に書き込みが成されるように構成したものも知られている。しかし、例えば、後述するコモン振り駆動のように負電源を使用しない構成とした電気泳動表示装置では、素子ばらつきの影響を受けないようにするために、駆動用TFT41のサイズを大きくする必要があった。
経験的には、素子ばらつきを十分に吸収できるようにするために、駆動用TFT41の幅をP−MOSトランジスタ73及びN−MOSトランジスタ74の幅の3〜5倍以上とする必要があった。そうすると、1画素当たりの面積が大きくなるために高精細化への対応が困難になり、さらには、画像信号の書き込み時における貫通電流が大きくなるために消費電力が増大する。また、データ線68同士を介したリーク電流もパネル消費電流として無視できなくなるという問題があった。
On the other hand, a liquid crystal panel using a negative power supply is also known in which writing is reliably performed on a pixel having a latch circuit. However, for example, in an electrophoretic display device that does not use a negative power source as in common swing driving described later, the size of the driving
From experience, it is necessary to make the width of the driving
本発明は、上記の問題点に鑑みなされたものであって、素子ばらつきによるメモリ回路の動作不具合の発生を防止でき、製造性及び動作信頼性に優れた電気泳動表示装置、電気泳動表示装置の駆動方法、及び電子機器を提供することを目的の1つとする。
また、消費電力を低減した電気泳動表示装置、電気泳動表示装置の駆動方法、及び電子機器を提供することを目的の1つとする。
The present invention has been made in view of the above-described problems, and is capable of preventing the occurrence of a malfunction in a memory circuit due to element variation, and an electrophoretic display device and an electrophoretic display device having excellent manufacturability and operational reliability. It is an object to provide a driving method and an electronic device.
Another object is to provide an electrophoretic display device with reduced power consumption, a method for driving the electrophoretic display device, and an electronic device.
本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータとを有しており、前記帰還インバータと、高電位電源端子との間に第1のスイッチングトランジスタが接続されるとともに、前記帰還インバータと、低電位電源端子との間に第2のスイッチングトランジスタが接続されており、前記第1のスイッチングトランジスタのゲート端子が前記画素スイッチング素子を構成するトランジスタのゲート端子とともに走査線と接続される一方、前記第2のスイッチングトランジスタのゲート端子が前記走査線の反転信号を供給する反転走査線と接続されていることを特徴とする。 An electrophoretic display device of the present invention is an electrophoretic display device having an electrophoretic element including electrophoretic particles between a pair of substrates and having a display unit composed of a plurality of pixels. A pixel electrode is formed for each pixel, and a common counter electrode is formed on the other substrate for the plurality of pixels. For each pixel, a pixel switching element, the pixel switching element, and the pixel A transfer circuit having an input terminal connected to the pixel switching element and an output terminal connected to the pixel electrode, and the transfer circuit. A feedback inverter having an input terminal connected to the output terminal of the inverter and an output terminal connected to the pixel switching element, and the feedback inverter A first switching transistor is connected between the first inverter and the high-potential power supply terminal, and a second switching transistor is connected between the feedback inverter and the low-potential power supply terminal. The gate terminal of the transistor is connected to the scanning line together with the gate terminal of the transistor constituting the pixel switching element, while the gate terminal of the second switching transistor is connected to the inverting scanning line that supplies the inverted signal of the scanning line. It is characterized by.
この構成によれば、メモリ回路への画像信号の入力時に、第1及び第2のスイッチングトランジスタによって、帰還インバータと高電位電源端子及び低電位電源端子との接続が遮断される。したがって、製造ばらつきによって画素スイッチング素子の電流駆動能力が小さくなったり、帰還インバータのトランジスタのオン抵抗が小さくなったりしても、メモリ回路のデータ入力端子(転送インバータの入力端子;帰還インバータの出力端子)の電位を確実に規定することができる。
これにより、メモリ回路に確実に画像信号を入力することができる。よって本発明によれば、製造ばらつきの影響を抑えて確実な動作が可能であり、製造性及び動作信頼性に優れた電気泳動表示装置を提供することができる。
また、本発明によれば、メモリ回路の保持データが更新される際に、帰還インバータを構成するすべてのトランジスタが同時にオン状態となって帰還インバータに貫通電流が流れるのを、第1及び第2のスイッチングトランジスタによって遮断できる。したがって、表示部の消費電力を低減することができる。
According to this configuration, when the image signal is input to the memory circuit, the connection between the feedback inverter and the high potential power supply terminal and the low potential power supply terminal is cut off by the first and second switching transistors. Therefore, even if the current driving capability of the pixel switching element decreases due to manufacturing variations or the on-resistance of the transistor of the feedback inverter decreases, the data input terminal of the memory circuit (the input terminal of the transfer inverter; the output terminal of the feedback inverter) ) Can be reliably defined.
Thereby, an image signal can be reliably input to the memory circuit. Therefore, according to the present invention, it is possible to provide an electrophoretic display device that can perform reliable operation while suppressing the influence of manufacturing variations, and is excellent in manufacturability and operation reliability.
Further, according to the present invention, when the data held in the memory circuit is updated, all the transistors constituting the feedback inverter are simultaneously turned on and the through current flows through the feedback inverter. Can be shut off by the switching transistor. Therefore, power consumption of the display portion can be reduced.
前記画素スイッチング素子を構成するトランジスタにおいてゲート幅及びゲート長で規定されるゲート面積が、前記メモリ回路を構成するトランジスタにおける前記ゲート面積の2倍以下であることが好ましい。
この構成によれば、画素スイッチング素子の面積を小さくすることができるので、画素スイッチング素子における寄生容量を低減することができる。そうすると、画素スイッチング素子に充電される電荷量が減少するので、画像信号が入力されたときのメモリ回路のデータ入力端子(帰還インバータの出力端子)における電位の低下が小さくなり、メモリ回路の誤動作を防止することができる。
また、画素スイッチング素子と接続された走査線の負荷容量も小さくなるので、走査線駆動回路のバッファの規模を小さくでき、電気泳動表示装置の狭額縁化に寄与する構成となる。
It is preferable that a gate area defined by a gate width and a gate length in the transistor constituting the pixel switching element is not more than twice the gate area in the transistor constituting the memory circuit.
According to this configuration, since the area of the pixel switching element can be reduced, the parasitic capacitance in the pixel switching element can be reduced. As a result, the amount of charge charged in the pixel switching element decreases, so that the potential drop at the data input terminal (output terminal of the feedback inverter) of the memory circuit when an image signal is input is reduced, and malfunction of the memory circuit is prevented. Can be prevented.
Further, since the load capacity of the scanning line connected to the pixel switching element is also reduced, the size of the buffer of the scanning line driving circuit can be reduced, and the configuration contributes to narrowing the frame of the electrophoretic display device.
前記第1のスイッチングトランジスタが、前記帰還インバータを構成するP型トランジスタと前記高電位電源端子との間に接続されていることが好ましい。
このような構成とすることで、第1のスイッチングトランジスタの寄生容量の充電が高電位電源端子とP型トランジスタの双方によって成される構成となる。これにより、メモリ回路のデータ入力端子における電位変動を抑えることができ、ノイズの発生を抑制して動作信頼性を高めることができる。
It is preferable that the first switching transistor is connected between a P-type transistor constituting the feedback inverter and the high potential power supply terminal.
With this configuration, the parasitic capacitance of the first switching transistor is charged by both the high potential power supply terminal and the P-type transistor. As a result, potential fluctuations at the data input terminal of the memory circuit can be suppressed, noise generation can be suppressed, and operation reliability can be improved.
前記帰還インバータが複数のP型トランジスタを有しており、前記第1のスイッチングトランジスタが、複数の前記P型トランジスタの間に接続されている構成であってもよい。
この場合にも、第1のスイッチングトランジスタの寄生容量の充電が両側に配置された2つのP型トランジスタにより成されるので、メモリ回路のデータ入力端子における電位変動を効果的に抑制することができる。
The feedback inverter may have a plurality of P-type transistors, and the first switching transistor may be connected between the plurality of P-type transistors.
Also in this case, since the parasitic capacitance of the first switching transistor is charged by the two P-type transistors arranged on both sides, the potential fluctuation at the data input terminal of the memory circuit can be effectively suppressed. .
前記第2のスイッチングトランジスタが、前記帰還インバータを構成するN型トランジスタと前記低電位電源端子との間に接続されていることが好ましい。
このような構成とすることで、第2のスイッチングトランジスタの寄生容量の充電が低電位電源端子とN型トランジスタの双方によって成される構成となる。これにより、メモリ回路のデータ入力端子における電位変動を抑えることができ、ノイズの発生を抑制して動作信頼性を高めることができる。
It is preferable that the second switching transistor is connected between an N-type transistor constituting the feedback inverter and the low potential power supply terminal.
With this configuration, the parasitic capacitance of the second switching transistor is charged by both the low-potential power supply terminal and the N-type transistor. As a result, potential fluctuations at the data input terminal of the memory circuit can be suppressed, noise generation can be suppressed, and operation reliability can be improved.
前記帰還インバータが複数のN型トランジスタを有しており、前記第2のスイッチングトランジスタが、複数の前記N型トランジスタの間に接続されている構成としてもよい。
この場合にも、第2のスイッチングトランジスタの寄生容量の充電が両側に配置された2つのN型トランジスタにより成されるので、メモリ回路のデータ入力端子における電位変動を効果的に抑制することができる。
The feedback inverter may include a plurality of N-type transistors, and the second switching transistor may be connected between the plurality of N-type transistors.
Also in this case, since the parasitic capacitance of the second switching transistor is charged by the two N-type transistors arranged on both sides, the potential fluctuation at the data input terminal of the memory circuit can be effectively suppressed. .
レベルシフタとバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、前記走査線が、前記バッファを介して前記レベルシフタと接続されており、前記反転走査線が、前記バッファを構成する複数のインバータの間に接続されていることが好ましい。
このような構成とすることで、反転走査線に供給される反転走査信号を容易に取り出すことができる。反転走査線用にバッファが不要であることから、走査線駆動回路の規模を大きくすることなく実現できる回路である。
また、反転走査線への反転走査信号の供給が、走査線への信号供給よりも早くなるので、第1のスイッチングトランジスタに先んじて第2のスイッチングトランジスタのオンオフを切り替えることができる。これにより、画素への画像信号の入力が開始されたとき(画素スイッチング素子がオン状態となったとき)には、すでに第2のスイッチングトランジスタにおける寄生容量の充電が開始され、あるいは終了状態となっているので、寄生容量の充電に伴うメモリ回路のデータ入力端子における電位変動を抑えることができる。よって本発明によれば、ノイズが発生しにくく、動作信頼性に優れた電気泳動表示装置を実現できる。
A scanning line driving circuit having a level shifter and a buffer and connected to the scanning line and the inverted scanning line; the scanning line being connected to the level shifter via the buffer; Is preferably connected between a plurality of inverters constituting the buffer.
With such a configuration, the inverted scanning signal supplied to the inverted scanning line can be easily extracted. Since a buffer is not required for the reverse scanning line, the circuit can be realized without increasing the scale of the scanning line driving circuit.
Further, since the supply of the inverted scanning signal to the inverted scanning line is earlier than the signal supply to the scanning line, the second switching transistor can be turned on / off prior to the first switching transistor. As a result, when the input of the image signal to the pixel is started (when the pixel switching element is turned on), the charging of the parasitic capacitance in the second switching transistor has already been started or has been finished. Therefore, potential fluctuations at the data input terminal of the memory circuit accompanying charging of the parasitic capacitance can be suppressed. Therefore, according to the present invention, it is possible to realize an electrophoretic display device that hardly generates noise and has excellent operation reliability.
レベルシフタと第1及び第2のバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、前記走査線が、前記第1のバッファを介して前記レベルシフタと接続されており、前記反転走査線が、前記第2のバッファを介して前記レベルシフタの入力端子と接続されていることが好ましい。
このような構成とした場合にも、反転走査線への信号供給が走査線への信号供給よりも先に開始されるので、先の構成と同様に、動作信頼性に優れた電気泳動表示装置を実現できる。
A scanning line driving circuit having a level shifter and first and second buffers and connected to the scanning line and the inverted scanning line, the scanning line being connected to the level shifter via the first buffer; It is preferable that the inverted scanning line is connected to the input terminal of the level shifter via the second buffer.
Even in such a configuration, since the signal supply to the inverted scanning line is started before the signal supply to the scanning line, the electrophoretic display device having excellent operation reliability as in the previous configuration. Can be realized.
第1及び第2のレベルシフタと第1及び第2のバッファとを有するとともに前記走査線及び前記反転走査線と接続された走査線駆動回路を備えており、前記走査線が、前記第1のバッファを介して前記第1のレベルシフタと接続されており、前記反転走査線が、前記第2のバッファを介して前記第2のレベルシフタと接続されていることが好ましい。
このような構成とすると、走査線と反転走査線に同時に信号が供給されるため、画素への画像信号の入力に際して、第1及び第2のスイッチングトランジスタが同時に切り替わる。このとき、それぞれのスイッチングトランジスタで寄生容量が充電されるが、第1のスイッチングトランジスタのゲート端子の電位と、第2のスイッチングトランジスタのゲート端子の電位は互いに反転しているので、寄生容量の充電により変動しようとするドレイン電位が互いに異なる。したがって、互いの寄生容量を充電する動作による電位変動が打ち消し合うので、結果的にデータ入力端子における電位変動が抑えられ、ノイズが発生しにくくなる。
A scanning line driving circuit having first and second level shifters and first and second buffers and connected to the scanning lines and the inversion scanning lines, wherein the scanning lines include the first buffer; It is preferable that the first scanning line is connected to the first level shifter via the first buffer, and the inverted scanning line is connected to the second level shifter via the second buffer.
With such a configuration, since signals are simultaneously supplied to the scanning line and the inverted scanning line, the first and second switching transistors are switched simultaneously when an image signal is input to the pixel. At this time, the parasitic capacitance is charged by each switching transistor. However, since the potential of the gate terminal of the first switching transistor and the potential of the gate terminal of the second switching transistor are inverted from each other, the parasitic capacitance is charged. Therefore, the drain potentials to be varied are different from each other. Therefore, potential fluctuations due to the operation of charging each other's parasitic capacitances cancel each other out. As a result, potential fluctuations at the data input terminals are suppressed, and noise is less likely to occur.
前記画素ごとに、前記メモリ回路の出力に基づいて複数の制御線と前記画素電極との接続をスイッチングするスイッチ回路が設けられていることが好ましい。
このような構成とすることで、メモリ回路に入力される画像信号と、電気泳動素子を駆動するために画素電極に印加される電圧とを別々の電位に設定することができ、また画像表示の制御の自由度も向上する。また制御線の電位状態を適切に設定することでリーク電流を防止することができ、消費電力を低減することができる。
It is preferable that a switch circuit for switching connection between a plurality of control lines and the pixel electrode is provided for each pixel based on the output of the memory circuit.
With such a configuration, the image signal input to the memory circuit and the voltage applied to the pixel electrode for driving the electrophoretic element can be set to different potentials, and the image display can be performed. The degree of freedom of control is also improved. Further, by appropriately setting the potential state of the control line, leakage current can be prevented and power consumption can be reduced.
前記スイッチ回路に第1及び第2の制御線が接続されており、前記スイッチ回路は前記メモリ回路の出力に基づいて前記第1及び第2の制御線を択一的に選択して前記画素電極と接続することが好ましい。
このような構成とすれば、簡素な構成で表示制御の自由度が高く、また消費電力も低減できる電気泳動表示装置となる。
First and second control lines are connected to the switch circuit, and the switch circuit selectively selects the first and second control lines based on the output of the memory circuit, and the pixel electrode. It is preferable to connect with.
With such a configuration, an electrophoretic display device that has a simple configuration and a high degree of freedom in display control and that can reduce power consumption can be obtained.
次に、本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、動作信頼性及び製造性に優れた表示手段を具備した電子機器を提供することができる。また、低消費電力の表示手段を具備した電子機器を提供することができる。
Next, an electronic apparatus according to the present invention includes the electrophoretic display device according to the present invention described above.
According to this configuration, it is possible to provide an electronic device including a display unit that is excellent in operation reliability and manufacturability. In addition, an electronic device including a display unit with low power consumption can be provided.
以下に、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
The electrophoretic display device according to the present invention will be described below with reference to the drawings. In the present embodiment, an electrophoretic display device driven by an active matrix method will be described.
Note that this embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the technical idea of the present invention. Moreover, in the following drawings, in order to make each configuration easy to understand, the actual structure is different from the scale and number of each structure.
(第1の実施形態)
図1は、アクティブマトリクス駆動方式の電気泳動表示装置1の概略構成図である。
電気泳動表示装置1は、複数の画素40が配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラ(制御部)63、及び共通電源変調回路64が配置されている。走査線駆動回路61、データ線駆動回路62、及び共通電源変調回路64は、それぞれコントローラ63と接続されている。コントローラ63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
(First embodiment)
FIG. 1 is a schematic configuration diagram of an active matrix drive type
The
表示部5には走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが設けられ、これらの交差位置に対応して画素40が設けられている。
The
走査線駆動回路61は、m本の走査線66(Y1、Y2、…、Ym)を介して各々の画素40に接続されており、コントローラ63の制御のもと、1行目からm行目までの走査線66を順次選択し、画素40に設けられた駆動用TFT41(図2参照)のオンタイミングを規定する選択信号を、選択した走査線66を介して供給する。
The scanning
データ線駆動回路62は、n本のデータ線68(X1、X2、…、Xn)を介して各々の画素40に接続されており、コントローラ63の制御のもと、画素40の各々に対応する1ビットの画像データを規定する画像信号を画素40に供給する。
なお、本実施形態では、画像データ「0」を規定する場合にはローレベルの画像信号を画素40に供給し、画像データ「1」を規定する場合はハイレベルの画像信号を画素40に供給するものとする。
The data line driving
In this embodiment, a low level image signal is supplied to the
表示部5にはまた、共通電源変調回路64から延びる低電位電源線49、高電位電源線50、共通電極配線55、第1の制御線91、及び第2の制御線92が設けられている。それぞれの配線は画素40と接続されている。共通電源変調回路64は、コントローラ63の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断(ハイインピーダンス化)を行う。
なお、図1では第1の制御線91と第2の制御線92を1本の配線で表示しているが、実際にはそれぞれ独立した配線である(図2参照)。
The
In FIG. 1, the
図2は、画素40の回路構成図である。
画素40は、図2に示すように、駆動用TFT(Thin Film Transistor)41(画素スイッチング素子)と、ラッチ回路(メモリ回路)70と、スイッチ回路80と、電気泳動素子32と、画素電極35と、共通電極37とを備えている。これらの素子を取り囲むように、走査線66と、データ線68と、低電位電源線49と、高電位電源線50とが配置されている。画素40は、ラッチ回路70により画像信号を電位として保持するSRAM(Static Random Access Memory)方式の構成である。
FIG. 2 is a circuit configuration diagram of the
As illustrated in FIG. 2, the
駆動用TFT41は、N−MOS(Negative Metal Oxide Semiconductor)トランジスタからなる画素スイッチング素子である。駆動用TFT41のゲート端子は走査線66に接続され、ソース端子はデータ線68に接続され、ドレイン端子はラッチ回路70のデータ入力端子N1に接続されている。スイッチ回路80は、ラッチ回路70のデータ出力端子N2及びデータ入力端子N1、並びに画素電極35に接続されている。電気泳動素子32は、画素電極35と共通電極37とで挟持されている。
The driving
ラッチ回路70は、転送インバータ70tと、帰還インバータ70fと、第1のスイッチングトランジスタ75と、第2のスイッチングトランジスタ76とを備えている。転送インバータ70t及び帰還インバータ70fはいずれもC−MOSインバータである。第1のスイッチングトランジスタ75はP−MOSトランジスタであり、第2のスイッチングトランジスタ76はN−MOSトランジスタである。
The
転送インバータ70tと帰還インバータ70fとは、互いの入力端子に他方の出力端子が接続されたループ構造であり、それぞれのインバータには、高電位電源端子PHを介して接続された高電位電源線50と、低電位電源端子PLを介して接続された低電位電源線49とから電源電圧が供給される。
The
転送インバータ70tは、互いのドレイン端子をデータ出力端子N2に接続されたP−MOSトランジスタ71とN−MOSトランジスタ72とからなり、P−MOSトランジスタ71のソース端子は高電位電源端子PHに接続され、N−MOSトランジスタ72のソース端子は低電位電源端子PLに接続されている。P−MOSトランジスタ71及びN−MOSトランジスタ72のゲート端子(転送インバータ70tの入力端子)は、データ入力端子N1と接続されている。
The
帰還インバータ70fは、互いのドレイン端子をデータ入力端子N1に接続されたP−MOSトランジスタ73とN−MOSトランジスタ74とからなり、P−MOSトランジスタ73及びN−MOSトランジスタ74のゲート端子(帰還インバータ70fの入力端子)は、データ出力端子N2(転送インバータ70tの出力端子)と接続されている。P−MOSトランジスタ73のソース端子は、第1のスイッチングトランジスタ75のドレイン端子と接続されている。N−MOSトランジスタ74のソース端子は、第2のスイッチングトランジスタ76のドレイン端子と接続されている。
The
第1のスイッチングトランジスタ75は、帰還インバータ70fと高電位電源端子PHとの間に接続されている。第1のスイッチングトランジスタ75のゲート端子は、駆動用TFT41のゲート端子と共通の走査線66に接続され、ソース端子は高電位電源端子PHに接続され、ドレイン端子はP−MOSトランジスタ73のソース端子と接続されている。
第2のスイッチングトランジスタ76は、帰還インバータ70fと低電位電源端子PLとの間に接続されている。第2のスイッチングトランジスタ76のゲート端子は反転走査線67に接続され、ソース端子は低電位電源端子PLに接続され、ドレイン端子はN−MOSトランジスタ74のソース端子と接続されている。
The
The
スイッチ回路80は、第1のトランスミッションゲートTG1と、第2のトランスミッションゲートTG2とを備えて構成されている。
第1のトランスミッションゲートTG1は、N−MOSトランジスタ81とP−MOSトランジスタ82とからなる。N−MOSトランジスタ81及びP−MOSトランジスタ82のソース端子は第1の制御線91に接続され、N−MOSトランジスタ81及びP−MOSトランジスタ82のドレイン端子は画素電極35に接続されている。また、N−MOSトランジスタ81のゲート端子は、駆動用TFT41のドレイン端子(ラッチ回路70のデータ入力端子N1)に接続され、P−MOSトランジスタ82のゲート端子は、ラッチ回路70のデータ出力端子N2に接続されている。
The
The first transmission gate TG1 includes an N-
第2のトランスミッションゲートTG2は、N−MOSトランジスタ83とP−MOSトランジスタ84とからなる。N−MOSトランジスタ83及びP−MOSトランジスタ84のソース端子は第2の制御線92に接続され、N−MOSトランジスタ83及びP−MOSトランジスタ84のドレイン端子は、画素電極35に接続されている。また、N−MOSトランジスタ83のゲート端子は、ラッチ回路70のデータ出力端子N2に接続され、P−MOSトランジスタ84のゲート端子は、駆動用TFT41のドレイン電極に接続されている。
The second
ここで、ラッチ回路70に画像データ「1」(ハイレベルの画像信号)が記憶され、データ出力端子N2からローレベルの信号が出力された場合、第1のトランスミッションゲートTG1がオン状態となり、第1の制御線91を介して供給される信号S1が画素電極35に供給される。一方、ラッチ回路70に画像データ「0」(ローレベルの画像信号)が記憶され、データ出力端子N2からハイレベルの信号が出力された場合、第2のトランスミッションゲートTG2がオン状態となり、第2の制御線92を介して供給される信号S2が画素電極35に供給される。
なお、本実施形態においては、好適な態様としてラッチ回路70のデータ出力端子N2をスイッチ回路80に接続する構成について説明したが、図21の従来の画素540のように、出力端子N2を画素電極35に対して直接接続する構成であっても良い。この構成であっても、ラッチ回路70からの出力信号に応じて、電気泳動素子32に画像を表示させることができる。また、以降説明する各実施形態においても同様である。
Here, when image data “1” (high level image signal) is stored in the
In the present embodiment, the configuration in which the data output terminal N2 of the
画素電極35は、Al(アルミニウム)などにより形成され、電気泳動素子32に電圧を印加するものである。画素電極35は、第1のトランスミッションゲートTG1及び第2のトランスミッションゲートTG2と接続されている。
共通電極37は、画素電極35の対向電極としての機能を有し、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極であり、共通電極配線55を介して共通電極電位Vcomが供給される。電気泳動素子32は、画素電極35と共通電極37との間に狭持されており、これら画素電極35と共通電極37との電位差によって生じる電界により画像を表示させる。
The
The
図3は、走査線駆動回路61の配線構造を部分的に示す図である。
走査線駆動回路61は、走査線66ごとに設けられたレベルシフタ111とバッファ116とを備えている。
レベルシフタ111は、走査信号及び反転走査信号の電位を調整する回路である。詳しくは、駆動用TFT41に対して十分なゲート電圧を供給するために、走査信号のハイレベル電位をデータ線駆動回路62から出力される画像信号のハイレベル電位よりも高い電位に調整する。
バッファ116は、レベルシフタ111から供給された走査信号及び反転走査信号の電流を増幅する回路である。バッファ116を設けることで、走査線駆動回路61から離れた位置の画素40に対して、確実に走査信号を入力することができる。
FIG. 3 is a diagram partially showing a wiring structure of the scanning
The scanning
The
The
レベルシフタ111の入力端子には、走査信号が供給される信号線112と、走査信号に対して電位が反転した反転走査信号が供給される反転信号線113と、が接続されている。レベルシフタ111の出力端子には、バッファ116が接続されている。
バッファ116は直列に接続された第1及び第2のインバータINV1、INV2を備えており、バッファ116の出力端子となる第2のインバータINV2の出力端子に走査線66が接続されている。反転走査線67は、第1のインバータINV1と第2のインバータINV2の間に接続されており、第1のインバータINV1で反転された走査信号が反転走査信号として反転走査線67に供給される。
The input terminal of the
The
図4は、表示部5における電気泳動表示装置1の部分断面図である。電気泳動表示装置1は、素子基板30と対向基板31との間に、複数のマイクロカプセル20を配列してなる電気泳動素子32を挟持した構成を備えている。表示部5において、素子基板30の電気泳動素子32側には複数の画素電極35が配列形成されており、電気泳動素子32は接着剤層33を介して画素電極35と接着されている。対向基板31の電気泳動素子32側には複数の画素電極35と対向する平面形状の共通電極37が形成されており、共通電極37上に電気泳動素子32が設けられている。
FIG. 4 is a partial cross-sectional view of the
素子基板30は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極35と素子基板30との間には、図1や図2に示した走査線66、データ線68、駆動用TFT41、ラッチ回路70、スイッチ回路80などが形成されている。
The
対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板31上に形成された共通電極37は、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)等の透明導電材料を用いて形成されている。
なお、電気泳動素子32は、あらかじめ対向基板31側に形成され、接着剤層33までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層33の表面に保護用の剥離紙が貼り付けられた状態で取り扱われる。そして、別途製造された素子基板30(画素電極35や各種回路などが形成されている)に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部5を形成する。このため、接着剤層33は画素電極35側のみに存在することになる。
The
In general, the
図5は、マイクロカプセル20の模式断面図である。マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とを封入した球状体である。マイクロカプセル20は、図4に示すように共通電極37と画素電極35とで挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置される。
FIG. 5 is a schematic cross-sectional view of the
マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
The outer shell (wall film) of the
The
白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26及び白色粒子27に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色などを表示することができる。
The
These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.
Further, instead of the
図6は、電気泳動素子の動作説明図である。図6(a)は、画素40を白表示する場合、図6(b)は、画素40を黒表示する場合をそれぞれ示している。
図6(a)に示す白表示の場合には、共通電極37が相対的に高電位、画素電極35が相対的に低電位に保持される。これにより、負に帯電した白色粒子27が共通電極37に引き寄せられる一方、正に帯電した黒色粒子26が画素電極35に引き寄せられる。その結果、表示面側となる共通電極37側からこの画素を見ると、白色が認識される。
図6(b)に示す黒表示の場合、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色が認識される。
FIG. 6 is an operation explanatory diagram of the electrophoretic element. FIG. 6A shows a case where the
In the case of white display shown in FIG. 6A, the
In the case of black display shown in FIG. 6B, the
以上の構成を備えた電気泳動表示装置1では、駆動用TFT41を介してラッチ回路70のデータ入力端子N1に画像信号を入力することでラッチ回路70に画像信号を電位として記憶させる。そして、記憶された電位に基づいてデータ出力端子N2から出力される電位に基づいてスイッチ回路80を動作させることで、第1及び第2の制御線91、92を択一的に画素電極35と接続する。これにより、画素電極35に制御信号S1又は制御信号S2が入力され、図6に示したように、共通電極37との電位差に基づいて画素40が黒又は白表示される。
In the
ラッチ回路70に画像信号を入力する際には、走査線66にパルス状の選択信号を入力し、動作対象の画素40の駆動用TFT41のゲート端子にハイレベルを入力する。これにより、駆動用TFT41がオン状態となってデータ線68とラッチ回路70のデータ入力端子N1とが電気的に接続され、データ線68から供給される画像信号(ハイレベル、ローレベル)がラッチ回路70に電位として記憶される。
When an image signal is input to the
本実施形態の電気泳動表示装置1では、図2に示したように、P−MOSトランジスタ73と高電位電源端子PHとの間に第1のスイッチングトランジスタ75を設け、N−MOSトランジスタ74と低電位電源端子PLとの間に第2のスイッチングトランジスタ76を設けたことで、上述したラッチ回路70への画像信号の書き込みを確実に行えるようになっている。以下、かかる作用について詳細に説明する。
In the
ラッチ回路70に保持されている電位と異なる電位の画像信号を書き込み、ラッチ回路70のデータ更新を行う場合には、ラッチ回路70のP−MOSトランジスタ73又はN−MOSトランジスタ74に抗い、データ入力端子N1の電位を強制的に画像信号の電位とする必要がある。
そのため、通常は、画像信号の書き込みを確実に行えるように、駆動用TFT41の電流駆動能力がP−MOSトランジスタ73及びN−MOSトランジスタ74の電流駆動能力よりも大きくなるよう設計されている。すなわち、駆動用TFT41としてP−MOSトランジスタ73及びN−MOSトランジスタ74よりも幅が大きく、オン抵抗の小さいTFTが用いられている。
When an image signal having a potential different from the potential held in the
Therefore, normally, the current driving capability of the driving
しかし、駆動用TFT41やP−MOSトランジスタ73、N−MOSトランジスタ74のオン電流が、製造ばらつきによって設計値からずれると、上述したラッチ回路70のデータ更新に失敗する可能性がある。特に低温ポリシリコンプロセスによりTFTを作製している場合には、単位幅あたりのオン電流が2〜3倍程度も変動することがあり、駆動用TFT41の電流駆動能力が設計値よりも低くなったり、P−MOSトランジスタ73やN−MOSトランジスタ74のオン抵抗が低くなる可能性が高くなる。
However, if the on-currents of the driving
これに対して、本実施形態では、ラッチ回路70への画像信号入力に際して、駆動用TFT41のゲート端子にハイレベルが供給されると、P−MOSトランジスタである第1のスイッチングトランジスタ75がオフ状態に遷移し、帰還インバータ70fを高電位電源端子PHから遮断する。また、N−MOSトランジスタである第2のスイッチングトランジスタ76も、反転走査線67を介して供給される反転走査信号のローレベル入力によってオフ状態に遷移し、帰還インバータ70fを低電位電源端子PLから遮断する。
In contrast, in the present embodiment, when a high level is supplied to the gate terminal of the driving
まず、ハイレベルの電位を保持しているラッチ回路70に対して、ローレベルの画像信号を入力する場合には、第1のスイッチングトランジスタ75がオフ状態であるため高電位電源端子PHからデータ入力端子N1に対して電流が流れ込むことはない。したがって、駆動用TFT41とP−MOSトランジスタ73との電流駆動能力の強弱関係にかかわらず、データ入力端子N1の電位を確実にローレベルに規定することができる。
そして、データ入力端子N1がローレベルになると、転送インバータ70tのP−MOSトランジスタ71が駆動されてデータ出力端子N2がハイレベル(Vdd)となり、これにより帰還インバータ70fのP−MOSトランジスタ73がオフ状態、N−MOSトランジスタ74がオン状態に遷移する。
その後、走査線66の電位がローレベルとなり、反転走査線67の電位がハイレベルとなることで、第1及び第2のスイッチングトランジスタ75、76がそれぞれオン状態に遷移する。このとき、帰還インバータ70fのP−MOSトランジスタ73はオフ状態、N−MOSトランジスタ74はオン状態となっているから、ラッチ回路70のデータ入力端子N1の電位はローレベル(Vss)に保持される。
First, when a low-level image signal is input to the
When the data input terminal N1 becomes low level, the P-
Thereafter, the potential of the
また、ローレベルの電位を保持しているラッチ回路70にハイレベルの画像信号を入力する場合にも、同様に、第2のスイッチングトランジスタ76がオフ状態となっているから、データ入力端子N1から低電位電源端子PLへ電流が流れることはない。したがって、駆動用TFT41とN−MOSトランジスタ74との電流駆動能力の強弱関係にかかわらず、データ入力端子N1の電位を確実にハイレベルに規定することができる。
そして、データ入力端子N1のハイレベルにより転送インバータ70tのN−MOSトランジスタ72がオン状態に遷移し、データ出力端子N2がローレベル(Vss)となる。これにより、帰還インバータ70fのN−MOSトランジスタ74がオフ状態、P−MOSトランジスタ73がオン状態に遷移する。その後、走査線66の電位がローレベル、反転走査線67の電位がハイレベルになると、第1及び第2のスイッチングトランジスタ75、76がオン状態に遷移する。このとき、P−MOSトランジスタ73がオン状態となっているから、データ入力端子N1の電位がハイレベル(Vdd)に保持される。
Similarly, when a high-level image signal is input to the
Then, the N-
このように、本実施形態の電気泳動表示装置1では、第1及び第2のスイッチングトランジスタ75、76により帰還インバータ70fを電源から切り離すことができるので、画素40を構成する半導体素子に製造ばらつきが生じた場合にも、ラッチ回路70に確実に画像信号を書き込むことができる。
したがって本実施形態の電気泳動表示装置は、製造ばらつきの影響を抑えられる構成を具備した製造性に優れたものであり、また回路の動作に係る信頼性にも優れた電気泳動表示装置である。
As described above, in the
Therefore, the electrophoretic display device according to the present embodiment is an electrophoretic display device that is excellent in manufacturability having a configuration capable of suppressing the influence of manufacturing variations, and also excellent in reliability related to circuit operation.
また、第1及び第2のスイッチングトランジスタ75、76は、帰還インバータ70fのP−MOSトランジスタ73及びN−MOSトランジスタ74のオン、オフが切り替わるとき、常にオフ状態となっている。これにより、P−MOSトランジスタ73とN−MOSトランジスタ74とが切り替わるタイミングで同時にオン状態となっても、帰還インバータ70fに貫通電流が流れないようにすることができる。したがって、本実施形態の電気泳動表示装置では、消費電力を低減することもできる。
The first and
また、第1及び第2のスイッチングトランジスタ75、76を設けたことで、駆動用TFT41の電流駆動能力が小さくても、ラッチ回路70への画像信号の入力を確実に行えるようになっているので、駆動用TFT41のゲート面積(ゲート幅とゲート長の積)を狭くすることができる。そして、駆動用TFT41の形成領域を狭くすることで画素回路の総面積を縮小でき、画素の高精細化にも容易に対応できる電気泳動表示装置となる。
また、ゲート面積を狭くすることで寄生容量も小さくなるので、寄生容量の充電によるデータ入力端子N1の電位変動が小さくなり、ノイズによるラッチ回路70の誤動作を防止することができる。
さらに、ゲート面積を狭くすることで、走査線66の負荷容量を低減することができる。したがって、走査線66を駆動するバッファ116を小さくしても十分な電流を確保可能になる。これにより、走査線駆動回路61を小さくし、電気泳動表示装置の狭額縁化を図ることができる。
Further, since the first and
Further, since the parasitic capacitance is reduced by reducing the gate area, the potential fluctuation of the data input terminal N1 due to the charging of the parasitic capacitance is reduced, and malfunction of the
Furthermore, by reducing the gate area, the load capacity of the
駆動用TFT41のゲート面積は、ラッチ回路70を構成するトランジスタ(P−MOSトランジスタ71、73、及びN−MOSトランジスタ72、74)のゲート面積の2倍以下とすることが好ましい。このような範囲とすることで、上述した作用効果をより確実に得ることができる。
また、駆動用TFT41のゲート面積は、ラッチ回路70を構成するトランジスタのゲート面積の1/2以上とすることが好ましい。このような範囲とすれば、駆動用TFT41の電流駆動能力を確保しつつ、上述した作用効果を得ることができる。
The gate area of the driving
In addition, the gate area of the driving
また本実施形態では、第1のスイッチングトランジスタ75は、P−MOSトランジスタ73と高電位電源端子PHとの間に接続されている。かかる構成によれば、第1のスイッチングトランジスタ75の寄生容量の充電が、P−MOSトランジスタ73と高電位電源線50とにより成されるので、ラッチ回路70のデータ入力端子N1における電位変動が生じにくくなる。
また、第2のスイッチングトランジスタ76についても、その寄生容量の充電は、N−MOSトランジスタ74と低電位電源線49とにより成されるので、データ入力端子N1における電位変動は生じにくい。
したがって本実施形態によれば、データ入力端子N1の電位変動によってノイズが発生するのを抑制することができ、誤動作を生じにくい画素回路を備えた電気泳動表示装置を実現することができる。
In the present embodiment, the
The
Therefore, according to the present embodiment, it is possible to suppress the generation of noise due to the potential fluctuation of the data input terminal N1, and it is possible to realize an electrophoretic display device including a pixel circuit that hardly causes a malfunction.
また、図3に示したように、本実施形態に係る走査線駆動回路61では、反転走査線67が、走査線66に接続されたバッファ116の中途から分岐された構成を備えている。これにより、反転走査線67に反転走査信号を供給するためのレベルシフタやバッファを形成する必要が無いため、走査線駆動回路61の回路規模を大きくすることなく反転走査線67を駆動可能な構成を実現できる。
As shown in FIG. 3, the scanning
また上記構成によれば、反転走査線67への信号入力が、第2のインバータINV2の遅延時間分だけ走査線66への信号入力よりも早くなる。これにより、反転走査信号によりスイッチングされる第2のスイッチングトランジスタ76が、駆動用TFT41及び第1のスイッチングトランジスタ75がそれぞれオン状態、オフ状態に遷移するよりも早くオフ状態に遷移する。したがって、帰還インバータ70fと低電位電源端子PLとを早いタイミングで電気的に切断することができ、帰還インバータ70fの貫通電流を確実に防止することができる。
Further, according to the above configuration, the signal input to the
また、第2のスイッチングトランジスタ76のオン状態への遷移も第1のスイッチングトランジスタ75より早くなるので、第1及び第2のスイッチングトランジスタ75、76の寄生容量の充電が同時に成されることがなくなる。したがって、寄生容量の充電に伴うデータ入力端子N1の電位変動をより効果的に抑制することができる。
なお、これらの効果は、ラッチ回路70のデータ出力端子N2を画素電極35に対して直接接続する回路構成を採用した場合であっても、同様に得ることができる。また、以降説明する各実施形態においても同様である。
In addition, since the
These effects can be similarly obtained even when a circuit configuration in which the data output terminal N2 of the
[駆動方法]
次に、本発明の電気泳動表示装置1の駆動方法について説明する。
表1は、以下の駆動方法の説明における各配線や電極の電位を示したものである。図7は、本実施形態の駆動方法におけるタイミングチャートを示す図である。図8(a)は、図7に示す黒色画像表示期間ST101における画素40A、40Bの電位関係を示す図である。図8(b)は、図7に示す白色画像表示期間ST102における画素40A、40Bの電位関係を示す図である。
なお、図7及び図8において、各符号の「A」「B」「a」「b」の添字は、説明の対象とした2つの画素40と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
[Driving method]
Next, a driving method of the
Table 1 shows the potential of each wiring and electrode in the following description of the driving method. FIG. 7 is a diagram illustrating a timing chart in the driving method of the present embodiment. FIG. 8A is a diagram showing a potential relationship between the
In FIGS. 7 and 8, the subscripts “A”, “B”, “a”, and “b” of the reference numerals clearly distinguish the two
表1には、画素40Aに入力されている画像信号Da、画素40Bに入力されている画像信号Db、画素電極35aの電位Va、画素電極35bの電位Vb、第1の制御線91の電位S1、及び第2の制御線92の電位S2が示されている。
また図7には、第1の制御線91の電位S1、第2の制御線92の電位S2、画素電極35aの電位Va、画素電極35bの電位Vb、及び共通電極37の電位Vcomが示されている。
Table 1 shows the image signal Da input to the
FIG. 7 also shows the potential S1 of the
本発明に係る電気泳動表示装置の駆動方法は、駆動用TFT41を介してラッチ回路70に画像信号を入力する第1のステップと、画像信号を保持したラッチ回路70の出力に基づいてスイッチ回路80を動作させ、スイッチ回路80により選択された第1又は第2の制御線91、92と画素電極35とを接続させて、画素電極35に電位を入力することで画像表示を行う第2のステップと、を有する。
The driving method of the electrophoretic display device according to the present invention is based on the first step of inputting an image signal to the
図7には、上記駆動方法のうち、第2のステップである画像表示期間ST100と、その後の電源オフ期間ST105とが示されている。画像表示期間ST100では、黒色画像表示期間ST101と白色画像表示期間ST102とが順次実行される。 FIG. 7 shows an image display period ST100, which is the second step of the above driving method, and a subsequent power-off period ST105. In the image display period ST100, a black image display period ST101 and a white image display period ST102 are sequentially executed.
本駆動方法では、画像表示期間ST100に先立って、画素40(40A、40B)のラッチ回路70(70a、70b)に画像信号を入力する(第1のステップ)。
黒表示される画素40Aでは、データ線68aにハイレベル(H)が供給され、駆動用TFT41aを介してラッチ回路70aにハイレベル(H)が入力される。一方、白表示される画素40Bでは、データ線68bにローレベル(L)が供給され、駆動用TFT41bを介してラッチ回路70bにローレベル(L)が入力される。
In this driving method, an image signal is input to the latch circuit 70 (70a, 70b) of the pixel 40 (40A, 40B) prior to the image display period ST100 (first step).
In the
ラッチ回路70a、70bに画像信号が入力されると、高電位電源線50の電位は画像表示用のハイレベル(Vdd)に設定され、低電位電源線49の電位はローレベル(Vss)に設定される。これにより、画素40Aにおけるデータ入力端子N1aの電位はハイレベル(Vdd)となり、データ出力端子N2aの電位はローレベル(Vss)となる。また、画素40Bにおけるデータ入力端子N1bの電位はローレベル(Vss)となり、データ出力端子N2bの電位はハイレベル(Vdd)となる。
以上により画素40A、40Bのラッチ回路70a、70bに画像信号を入力した後、画像表示期間ST100(第2のステップ)に移行する。
When an image signal is input to the
As described above, after an image signal is input to the
画像表示期間ST100のうち黒色画像表示期間ST101に移行すると、図7及び図8(a)に示すように、第1の制御線91にハイレベルの電位VHが供給され、第2の制御線92は電気的に切断されたハイインピーダンス状態とされる。
ハイレベル(H)の画像信号を入力された画素40Aでは、データ入力端子N1aの電位がハイレベル(Vdd)、データ出力端子N2aの電位がローレベル(Vss)となる。これにより、スイッチ回路80aのトランスミッションゲートTG1aがオン状態となって、第1の制御線91から画素電極35aにハイレベル電位VHが入力される。また、共通電極37には、ハイレベル(VH)の期間とローレベル(VL)の期間とを周期的に繰り返すパルス状の信号が入力される。
When a transition is made to the black image display period ST101 in the image display period ST100, a high-level potential VH is supplied to the
In the
すると、共通電極37がローレベル(VL)である期間において、画素電極35aと共通電極37の間の電位差により、図6(b)に示したように、正に帯電した黒色粒子26が共通電極37側に引き寄せられ、負に帯電した白色粒子27が画素電極35a側に引き寄せられて、画素40Aが黒表示される。
なお、共通電極37がハイレベル(VH)である期間では、画素電極35aと共通電極37がいずれもハイレベル(VH)となって電位差が生じないため、電気泳動粒子は移動しない。
Then, during the period in which the
Note that during the period in which the
一方、ローレベル(L)の画像信号が入力された画素40Bでは、データ入力端子N1bの電位がローレベル(Vss)、データ出力端子N2bの電位がハイレベル(Vdd)となる。これにより、スイッチ回路80bのトランスミッションゲートTG2bがオン状態となって、第2の制御線92と画素電極35bとが接続される。このとき、第2の制御線92はハイインピーダンス状態(Hi−Z)であるから、画素電極35bはハイインピーダンス状態となる。そして、共通電極37の電位によらず、現状の表示が保持される。
On the other hand, in the
次に、白色画像表示期間ST102に移行すると、図7及び図8(b)に示すように、第2の制御線92にローレベルの電位VLが供給され、第1の制御線91はハイインピーダンス状態とされる。
ハイレベル(H)の画像信号が入力された画素40Aでは、スイッチ回路80aのトランスミッションゲートTG1aを介して第1の制御線91と画素電極35aとが接続されている。したがって、画素電極35aがハイインピーダンス状態となり、黒色画像表示期間ST101においてなされた黒表示が保持される。
Next, when the white image display period ST102 is entered, as shown in FIGS. 7 and 8B, the low-level potential VL is supplied to the
In the
一方、ローレベル(L)の画像信号が入力された画素40Bでは、スイッチ回路80bのトランスミッションゲートTG2bを介して第2の制御線92と画素電極35bとが接続されている。したがって、画素電極35bにローレベルの電位VLが入力される。
そして、共通電極37には、ハイレベル(VH)とローレベル(VL)の期間を周期的に繰り返すパルス状の信号が入力されているので、共通電極37がハイレベル(VH)の期間に画素電極35bと共通電極37との間に電位差が生じる。これにより、図6(a)に示したように、負に帯電した白色粒子27が共通電極37側に引き寄せられ、正に帯電した黒色粒子26が画素電極35a側に引き寄せられて、画素40Bが白表示される。なお、共通電極37がローレベル(VL)の期間には、画素電極と共通電極との間に電位差が生じないので、電気泳動粒子は移動しない。
On the other hand, in the
Since a pulse-like signal that periodically repeats the high level (VH) and low level (VL) periods is input to the
白色画像表示期間ST102の後、電源オフ期間ST105に移行すると、第1及び第2の制御線91、92、及び共通電極37が共通電源変調回路64により電気的に切断され、ハイインピーダンス状態となる。これにより、第1及び第2の制御線91、92のいずれかと接続された画素電極35a、35bもハイインピーダンス状態となる。このようにして、電源オフ期間ST105では電気泳動素子32が電気的に孤立した状態となり、電力を消費することなく画像を保持することができる。
When the white image display period ST102 is followed by the power supply off period ST105, the first and
本実施形態に係る駆動方法では、画像表示期間ST100において、共通電極37にハイレベル(VH)とローレベル(VL)とを周期的に繰り返すパルス状の信号を複数周期分入力している。
このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。また、コモン振り駆動の定義としては、画像表示期間ST100において、共通電極37にハイレベル(VH)とローレベル(VL)とを繰り返すパルスが少なくとも1周期以上印加される駆動方法のことである。
In the driving method according to the present embodiment, in the image display period ST100, a pulse signal that periodically repeats a high level (VH) and a low level (VL) is input to the
This driving method is referred to as “common swing driving” in the present application. In addition, the definition of common swing driving is a driving method in which a pulse that repeats a high level (VH) and a low level (VL) is applied to the
このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位をハイレベル(VH)とローレベル(VL)の2値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極35のスイッチング素子としてTFTを用いた場合には、低電圧駆動によりTFTの信頼性を確保することができるというメリットがある。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子32の仕様及び特性に応じて適宜定めることが好ましい。
According to this common swing driving method, the black particles and the white particles can be moved to the desired electrode more reliably, so that the contrast can be increased. Further, since the potential applied to the pixel electrode and the common electrode can be controlled by binary values of high level (VH) and low level (VL), the voltage can be lowered and the circuit configuration can be simplified. Further, when a TFT is used as the switching element of the
In addition, it is preferable that the frequency and the number of cycles of the common swing drive are appropriately determined according to the specifications and characteristics of the
以上に説明した本実施形態の駆動方法によれば、画素電極35a、35b間の電位差に起因するリーク電流の発生を効果的に防止できる効果を得られる。以下、このリーク電流の防止効果について説明する。
According to the driving method of the present embodiment described above, it is possible to effectively prevent the occurrence of leakage current due to the potential difference between the
電気泳動表示装置では、電気泳動粒子を十分に移動させてコントラストを確保するために、画素電極35と共通電極37との間に、10V以上の電圧を印加するのが一般的である。そうすると、図8の各図に示すように黒表示の画素40Aと白表示の画素40Bとが隣接している場合、画素電極35a、35bに同時に電圧を印加すると、画素電極35a、35b間に10V以上の電位差があるために強い横方向の電界が形成される。
そして、上記の電界が形成されると、接着剤層33に含まれるわずかな水分等の影響により、接着剤層33を介したリーク電流が流れる。このリーク電流の経路は、図8において、画素電極35aがハイレベル、画素電極35bがローレベルであるとした場合に、第1の制御線91からスイッチ回路80a、画素電極35a、接着剤層33、画素電極35b、スイッチ回路80bを経由して、第2の制御線92に至る経路である。
In the electrophoretic display device, in order to sufficiently move the electrophoretic particles to ensure contrast, it is common to apply a voltage of 10 V or more between the
When the electric field is formed, a leak current flows through the
これに対して本実施形態の駆動方法では、黒色画像表示期間ST101と白色画像表示期間ST102とを別々の期間として設けているため、黒色画像表示期間ST101では第2の制御線92をハイインピーダンス状態とし、白色画像表示期間ST102では第1の制御線91をハイインピーダンス状態とすることができる。これにより、上記のリーク経路が遮断され、リーク電流の発生を防止することができる。したがって本実施形態によれば、電気泳動表示装置全体での消費電力を低減することができる。
On the other hand, in the driving method of the present embodiment, the black image display period ST101 and the white image display period ST102 are provided as separate periods. Therefore, in the black image display period ST101, the
なお、上述したリーク電流の防止効果は得られないが、黒色画像表示期間ST101と白色画像表示期間ST102とを並行して画像表示を行うこともできる。つまり、第1の制御線91と第2の制御線92とを同時に駆動して、画素40A、40Bの画素電極35a、35bへの電圧印加を同時に行う。これにより、画像表示に要する時間を短縮することができる。
Although the above-described effect of preventing leakage current cannot be obtained, it is also possible to perform image display in parallel with the black image display period ST101 and the white image display period ST102. That is, the
[変形例]
次に、本実施形態の変形例について、図9及び図10を参照して説明する。変形例に係る電気泳動表示装置は、走査線駆動回路の構成を変更したものである。
図9は、第1の変形例に係る電気泳動表示装置に備えられた走査線駆動回路261の回路構成を部分的に示す図である。図10は、第2の変形例に係る電気泳動表示装置に備えられた走査線駆動回路361の回路構成を部分的に示す図である。
[Modification]
Next, a modification of the present embodiment will be described with reference to FIGS. The electrophoretic display device according to the modification is obtained by changing the configuration of the scanning line driving circuit.
FIG. 9 is a diagram partially showing a circuit configuration of the scanning
まず、第1の変形例に係る走査線駆動回路261は、図9に示すように、各々の走査線66に対応して設けられたレベルシフタ111と、第1のバッファ216とを備えており、さらに反転走査線67に対応して設けられた第2のバッファ217を備えている。
First, the scanning
レベルシフタ111の出力端子に、第1のバッファ216を構成する第1のインバータINV1aと第2のインバータINV2aとが直列に接続されており、第2のインバータINV2aの出力端子に走査線66が接続されている。第2のバッファ217は、直列に接続された第1のインバータINV1bと第2のインバータINV2bとを備えており、第1のインバータINV1aの入力端子は、レベルシフタ111の反転走査信号の入力端子に接続されている。第2のインバータINV2bの出力端子に反転走査線67が接続されている。
The first inverter INV1a and the second inverter INV2a constituting the
以上の構成を備えた走査線駆動回路261によれば、反転走査線67がレベルシフタ111の入力端子側で分岐されているので、第1実施形態における走査線駆動回路61と比較しても、反転走査線67への信号入力が走査線66への信号入力より早くなる。これにより、第2のスイッチングトランジスタ76がオフ状態に遷移するタイミングと、オン状態に復帰するタイミングが、駆動用TFT41の状態が遷移するタイミングよりも早くなる。したがって、第2のスイッチングトランジスタ76がオン状態に復帰する際の寄生容量の充電を確実に行うことができる。よって本変形例によれば、データ入力端子N1の電位変動をより小さくすることができ、ノイズによるラッチ回路70の誤動作をより確実に防止することができる。
According to the scanning
なお、第1の変形例に係る構成では、反転走査線67にレベルシフタ111を介さない反転走査信号が供給されるため、第1実施形態に係る構成と比較して画素40に供給される反転走査信号のハイレベル電位が低くなってしまう。しかしながら、第2のスイッチングトランジスタ76は帰還インバータ70fの低電位電源側に接続されており、ハイレベル電位Vssが印加されることはないため、ハイレベル電位が若干低い反転走査信号であても第2のスイッチングトランジスタ76のスイッチングには十分である。
In the configuration according to the first modification, since the inverted scanning signal that does not pass through the
次に、第2の変形例に係る走査線駆動回路361は、図10に示すように、各々の走査線66に対応して設けられた第1のレベルシフタ111及び第1のバッファ216と、各々の反転走査線67に対応して設けられた第2のレベルシフタ311及び第2のバッファ316とを備えている。
Next, as shown in FIG. 10, the scanning
第1のレベルシフタ111から走査線66に至る配線構造は、第1の変形例と共通である。一方、第2のレベルシフタ311の出力端子に、第2のバッファ316を構成する第1のインバータINV1cと第2のインバータINV2cとが直列に接続されており、第2のインバータINV2cの出力端子に反転走査線67が接続されている。第1のレベルシフタ111は、その出力端子から走査信号を出力し、第2のレベルシフタ311は、その出力端子から反転走査信号を出力する。
The wiring structure from the
以上の構成を備えた走査線駆動回路361によれば、走査線66への信号入力と反転走査線67への信号入力とがほぼ同時に成される。したがって、画素40の駆動用TFT41と第1及び第2のスイッチングトランジスタ75、76は、ほぼ同時に状態遷移する。そうすると、画素40への画像信号入力の後に、第1のスイッチングトランジスタ75がオン状態に復帰する際の寄生容量の充電動作と、第2のスイッチングトランジスタ76がオン状態に復帰する際の寄生容量の充電動作とが同時に行われる。
このとき、第1のスイッチングトランジスタ75はドレイン端子をハイレベルにし、第2のスイッチングトランジスタ76はドレイン端子をローレベルにしようとするので、これらのドレイン端子での電位変動が打ち消し合うことでデータ入力端子N1における電位変動が抑制される。
したがって、第2の変形例によれば、データ入力端子N1の電位変動によるノイズの発生を抑え、ラッチ回路70の誤動作を効果的に防止することができる。
According to the scanning
At this time, since the
Therefore, according to the second modification, it is possible to suppress the occurrence of noise due to the potential fluctuation of the data input terminal N1, and to effectively prevent the malfunction of the
[実施例]
次に、第1実施形態に係る実施例としての回路シミュレーションの結果について、図11及び図12を参照して説明する。
図11は、第1実施形態の電気泳動表示装置における回路シミュレーション結果を示す図である。図12は、図2に示した画素回路において、反転走査線67の電位を走査線66よりも後に切り替えたときの回路シミュレーション結果を示す図である。
図11において、「D」はデータ線68の電位、「G」は走査線66の電位、「Gb」は反転走査線67の電位、「N1」はデータ入力端子N1の電位、「N2」はデータ出力端子N2の電位である。
[Example]
Next, the results of circuit simulation as an example according to the first embodiment will be described with reference to FIGS.
FIG. 11 is a diagram illustrating a circuit simulation result in the electrophoretic display device of the first embodiment. FIG. 12 is a diagram showing a circuit simulation result when the potential of the
In FIG. 11, “D” is the potential of the
回路シミュレーションの具体的な条件は以下の通りである。
図11の各グラフ示す時刻t10において、走査線66の電位Gを5V(ハイレベル)とし、ラッチ回路70のデータ入力端子N1に、データ線68の電位D(3.3V;ハイレベル)を入力した。
次に、時刻t10から所定時間が経過した後の時刻t11から時刻t12にかけて、反転走査線67の電位Gbを0V(ローレベル)から5V(ハイレベル)に切り替えた。
次に、反転走査線67の電位Gbが5Vになった後の時刻t13から時刻t14にかけて走査線66の電位Gを5V(ハイレベル)から0V(ローレベル)に切り替えた。
Specific conditions for the circuit simulation are as follows.
At time t10 shown in each graph of FIG. 11, the potential G of the
Next, the potential Gb of the
Next, the potential G of the
以上の動作についてのデータ入力端子N1の電位のシミュレーション結果によれば、データ入力端子N1の電位は、走査線66の電位Gが切り替わる過渡期において3.3V(ハイレベル)からおよそ2.6Vまで低下した。しかし、その後に走査線66の電位Gが0V(ローレベル)に移行すると、入力端子N1の電位は再び3.3V(ハイレベル)に戻り、データ入力端子N1において3.3V(ハイレベル)の画像信号の反転は生じなかった。
According to the simulation result of the potential of the data input terminal N1 for the above operation, the potential of the data input terminal N1 is from 3.3V (high level) to approximately 2.6V in the transition period when the potential G of the
次に、図12において、「D」はデータ線68の電位、「G」は走査線66の電位、「Gb」は反転走査線67の電位、「N1」はデータ入力端子N1の電位、「N2」はデータ出力端子N2の電位である。
Next, in FIG. 12, “D” is the potential of the
回路シミュレーションの具体的な条件は以下の通りである。
図12の各グラフに示す時刻t20において、走査線66の電位Gを5V(ハイレベル)とし、ラッチ回路70のデータ入力端子N1にデータ線68の電位D(3.3V;ハイレベル)を入力した。
次に、時刻t20から所定時間が経過した後の時刻t21から時刻t22にかけて走査線66の電位Gを5V(ハイレベル)から0V(ローレベル)に切り替えた。
次に、走査線66の電位Gが0Vになった後の時刻t23から時刻t24にかけて、反転走査線67の電位Gbを0V(ローレベル)から5V(ハイレベル)に切り替えた。
Specific conditions for the circuit simulation are as follows.
12, the potential G of the
Next, the potential G of the
Next, from time t23 to t24 after the potential G of the
以上の動作についてのデータ入力端子N1の電位のシミュレーション結果によれば、走査線66の電位Gが切り替わる過渡期において、データ入力端子N1の電位は3.3V(ハイレベル)からおよそ2.6Vまで一時的に低下した。しかし、その後再び3.3Vに回復し、データ入力端子N1における画像信号の反転は起こらなかった。
According to the simulation result of the potential of the data input terminal N1 in the above operation, the potential of the data input terminal N1 is increased from 3.3V (high level) to approximately 2.6V in the transition period in which the potential G of the
以上に説明したように、図11及び図12に結果を示した回路シミュレーションでは、走査信号(G)と反転走査信号(Gb)を入力するタイミングを異ならせても、データ入力端子N1の電位変動幅に大きな違いは生じなかった。これは、第1のスイッチングトランジスタ75と第2のスイッチングトランジスタ76とが、いずれも帰還インバータ70fより電源側に配置されていたためであると考えられる。すなわち、これらのスイッチングトランジスタ75、76はデータ入力端子N1と直接接続されていないため、寄生容量の充電による電位変動がデータ入力端子N1の電位にほとんど影響しなかったものと考えられる。
As described above, in the circuit simulation whose results are shown in FIG. 11 and FIG. 12, even if the timing for inputting the scanning signal (G) and the inverted scanning signal (Gb) is varied, the potential fluctuation of the data input terminal N1 There was no significant difference in width. This is considered to be because the
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
図13は、第2実施形態に係る電気泳動表示装置に備えられた画素240の回路構成図である。なお、図13において図2と共通の構成要素には同一の符号を付し、それらの詳細な説明は適宜省略する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described.
FIG. 13 is a circuit configuration diagram of the pixel 240 provided in the electrophoretic display device according to the second embodiment. In FIG. 13, the same components as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
図13に示す画素240は、駆動用TFT41と、ラッチ回路(メモリ回路)270と、スイッチ回路80と、画素電極35と、電気泳動素子32と、共通電極37とを備えている。
なお、ラッチ回路270以外の構成(駆動用TFT41、スイッチ回路80等)は図2に示した画素40と共通であるから、以下では主にラッチ回路270について説明する。
A pixel 240 illustrated in FIG. 13 includes a driving
Since the configuration other than the latch circuit 270 (driving
ラッチ回路270は、転送インバータ70tと、帰還インバータ70fと、第1のスイッチングトランジスタ75と、第2のスイッチングトランジスタ76とを備えている。
本実施形態に係る画素240では、第1及び第2のスイッチングトランジスタ75、76の配置が第1実施形態とは異なっている。すなわち、第1のスイッチングトランジスタ75はP−MOSトランジスタ73とデータ入力端子N1との間に接続されており、第2のスイッチングトランジスタ76はN−MOSトランジスタ74とデータ入力端子N1との間に接続されている。
The
In the pixel 240 according to this embodiment, the arrangement of the first and
以上の構成を備えた画素240を備える電気光学装置においても、第1実施形態に係る電気光学装置と同様の作用効果を得ることができる。すなわち、ラッチ回路270への画像信号の入力に際して、走査線66と接続された第1のスイッチングトランジスタ75と、反転走査線67と接続された第2のスイッチングトランジスタ76とがオフ状態となる。これにより、ラッチ回路270のデータ入力端子N1は、これらのスイッチングトランジスタ75、76によって、それぞれ高電位電源端子PH、低電位電源端子PLから電気的に切断されるので、データ入力端子N1の電位を確実に規定することができる。したがって、ラッチ回路270への画像信号の入力を確実に行うことができ、製造性及び動作信頼性に優れた電気泳動表示装置を実現することができる。
Also in the electro-optical device including the pixel 240 having the above-described configuration, it is possible to obtain the same effects as the electro-optical device according to the first embodiment. That is, when the image signal is input to the
また本実施形態の電気泳動表示装置においても、先の第1実施形態で示した走査線駆動回路61、第1及び第2の変形例に係る走査線駆動回路261、361のいずれも採用することができる。
図3に示した走査線駆動回路61、又は図9に示した走査線駆動回路261を用いれば、反転走査線67に反転走査信号を供給する回路を、走査線66に走査信号を供給する回路と一部共用することができるので、走査線駆動回路の回路規模を大きくすることなく、反転走査線67への信号入力が可能になる。
また、図10に示した走査線駆動回路361を用いれば、第1及び第2のスイッチングトランジスタ75、76のオン、オフ動作が同時に成されるので、特に、第1及び第2のスイッチングトランジスタ75、76において寄生容量の充電動作が生じる際のデータ入力端子N1の電位変動を抑制できるという利点が得られる。
Also in the electrophoretic display device of this embodiment, the scanning
If the scanning
Further, when the scanning
[実施例]
次に、第2実施形態に係る実施例としての回路シミュレーションの結果について、図14から図16を参照して説明する。
図14は、第2実施形態に係る画素240を備えるとともに、図3に示した構成の走査線駆動回路61を備えた電気泳動表示装置の回路シミュレーション結果を示す図である。
図15は、第2実施形態に係る画素240を備えるとともに、図10に示した構成の走査線駆動回路361を備えた電気泳動表示装置の回路シミュレーション結果を示す図である。
図16は、図14に示した条件と同一の構成において、反転走査線67の電位Gbの切替タイミングを、走査線66の切替タイミングよりも遅らせた条件で行った回路シミュレーション結果を示す図である。
図14〜図16において、「D」はデータ線68の電位、「G」は走査線66の電位、「Gb」は反転走査線67の電位、「N1」はデータ入力端子N1の電位、「N2」はデータ出力端子N2の電位である。
[Example]
Next, the results of circuit simulation as an example according to the second embodiment will be described with reference to FIGS.
FIG. 14 is a diagram illustrating a circuit simulation result of an electrophoretic display device including the pixel 240 according to the second embodiment and the scanning
FIG. 15 is a diagram illustrating a circuit simulation result of the electrophoretic display device including the pixel 240 according to the second embodiment and the scanning
FIG. 16 is a diagram showing a circuit simulation result when the switching timing of the potential Gb of the
14 to 16, “D” is the potential of the
図14に対応する回路シミュレーションの具体的条件は以下の通りである。
図14の各グラフに示す時刻t30において、走査線66の電位Gを5V(ハイレベル)とし、ラッチ回路270のデータ入力端子N1に、データ線68の電位D(3.3V;ハイレベル)を入力した。
次に、時刻t30から所定時間が経過した後の時刻t31から時刻t32にかけて、反転走査線67の電位Gbを0V(ローレベル)から5V(ハイレベル)に切り替えた。
次に、反転走査線67の電位Gbが5Vになった後の時刻t33から時刻t34にかけて走査線66の電位を5V(ハイレベル)から0V(ローレベル)に切り替えた。
Specific conditions of the circuit simulation corresponding to FIG. 14 are as follows.
At time t30 shown in each graph of FIG. 14, the potential G of the
Next, the potential Gb of the
Next, the potential of the
以上の動作についてのデータ入力端子N1の電位のシミュレーション結果によれば、走査線66の電位Gが切り替わる過渡期に、データ入力端子N1の電位が一時的に3.3V(ハイレベル)からおよそ2.6Vまで低下した。しかし、その後走査線66の電位Gが0V(ローレベル)に移行すると、入力端子N1の電位は再び3.3V(ハイレベル)に戻り、データ入力端子N1において3.3V(ハイレベル)の画像信号の反転は生じなかった。
According to the simulation result of the potential of the data input terminal N1 for the above operation, the potential of the data input terminal N1 is temporarily changed from 3.3 V (high level) to about 2 in the transition period when the potential G of the
次に、図15に対応する回路シミュレーションの具体的条件は以下の通りである。
図15の各グラフに示す時刻t40において、走査線66の電位Gを5V(ハイレベル)とし、ラッチ回路270のデータ入力端子N1にデータ線68の電位D(3.3V;ハイレベル)を入力した。
次に、時刻t40から所定時間が経過した後の時刻t41から時刻t42にかけて、走査線66の電位Gを5V(ハイレベル)から0V(ローレベル)に切り替える動作と、反転走査線67の電位Gbを0V(ローレベル)から5V(ハイレベル)に切り替える動作とを行った。
Next, the specific conditions of the circuit simulation corresponding to FIG. 15 are as follows.
At time t40 shown in each graph of FIG. 15, the potential G of the
Next, an operation of switching the potential G of the
以上の動作についてのデータ入力端子N1の電位のシミュレーション結果によれば、走査線66及び反転走査線67の電位G、Gbが切り替わる過渡期において、データ入力端子N1の電位が3.3V(ハイレベル)からおよそ2.4Vに低下した。しかし、走査線66の電位Gが0V(ローレベル)に移行し、反転走査線67の電位Gbが5V(ハイレベル)に移行すると、データ入力端子N1の電位は再び3.3V(ハイレベル)に戻り、データ入力端子N1において3.3V(ハイレベル)の画像信号の反転は生じなかった。
According to the simulation result of the potential of the data input terminal N1 in the above operation, the potential of the data input terminal N1 is 3.3 V (high level) in the transition period in which the potentials G and Gb of the
次に、図16に対応する回路シミュレーションの具体的条件は以下の通りである。
図16の各グラフに示す時刻t50において、走査線66の電位Gを5V(ハイレベル)とし、ラッチ回路270のデータ入力端子N1にデータ線68の電位D(3.3V;ハイレベル)を入力した。
次に、時刻t50から所定時間が経過した後の時刻t51から時刻t52にかけて、走査線66の電位Gを5V(ハイレベル)から0V(ローレベル)に切り替えた。
次に、走査線66の電位Gが0Vになった後の時刻t53から時刻t54にかけて、反転走査線67の電位Gbを0V(ローレベル)から5V(ハイレベル)に切り替えた。
Next, the specific conditions of the circuit simulation corresponding to FIG. 16 are as follows.
At time t50 shown in each graph of FIG. 16, the potential G of the
Next, the potential G of the
Next, from time t53 to time t54 after the potential G of the
以上の動作についてのデータ入力端子N1の電位のシミュレーション結果によれば、走査線66の電位Gが切り替わる過渡期において、データ入力端子N1の電位が3.3V(ハイレベル)からおよそ2.3Vまで一時的に低下した。しかし、その後3.3Vに回復し、画像信号の反転は起こらなかった。
According to the simulation result of the potential of the data input terminal N1 in the above operation, the potential of the data input terminal N1 is changed from 3.3V (high level) to about 2.3V in the transition period when the potential G of the
以上に説明したように、図14から図16に示した回路シミュレーションの結果から、反転走査線67の電位Gbを走査線66の電位Gよりも先に切り替える駆動方法(図14)が、データ入力端子N1の電位変動を抑える最も好ましい駆動方法であることがわかる。したがって、このような駆動方法を行なうことができる走査線駆動回路61(図3)、及び走査線駆動回路261(図9)の回路構成が本実施形態において有効である。
As described above, based on the circuit simulation results shown in FIGS. 14 to 16, the driving method (FIG. 14) for switching the potential Gb of the
「
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。
図17は、第3実施形態に係る電気泳動表示装置に備えられた画素340の回路構成図である。なお、図17において図2及び図13と共通の構成要素には同一の符号を付し、それらの詳細な説明は適宜省略する。
"
(Third embodiment)
Next, a third embodiment of the present invention will be described.
FIG. 17 is a circuit configuration diagram of the
図17に示す画素340は、駆動用TFT41と、ラッチ回路(メモリ回路)370と、スイッチ回路380と、画素電極35と、電気泳動素子32と、共通電極37とを備えている。なお、ラッチ回路370及びスイッチ回路380以外の構成(駆動用TFT41、画素電極35等)は、図2に示した画素40と共通であるから、以下では主にラッチ回路370とスイッチ回路380とについて説明する。
A
ラッチ回路370は、転送インバータ370tと、帰還インバータ370fと、第1のスイッチングトランジスタ75と、第2のスイッチングトランジスタ76とを備えている。
The
転送インバータ370tは、2つのP−MOSトランジスタ71a、71bと、2つのN−MOSトランジスタ72a、72bとからなるC−MOSインバータである。P−MOSトランジスタ71a、71b、及びN−MOSトランジスタ72a、72bの各ゲート端子はラッチ回路370のデータ入力端子N1に接続されている。
The
P−MOSトランジスタ71a、71bは直列に接続されており、P−MOSトランジスタ71aのソース端子が高電位電源端子PHに接続され、P−MOSトランジスタ71bのドレイン端子がラッチ回路370のデータ出力端子N2に接続されている。
N−MOSトランジスタ72a、72bは直列に接続されており、N−MOSトランジスタ72aのソース端子が低電位電源端子PLに接続され、N−MOSトランジスタ72bのドレイン端子がラッチ回路370のデータ出力端子N2に接続されている。
The P-
The N-
帰還インバータ370fは、2つのP−MOSトランジスタ73a、73bと、2つのN−MOSトランジスタ74a、74bとからなるC−MOSインバータである。そして、本実施形態の場合、第1のスイッチングトランジスタ75が、2つのP−MOSトランジスタ73a、73bの間に接続されており、第2のスイッチングトランジスタ76が、2つのN−MOSトランジスタ74a、74bの間に接続されている。
The
すなわち、帰還インバータ370fのPチャネル側において、高電位電源端子PH側から順に、P−MOSトランジスタ73a、第1のスイッチングトランジスタ75、P−MOSトランジスタ73bが直列に接続されている。P−MOSトランジスタ73bのドレイン端子はラッチ回路370のデータ入力端子N1に接続されている。
また、Nチャネル側において、低電位電源端子PL側から順に、N−MOSトランジスタ74a、第2のスイッチングトランジスタ76、N−MOSトランジスタ74bが直列に接続されている。N−MOSトランジスタ74bのドレイン端子はラッチ回路370のデータ入力端子N1に接続されている。
さらに、P−MOSトランジスタ73a、73b、及びN−MOSトランジスタ74a、74bのゲート端子は、ラッチ回路370のデータ出力端子N2に接続されている。
また、第1のスイッチングトランジスタ75のゲート端子は走査線66に接続されており、第2のスイッチングトランジスタ76のゲート端子は反転走査線67に接続されている。
That is, on the P channel side of the
On the N channel side, an N-
Further, the gate terminals of the P-
The gate terminal of the
スイッチ回路380は、第1のトランスミッションゲートTG11と第2のトランスミッションゲートTG22とを備えている。
第1のトランスミッションゲートTG11は、直列接続された2つのN−MOSトランジスタ81a、81bと、直列接続された2つのP−MOSトランジスタ82a、82bとを備えている。
N−MOSトランジスタ81a及びP−MOSトランジスタ82aのソース端子は第1の制御線91に接続されている。N−MOSトランジスタ81b及びP−MOSトランジスタ82bのドレイン端子は画素電極35に接続されている。
N−MOSトランジスタ81a、81bのゲート端子は、ラッチ回路370のデータ入力端子N1に接続され、P−MOSトランジスタ82a、82bのゲート端子は、ラッチ回路370のデータ出力端子N2に接続されている。
The
The first transmission gate TG11 includes two N-
The source terminals of the N-MOS transistor 81 a and the P-
The gate terminals of the N-
第2のトランスミッションゲートTG22は、直列接続された2つのN−MOSトランジスタ83a、83bと、直列接続された2つのP−MOSトランジスタ84a、84bとを備えている。
N−MOSトランジスタ83a及びP−MOSトランジスタ84aのソース端子は第2の制御線92に接続されている。N−MOSトランジスタ83b及びP−MOSトランジスタ84bのドレイン端子は画素電極35に接続されている。
N−MOSトランジスタ83a、83bのゲート端子は、ラッチ回路370のデータ出力端子N2に接続され、P−MOSトランジスタ84a、84bのゲート端子は、ラッチ回路370のデータ入力端子N1に接続されている。
The second transmission gate TG22 includes two N-
The source terminals of the N-MOS transistor 83 a and the P-MOS transistor 84 a are connected to the
The gate terminals of the N-
以上の構成の画素340では、第1のスイッチングトランジスタ75がP−MOSトランジスタ73a、73bの間に接続されているので、第1のスイッチングトランジスタ75がオフ状態からオン状態に遷移する際の寄生容量の充電が、2つのP−MOSトランジスタ73a、73bにより成される。また、第2のスイッチングトランジスタ76における寄生容量の充電も同様に、N−MOSトランジスタ74a、74bによって成される。したがって、寄生容量の充電による電位変動がデータ入力端子N1の電位に影響しにくく、ノイズが発生しにくい画素回路となっている。
In the
また、ラッチ回路370に画像信号を入力する際に、第1及び第2のスイッチングトランジスタ75、76がオフ状態となっているので、P−MOSトランジスタ73a、73bと、N−MOSトランジスタ74a、74bとのオン、オフが切り替わる際の貫通電流の発生を防止することができる。これにより、画素回路の消費電力を低減することができる。
Further, when the image signal is input to the
なお、画素340においても、先の実施形態の画素40、240と同様に、駆動用TFT41がオン状態となってデータ線68からラッチ回路370に画像信号が入力される際に、第1及び第2のスイッチングトランジスタ75、76がオフ状態となる。すなわち、ラッチ回路370のデータ入力端子N1が高電位電源端子PH及び低電位電源端子PLから遮断される。したがって、データ入力端子N1の電位を確実に規定することができ、入力された画像信号を確実にラッチ回路370に記憶することができる。
In the
また本実施形態の電気泳動表示装置においても、先の第1実施形態で示した走査線駆動回路61、第1及び第2の変形例に係る走査線駆動回路261、361のいずれも採用することができる。
図3に示した走査線駆動回路61、又は図9に示した走査線駆動回路261を用いれば、反転走査線67に反転走査信号を供給する回路を、走査線66に走査信号を供給する回路と一部共用することができるので、走査線駆動回路の回路規模を大きくすることなく、反転走査線67への信号入力が可能になる。
また、図10に示した走査線駆動回路361を用いれば、第1及び第2のスイッチングトランジスタ75、76のオン、オフ動作が同時に成されるので、特に、第1及び第2のスイッチングトランジスタ75、76において寄生容量の充電動作が生じる際のデータ入力端子N1の電位変動を抑制できるという利点が得られる。
Also in the electrophoretic display device of this embodiment, the scanning
If the scanning
Further, when the scanning
[電子機器]
次に、上記各実施形態の電気泳動表示装置1を、電子機器に適用した場合について説明する。
図18は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記各実施形態の電気泳動表示装置1からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられ、時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
[Electronics]
Next, the case where the
FIG. 18 is a front view of the
A
次に、図19は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記各実施形態の電気泳動表示装置1を表示領域1101として備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。
図20は、電子ノート1200の構成を示す斜視図である。電子ノート1200は、図19に示した電子ペーパー1100が複数枚束ねられ、カバー1201に挟まれているものである。カバー1201は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
Next, FIG. 19 is a perspective view illustrating a configuration of the
FIG. 20 is a perspective view showing the configuration of the
以上の腕時計1000、電子ペーパー1100、及び電子ノート1200によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、動作信頼性に優れた表示部を備える電子機器となっている。また、表示部における消費電力を低減することもできる。
なお、図18から図20に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
According to the
Note that the electronic devices illustrated in FIGS. 18 to 20 are examples of the electronic device according to the present invention, and do not limit the technical scope of the present invention. For example, the electrophoretic display device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.
1 電気泳動表示装置、5 表示部、40,240,340 画素、32 電気泳動素子、33 接着剤層、35 画素電極、37 共通電極(対向電極)、41 駆動用TFT(画素スイッチング素子)、61,261,361 走査線駆動回路、66 走査線、67 反転走査線、70,270,370 ラッチ回路(メモリ回路)、70f,370f 帰還インバータ、70t,370t 転送インバータ、75 第1のスイッチングトランジスタ、76 第2のスイッチングトランジスタ、80,380 スイッチ回路、91 第1の制御線、92 第2の制御線、111,311 レベルシフタ、116,216,217,316 バッファ、INV1,INV2 インバータ、TG1,TG11 第1のトランスミッションゲート、TG2,TG22 第2のトランスミッションゲート、PH 高電位電源端子、PL 低電位電源端子
DESCRIPTION OF
Claims (12)
一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、
前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、
前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータとを有しており、
前記帰還インバータと、高電位電源端子との間に第1のスイッチングトランジスタが接続されるとともに、前記帰還インバータと、低電位電源端子との間に第2のスイッチングトランジスタが接続されており、
前記第1のスイッチングトランジスタのゲート端子が前記画素スイッチング素子を構成するトランジスタのゲート端子とともに走査線と接続される一方、前記第2のスイッチングトランジスタのゲート端子が前記走査線の反転信号を供給する反転走査線と接続されていることを特徴とする電気泳動表示装置。 An electrophoretic display device having an electrophoretic element including electrophoretic particles between a pair of substrates and having a display unit composed of a plurality of pixels,
A pixel electrode is formed for each of the pixels on one of the substrates, and a common counter electrode is formed on the other substrate for the plurality of pixels.
For each pixel, a pixel switching element and a memory circuit connected between the pixel switching element and the pixel electrode are provided,
The memory circuit includes a transfer inverter having an input terminal connected to the pixel switching element and an output terminal connected to the pixel electrode, an input terminal connected to the output terminal of the transfer inverter, and the pixel switching element And a feedback inverter having an output terminal connected to the
A first switching transistor is connected between the feedback inverter and the high potential power supply terminal, and a second switching transistor is connected between the feedback inverter and the low potential power supply terminal,
The gate terminal of the first switching transistor is connected to a scanning line together with the gate terminal of the transistor that constitutes the pixel switching element, while the gate terminal of the second switching transistor supplies an inversion signal of the scanning line. An electrophoretic display device connected to a scanning line.
前記走査線が、前記バッファを介して前記レベルシフタと接続されており、
前記反転走査線が、前記バッファを構成する複数のインバータの間に接続されていることを特徴とする請求項1から6のいずれか1項に記載の電気泳動表示装置。 A scanning line driving circuit having a level shifter and a buffer and connected to the scanning line and the inverted scanning line;
The scanning line is connected to the level shifter via the buffer;
The electrophoretic display device according to claim 1, wherein the inversion scanning line is connected between a plurality of inverters constituting the buffer.
前記走査線が、前記第1のバッファを介して前記レベルシフタと接続されており、
前記反転走査線が、前記第2のバッファを介して前記レベルシフタの入力端子と接続されていることを特徴とする請求項1から6のいずれか1項に記載の電気泳動表示装置。 A scanning line driving circuit having a level shifter and first and second buffers and connected to the scanning line and the inverted scanning line;
The scanning line is connected to the level shifter via the first buffer;
The electrophoretic display device according to claim 1, wherein the inverted scanning line is connected to an input terminal of the level shifter via the second buffer.
前記走査線が、前記第1のバッファを介して前記第1のレベルシフタと接続されており、
前記反転走査線が、前記第2のバッファを介して前記第2のレベルシフタと接続されていることを特徴とする請求項1から6のいずれか1項に記載の電気泳動表示装置。 A scanning line driving circuit having first and second level shifters and first and second buffers and connected to the scanning line and the inverted scanning line;
The scanning line is connected to the first level shifter via the first buffer;
The electrophoretic display device according to claim 1, wherein the inversion scanning line is connected to the second level shifter via the second buffer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007299359A JP2009122600A (en) | 2007-11-19 | 2007-11-19 | Electrophoretic display device, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007299359A JP2009122600A (en) | 2007-11-19 | 2007-11-19 | Electrophoretic display device, and electronic apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009122600A true JP2009122600A (en) | 2009-06-04 |
Family
ID=40814776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007299359A Withdrawn JP2009122600A (en) | 2007-11-19 | 2007-11-19 | Electrophoretic display device, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009122600A (en) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6271322A (en) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Mos logic circuit |
JPH08286170A (en) * | 1995-02-16 | 1996-11-01 | Toshiba Corp | Liquid crystal display device |
JPH0974204A (en) * | 1995-09-04 | 1997-03-18 | Casio Comput Co Ltd | Indication driving device |
JPH10223905A (en) * | 1997-02-05 | 1998-08-21 | Nec Corp | Semiconductor integrated circuit |
JP2000259111A (en) * | 1999-01-08 | 2000-09-22 | Semiconductor Energy Lab Co Ltd | Semiconductor display device and its driving circuit |
JP2002091397A (en) * | 2000-09-18 | 2002-03-27 | Sanyo Electric Co Ltd | Display device |
JP2003015152A (en) * | 2001-03-08 | 2003-01-15 | Sanyo Electric Co Ltd | Display device |
JP2007003607A (en) * | 2005-06-21 | 2007-01-11 | Sanyo Epson Imaging Devices Corp | Electrooptic device, driving method, and electronic device |
JP2007208401A (en) * | 2006-01-31 | 2007-08-16 | Mitsubishi Electric Corp | Delay-type flip-flop circuit and image display device using the same |
-
2007
- 2007-11-19 JP JP2007299359A patent/JP2009122600A/en not_active Withdrawn
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6271322A (en) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Mos logic circuit |
JPH08286170A (en) * | 1995-02-16 | 1996-11-01 | Toshiba Corp | Liquid crystal display device |
JPH0974204A (en) * | 1995-09-04 | 1997-03-18 | Casio Comput Co Ltd | Indication driving device |
JPH10223905A (en) * | 1997-02-05 | 1998-08-21 | Nec Corp | Semiconductor integrated circuit |
JP2000259111A (en) * | 1999-01-08 | 2000-09-22 | Semiconductor Energy Lab Co Ltd | Semiconductor display device and its driving circuit |
JP2002091397A (en) * | 2000-09-18 | 2002-03-27 | Sanyo Electric Co Ltd | Display device |
JP2003015152A (en) * | 2001-03-08 | 2003-01-15 | Sanyo Electric Co Ltd | Display device |
JP2007003607A (en) * | 2005-06-21 | 2007-01-11 | Sanyo Epson Imaging Devices Corp | Electrooptic device, driving method, and electronic device |
JP2007208401A (en) * | 2006-01-31 | 2007-08-16 | Mitsubishi Electric Corp | Delay-type flip-flop circuit and image display device using the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5169251B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP5504567B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP5262217B2 (en) | Voltage selection circuit, electrophoretic display device, and electronic device | |
US20090237393A1 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP5338613B2 (en) | Electrophoretic display device | |
JP5353165B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
KR20090051706A (en) | Electrophoretic display device, method for driving electrophoretic display device, and electronic apparatus | |
JP2009175409A (en) | Electrophoretic display device driving method, electrophoretic display device and electronic equipment | |
JP5370087B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP5375007B2 (en) | Matrix device drive circuit, matrix device, image display device, electrophoretic display device, and electronic apparatus | |
US8089454B2 (en) | Driving circuit for electrophoretic display device, electrophoretic display device, method for driving the same, and electronic apparatus | |
JP2010181618A (en) | Method of driving electrophoretic display device, electrophoretic display device, and electronic apparatus | |
JP5359840B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP5304324B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP2009145859A (en) | Electrophoretic display device, method of driving electrophoretic display device, and electronic device | |
JP5262539B2 (en) | Electrophoretic display device and electronic apparatus | |
JP2009294617A (en) | Electrophoretic display device, its driving method and electronic equipment | |
JP2011095564A (en) | Electrophoretic display device, driving method of the same, and electronic apparatus | |
JP2009122600A (en) | Electrophoretic display device, and electronic apparatus | |
JP2009288685A (en) | Method of driving electrophoretic display, electrophoretic display, and electronic device | |
JP5459617B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
US20090243996A1 (en) | Electrophoretic display device, method of driving the same, and electronic apparatus | |
JP2010224140A (en) | Driving method for electrophoretic display device, electrophoretic display device, and electronic equipment | |
JP5488219B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP2010211048A (en) | Method of driving electrohoretic display device, electrohoretic display device, and electronic device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101115 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101116 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121204 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20130201 |